JP2007323631A - Cpu暴走判定回路 - Google Patents
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Abstract
【課題】簡易な回路構成でいずれのタスク暴走が発生しているのか特定し、暴走が発生したタスクの再起動を回避してシステムをリセット可能なCPU暴走判定回路を提供する。
【解決手段】CPU1はシステムの起動時又はリセットされたときにウォッチドッグタイマー2内のレジスタ7に保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行う。
【選択図】図1
【解決手段】CPU1はシステムの起動時又はリセットされたときにウォッチドッグタイマー2内のレジスタ7に保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行う。
【選択図】図1
Description
本発明は、例えば家電品などに組み込まれるマイコンボードなどのコンピュータ組込み機器に設けられるCPU暴走判定回路に関する。
コンピュータ組込み機器の制御回路にはウォッチドッグタイマーが設けられている。ウォッチドッグタイマーは、CPUを含むロジック回路などにおいてCPUが暴走したときにリセット信号を発生して再起動をしてCPUの暴走を防ぐようになっている。具体的には、CPUからウォッチドッグタイマーにクリア信号が入力されると、ウォッチドッグタイマーはカウンターをリセットする。CPUからのクリア信号が途絶えカウント値が所定値に達するとCPUが暴走していると判定されウォッチドッグタイマーは、CPUに対してリセット信号を出力する。
ウォッチドッグタイマーの具体例を挙げると、例えばCPUの入力ポートに電源VCの立ち上がりにより動作する遅延回路を設け、CPUがリセットされた直後の入力ポートの状態の論理値により電源投入による初期スタートであるのか、暴走によるリスタートであるのかを判断するCPU暴走判断回路が提案されている(特許文献1)。
また、CPUがROMやRAMに格納されたプログラムを読み出して複数のプログラム処理部で実行する情報処理装置において、いずれのプログラム処理部が暴走したのかを特定するウォッチドッグタイマーが提案されている。具体的には、ウォッチドッグタイマーには、監視対象とする第1、第2のプログラム処理部に対応する記憶領域を有する状態レジスタが設けられている。ウォッチドッグタイマーはいずれかのプログラム処理部で暴走が発生したことを検出すると状態レジスタの該当する記憶領域に検出結果を書き込む。制御部はウォッチドッグタイマーより暴走検出通知を受け取った際に状態レジスタの記憶領域を参照することで暴走したプログラム処理部を特定するようになっている(特許文献2)。
実開平5−87644号公報
特開2005−92430号公報
しかしながら、特許文献1のウォッチドッグタイマーの入力ポートに遅延回路を設けた場合、CPUが暴走による再起動と判断して、ウォッチドッグタイマーのリセット信号によりCPUの初期化を行なっても、プログラムまたはハードウェアに問題がある場合には、暴走が繰返し発生するおそれがある。また、メモリなどの素子が破壊されている場合には、再起動してもすぐに暴走が発生する。
また、特許文献2においては、ウォッチドッグタイマーがプログラム処理部の暴走を検出した場合に、制御部が状態レジスタの記憶領域を参照して、暴走したプログラム処理部を特定して適切な対応することができる。しかしながら、制御部が実行するプログラム処理部の数だけラッチ回路を設ける必要があるため、制御部が実行するプログラムが増えれば回路構成が複雑化煩雑化し、部品点数も増えて製造コストが上昇する。
また、特許文献2においては、ウォッチドッグタイマーがプログラム処理部の暴走を検出した場合に、制御部が状態レジスタの記憶領域を参照して、暴走したプログラム処理部を特定して適切な対応することができる。しかしながら、制御部が実行するプログラム処理部の数だけラッチ回路を設ける必要があるため、制御部が実行するプログラムが増えれば回路構成が複雑化煩雑化し、部品点数も増えて製造コストが上昇する。
近年のCPUを含むロジック回路の高性能化、多機能化により、コンピュータ組込み機器の制御回路においても、複数のタスクを実行する場合が多い。この場合にいずれのタスク(プロセス、スレッド)で暴走が発生しているのか特定すること、暴走が発生しているタスクを回避してシステムのリセットすることが求められている。
本発明は上述した課題を解決すべくなされたものであり、その目的とするところは、簡易な回路構成で、いずれのタスクで暴走が発生しているのか特定し、暴走が発生したタスクの再起動を回避してシステムをリセット可能なCPU暴走判定回路を提供することにある。
本発明は上記目的を達成するため、次の構成を備える。
即ち、システムの各部の動作を制御するため複数のプログラムを実行するCPUと、前記CPUからスタート信号を受けて計数を開始するカウンターを備え、該カウンターが予め設定されたカウント数に到達するとリセット信号を出力するウォッチドッグタイマーを具備し、前記ウォッチドッグタイマーは、CPUからタスクに応じたクリアパターンを設定できるレジスタを持ち、該レジスタが保持するクリアパターンが電源供給中は保持され電源部からのリセット信号によって初期値に書き換えられ、前記CPUはシステムの起動時又はリセットされたときにウォッチドッグタイマー内のレジスタに保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行うことを特徴とする。
また、OR回路の出力端子がCPUのリセット端子に接続され、該OR回路の一方の入力端子がウォッチドックタイマーの出力端子に接続されており、CPUへのリセット信号は、OR回路においてウォッチドッグタイマーから出力されるリセット信号と電源部から出力されるリセット信号の論理和を取って出力されることを特徴とする。
また、ウォッチドッグタイマーは、CPUから出力されるクリア信号のクリアパターンと当該ウォッチドッグタイマー内のレジスタで保持するクリアパターンとを比較して一致する場合にカウンターの計数値をクリアすることを特徴とする。
また、ウォッチドッグタイマーは、CPUからレジスタに書き込まれたクリアパターンを保持し、電源部からリセット信号が入力されるとクリアパターンを更新して初期値に書き換えられ、CPUからタスクが切り替わるときに当該タスクに対応する所定のクリアパターンへ書き換えられることを特徴とする。
即ち、システムの各部の動作を制御するため複数のプログラムを実行するCPUと、前記CPUからスタート信号を受けて計数を開始するカウンターを備え、該カウンターが予め設定されたカウント数に到達するとリセット信号を出力するウォッチドッグタイマーを具備し、前記ウォッチドッグタイマーは、CPUからタスクに応じたクリアパターンを設定できるレジスタを持ち、該レジスタが保持するクリアパターンが電源供給中は保持され電源部からのリセット信号によって初期値に書き換えられ、前記CPUはシステムの起動時又はリセットされたときにウォッチドッグタイマー内のレジスタに保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行うことを特徴とする。
また、OR回路の出力端子がCPUのリセット端子に接続され、該OR回路の一方の入力端子がウォッチドックタイマーの出力端子に接続されており、CPUへのリセット信号は、OR回路においてウォッチドッグタイマーから出力されるリセット信号と電源部から出力されるリセット信号の論理和を取って出力されることを特徴とする。
また、ウォッチドッグタイマーは、CPUから出力されるクリア信号のクリアパターンと当該ウォッチドッグタイマー内のレジスタで保持するクリアパターンとを比較して一致する場合にカウンターの計数値をクリアすることを特徴とする。
また、ウォッチドッグタイマーは、CPUからレジスタに書き込まれたクリアパターンを保持し、電源部からリセット信号が入力されるとクリアパターンを更新して初期値に書き換えられ、CPUからタスクが切り替わるときに当該タスクに対応する所定のクリアパターンへ書き換えられることを特徴とする。
上述したCPU暴走判定回路を用いれば、CPUが実行するタスクに対応したクリアパターンをウォッチドッグタイマーが保持しているので、CPUはシステムの起動時にウォッチドッグタイマーに保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行うことができる。これにより、簡易な回路構成で、複数のプログラムを実行するいずれのタスクで暴走が発生しているのか特定し、暴走が発生したタスクの再起動を回避してシステムをリセットすることができる。
以下、本発明に係るCPU暴走判定回路の最良の実施形態について添付図面とともに詳細に説明する。本実施形態は、コンピュータ組込み機器の制御回路に設けられるCPU暴走判定回路について説明する。尚、制御回路の機能としては、CPUなどの制御部が複数プログラムを実行するマルチタスク若しくはマルチスレッドを想定しているものとする。
先ず、CPU暴走判定回路の回路構成について図1を参照して説明する。
CPU1とウォッチドッグタイマー2はバスライン3を通じて電気的に接続されている。CPU1は図示しないROMに記憶された複数のプログラムをRAMに読み出して実行し、システム各部の動作を制御する。
CPU1とウォッチドッグタイマー2はバスライン3を通じて電気的に接続されている。CPU1は図示しないROMに記憶された複数のプログラムをRAMに読み出して実行し、システム各部の動作を制御する。
OR回路4の出力端子がCPU1のリセット端子に接続され、OR回路4の一方の入力端子がウォッチドックタイマー2の出力端子に接続されている。CPU1へのリセット信号は、OR回路4においてウォッチドッグタイマー2から出力されるリセット信号と電源部から出力されるリセット信号の論理和を取って出力される。
ウォッチドッグタイマー2には、CPU1からスタート信号を受けて計数を開始するカウンター5が設けられている。このカウンター5が予め設定されたカウント数に到達するとOR回路4の入力端子へリセット信号を出力する。
また、ウォッチドッグタイマー2は、電源部からのリセット信号やCPUから認定されたタスクに応じたクリアパターンをレジスタ7に保持している。CPU1はシステムの起動時又はリセットされたときにウォッチドッグタイマー2内のレジスタ7に保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行うようになっている。
また、ウォッチドッグタイマー2は、電源部からのリセット信号やCPUから認定されたタスクに応じたクリアパターンをレジスタ7に保持している。CPU1はシステムの起動時又はリセットされたときにウォッチドッグタイマー2内のレジスタ7に保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行うようになっている。
ウォッチドッグタイマー2は、CPU1から出力されるクリア信号のクリアパターンと当該ウォッチドッグタイマー2内のレジスタ7で保持するクリアパターンとをコンパレータ6にて比較し、一致する場合にカウンター5のクリア端子へクリア信号を出力して計数値をクリアする。
ウォッチドッグタイマー2は、CPU1からレジスタ7に書き込まれたクリアパターンを保持する。また、ウォッチドッグタイマー2は、電源部からリセット端子へリセット信号が入力されるとレジスタ7のクリアパターンが更新されて初期値に書き換えられ、CPU1からタスクが切り替わるときに当該タスクに対応するクリアパターンがレジスタ7に書き込まれる。これによって、システムを再起動する際に、CPUが暴走したタスクを回避して再起動することができる。
クリアパターンを図2に例示する。図2において左側の欄がクリアパターンであり、対応するタスク(プロセス、スレッド)を右側に示す。クリアパターン0は、電源部からのクリアパターンに対応する初期値A0に対応しており、CPU1のリセットがシステムの立ち上げによるものと判断される。クリアパターン1〜10は、CPU1が実行するタスク(プログラムA1〜A10)に対応した値を示す。CPU1のリセットがクリアパターン1〜10によるものと判定されれば、該当するタスク(プログラムA1〜A10)が暴走したことに起因すると判定できる。
次に、CPU暴走判定回路の起動処理動作の一例について図3のフローチャートを参照して説明する。
先ず、システムの電源を投入すると、CPU1はシステムの初期化処理を行ない、プログラムを立ち上げ可能な状態にする(ステップS1)。このとき、CPU1は、ウォッチドッグタイマー2内のレジスタ7のクリアパターンが初期値(例えば、図2のクリアパターンA0)であるか否かを読みに行く(ステップS2)。クリアパターンが初期値であればシステムの立ち上げによるリセットであると判断し、レジスタ7へ起動するタスクに対応するクリアパターンを書き込み、スタート信号をカウンター5のスタート端子へ出力して計数値をクリアして新たなカウントを開始し、通常のタスクの起動動作を行なう(ステップS3)。
先ず、システムの電源を投入すると、CPU1はシステムの初期化処理を行ない、プログラムを立ち上げ可能な状態にする(ステップS1)。このとき、CPU1は、ウォッチドッグタイマー2内のレジスタ7のクリアパターンが初期値(例えば、図2のクリアパターンA0)であるか否かを読みに行く(ステップS2)。クリアパターンが初期値であればシステムの立ち上げによるリセットであると判断し、レジスタ7へ起動するタスクに対応するクリアパターンを書き込み、スタート信号をカウンター5のスタート端子へ出力して計数値をクリアして新たなカウントを開始し、通常のタスクの起動動作を行なう(ステップS3)。
クリアパターンが初期値以外の値(例えば、図2のクリアパターンA1〜A10)であれば、CPU1がウォッチドッグタイマー2内のレジスタ7が保持するクリアパターンを読みに行くことで暴走したタスクを特定することができる。CPU1は暴走したタスクを起動させないようにして他のタスクの再起動処理を行なう(ステップS4)。
また、システムへ暴走したタスクを通知する。例えば、ネットワークを通じて図示しないサーバーへ状態を報知する(ステップS5)。これにより、システムの不具合に応じたメンテナンスの効率化が図れる。
また、システムへ暴走したタスクを通知する。例えば、ネットワークを通じて図示しないサーバーへ状態を報知する(ステップS5)。これにより、システムの不具合に応じたメンテナンスの効率化が図れる。
尚、上述したCPU暴走判定回路は、マルチCPUがタスクを実行する制御回路であってもよいし、公知のOSが搭載されCPUがタスクに応じた複数のアプリケーションを実行する制御回路であっても良い。
1 CPU
2 ウォッチドッグタイマー
3 バスライン
4 OR回路
5 カウンター
6 コンパレータ
7 レジスタ
2 ウォッチドッグタイマー
3 バスライン
4 OR回路
5 カウンター
6 コンパレータ
7 レジスタ
Claims (4)
- システムの各部の動作を制御するため複数のプログラムを実行するCPUと、
前記CPUからスタート信号を受けて計数を開始するカウンターを備え、該カウンターが予め設定されたカウント数に到達するとリセット信号を出力するウォッチドッグタイマーを具備し、
前記ウォッチドッグタイマーは、CPUからタスクに応じたクリアパターンを設定できるレジスタを持ち、該レジスタが保持するクリアパターンが電源供給中は保持され電源部からのリセット信号によって初期値に書き換えられ、
前記CPUはシステムの起動時又はリセットされたときにウォッチドッグタイマー内のレジスタに保持されたクリアパターンを読み出すことによりシステムからのリセットか実行するプログラムの暴走によるリセットかを判定し、暴走したタスクを再起動させないようにシステムの起動処理を行うことを特徴とするCPU暴走判定回路。 - OR回路の出力端子がCPUのリセット端子に接続され、該OR回路の一方の入力端子がウォッチドックタイマーの出力端子に接続されており、CPUへのリセット信号は、OR回路においてウォッチドッグタイマーから出力されるリセット信号と電源部から出力されるリセット信号の論理和を取って出力されることを特徴とする請求項1記載のCPU暴走判定回路。
- ウォッチドッグタイマーは、CPUから出力されるクリア信号のクリアパターンと当該ウォッチドッグタイマー内のレジスタで保持するクリアパターンとを比較して一致する場合にカウンターの計数値をクリアすることを特徴とする請求項1記載のCPU暴走判定回路。
- ウォッチドッグタイマーは、CPUからレジスタに書き込まれたクリアパターンを保持し、電源部からリセット信号が入力されるとクリアパターンを更新して初期値に書き換えられ、CPUからタスクが切り替わるときに当該タスクに対応する所定のクリアパターンへ書き換えられることを特徴とする請求項1記載のCPU暴走判定回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007044919A JP2007323631A (ja) | 2006-05-01 | 2007-02-26 | Cpu暴走判定回路 |
US11/790,836 US7721083B2 (en) | 2006-05-01 | 2007-04-27 | CPU runaway determination circuit and CPU runaway determination method |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006127394 | 2006-05-01 | ||
JP2007044919A JP2007323631A (ja) | 2006-05-01 | 2007-02-26 | Cpu暴走判定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007323631A true JP2007323631A (ja) | 2007-12-13 |
Family
ID=38823306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007044919A Pending JP2007323631A (ja) | 2006-05-01 | 2007-02-26 | Cpu暴走判定回路 |
Country Status (2)
Country | Link |
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US (1) | US7721083B2 (ja) |
JP (1) | JP2007323631A (ja) |
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- 2007-02-26 JP JP2007044919A patent/JP2007323631A/ja active Pending
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US7721083B2 (en) | 2010-05-18 |
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