JP2006276967A

JP2006276967A - 半導体装置

Info

Publication number: JP2006276967A
Application number: JP2005091034A
Authority: JP
Inventors: Junji Yomo; 淳史四方; Yasuhiro Nakamura; 靖宏中村; Chiaki Kumahara; 千明熊原
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-03-28
Filing date: 2005-03-28
Publication date: 2006-10-12
Also published as: US20060214009A1; CN1855310A; TW200731073A; KR20060103883A

Abstract

【課題】パワーオンリセットの途中でデータ処理部が暴走してもデッドロック状態に陥ることのない半導体装置を提供する。
【解決手段】命令を実行可能なデータ処理部（８）と外部インタフェース部（７）とを有する第１の半導体デバイス（３）と、前記第１の半導体デバイスによる制御を受ける第２の半導体デバイス（４）とを含む。外部インタフェース部は、前記半導体装置の外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答してデータ処理部にリセット例外処理を開始させ、リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理において所定の状態に達したときは初期化コマンドに再度応答してリセット例外処理を開始させる。前記所定の状態とは、例えばリセット例外処理中にデータ処理部が暴走した状態又は暴走すると予想される状態である。
【選択図】図１

Description

本発明は、メモリカード、更にはメモリカードにＩＣカード用マイクロコンピュータを搭載したマルチファンクションカード等の半導体装置に関し、例えば動作電源電圧が１．８Ｖのような低電圧動作されるメモリカード、或いは動作電源電圧が１．８Ｖと３．３Ｖの双方に対応したデュアル・ボルテージのメモリカードなどの不揮発性メモリカードに適用して有効な技術に関する。

ホスト装置のカードスロットに着脱自在（リムーバブル）な不揮発性メモリカードは、カードスロットに装着されることによってホストシステムから動作電源が供給される。不揮発性メモリカードはカードコントローラとフラッシュメモリを有する。カードコントローラは命令を実行するデータ処理部として例えばマイクロコンピュータを有する。カードコントローラに動作電源が投入されると、前記マイクロコンピュータはパワーオンリセットされる。例えば、投入された動作電源が動作可能な最低電圧以上になると、マイクロコンピュータのリセット端子がローレベルにされることによって、マイクロコンピュータ内部の初期化が開始される。ホストシステムから初期化コマンドが与えられると、これに応答してマイクロコンピュータのリセット端子がハイレベルにされ、これによって、マイクロコンピュータはリセット例外処理を開始する。リセット例外処理の一環としてマイクロコンピュータはフラッシュメモリをアクセスしてメモリカードのＩＤ情報などをリードする。ここで、フラッシュメモリの製造プロセスとカードコントローラの製造プロセスは相違される。フラッシュメモリは記憶情報の書き換えに高電圧を必要とするからである。したがって、カードコントローラとフラッシュメモリでは動作可能な最低電圧（動作可能最低電圧）も相違され、動作可能最低電圧はフラッシュメモリに比べてカードコントローラの方が低くなっているのが一般的である。このため、電源電圧がカードコントローラの動作可能最低電圧に到達したときマイクロコンピュータにパワーオンリセット処理を開始させても、電源電圧がフラッシュメモリの動作可能最低電圧に達していない場合があり、このような状態でフラッシュメモリがフラッシュメモリからＩＤ情報をリードしても、リードエラー若しくはデータエラーを生ずる虞がある。

これに対して特許文献１記載の技術では、フラッシュメモリ上にユニークなデータを書き込んでおき、パワーオンリセット処理の際に前記ユニークなデータが正しく読出せた場合は正常処理を実施し、読み出されなかった場合は、マイクロコンピュータをスリープ状態に移行し、スリープ状態で再度初期化コマンドを受け付けると、マイクロコンピュータの内部を初期化してから再度リセット例外処理を行なう仕組みを設けた。

またマイクロコンピュータにおいてプログラムの暴走を検知しリセット動作等を行うためにウォッチドッグタイマ等を用いる技術は特許文献２に記載されている。

特開２００３−８５５０８号公報特開昭６０−２７０３８号公報

しかしながら上記特許文献２記載の対策は、マイクロコンピュータが本来正常動作をしているにも拘わらず、何らかの原因によりマイクロコンピュータのプログラム実行が暴走した場合に、それを検知し暴走状態から回復することを目的としている。
また上記特許文献１記載の対策はマイクロコンピュータが本来正常動作する電圧が供給され、動作をすることを前提としているため、マイクロコンピュータが正常動作しない電圧でリセット信号がローレベルにされてマイクロコンピュータにリセット例外処理が指示されると、マイクロコンピュータ自体が暴走状態となり、スリープ状態に移行することすらできない。しかも、メモリカードが正常動作しているとき初期化コマンドが投入されても不所望なリセット例外処理が実行されないように、初期化コマンドに応答してマイクロコンピュータにパワーオンリセット例外処理を指示した状態を示すフラグをカードコントローラが持っている。このフラグをクリアしない限りホスト装置からの初期化コマンドに応答することもできない。マイクロコンピュータが暴走状態になると、ホスト装置が初期化コマンドを何回発行してもメモリカードはホスト装置にレスポンスを返せず、ビジー状態のままになってしまう。メモリカードを挿抜し直さなければ最早動作させることはできない。

特に、上述の事態が顕在化するのは動作電源が低電圧化されたときである。例えば動作電源電圧が公称で３．３Ｖの場合に、フラッシュメモリの動作可能最低電圧が２．５Ｖのときマイクロコンピュータの動作可能最低電圧は２．０のようにそれとの差が比較的大きくなっている。このときメモリカードとしての動作可能最低電圧を２．５Ｖとすれば、電圧検出回路の検出精度（２．５０±０．１０Ｖ）が製造プロセスの影響によって大きく変動しても、リセット例外処理時の動作電源電圧がマイクロコンピュータの動作可能最低電圧以下になることは実質的にない。これに対して動作電源電圧が公称で１．８Ｖの場合にはフラッシュメモリの動作可能最低電圧が１．６Ｖであるのに対してマイクロコンピュータの動作可能最低電圧は１．５のようにそれとの差が極めて小さくなっている。このときメモリカードとしての動作可能最低電圧は通常１．５Ｖとされるので、電圧検出回路の検出精度（１．５０±０．１０Ｖ）が製造プロセスの影響によって大きく変動すると、動作電源電圧はマイクロコンピュータの動作可能最低電圧よりも低い状態でマイクロコンピュータにリセット例外処理が指示されてしまう虞がある。

動作電源電圧が３．３Ｖと１．８Ｖの何れにも対応することができるデュアル・ボルテージのメモリカードにおいても低電位側の電源電圧１．８Ｖで動作させる場合には事情は同じである。

本発明の目的は、パワーオンリセットの途中でデータ処理部が暴走してもデッドロック状態に陥ることのない半導体装置ならびに半導体デバイスを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体装置は、命令を実行可能なデータ処理部（８）と外部インタフェース部（７）とを有する第１の半導体デバイス（３）と、前記第１の半導体デバイスによる制御を受ける第２の半導体デバイス（４）とを含む。前記外部インタフェース部は、前記半導体装置の外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、前記半導体装置の外部から供給される初期化コマンドに応答して前記データ処理部にリセット例外処理を開始させ、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、前記リセット例外処理において所定の状態に達したときは前記初期化コマンドに再度応答してリセット例外処理を開始させる。前記所定の状態とは、例えばリセット例外処理中にデータ処理部が暴走した状態又は暴走すると予想される状態である。

上記より、初期化コマンドに応答して前記データ処理部がリセット例外処理を開始したとき、データ処理部が暴走しても、外部インタフェース部は前記初期化コマンドに再度応答してリセット例外処理を開始させることが可能になる。データ処理部はパワーオンリセットの途中で暴走してもデッドロック状態に陥らない。リセット例外処理が正常に終了したときはその後に初期化コマンドが発行されても半導体装置が不所望にリセットされる事態を抑制することができる。

本発明の一つの具体的な形態として、前記外部インタフェース部はタイマー回路（２１）を有し、前記タイマー回路は、前記リセット例外処理の開始に同期して計時動作を開始し、リセット例外処理の完了に要する時間よりも長いタイムアウト時間の経過を検出し、前記外部インタフェース部は、前記タイマー回路により前記タイムアウト時間の経過が検出されたときは前記初期化コマンドに再度応答してリセット例外処理を開始させる。上記より、データ処理部が暴走すればタイマー回路がタイムアウトするので、初期化コマンドに再度応答してリセット例外処理を開始することができる。リセット例外処理を完了するときは例えばその最後でタイマー回路の動作を停止させれば、後から発行される初期化コマンドに不所望に応答することはない。

更に具体的な形態として、前記タイマー回路のタイムアウト時間を指定する情報がプログラムされた指定回路（２４）を有する。指定回路は例えばヒューズプログラム回路又はアルミマスタースライスなどによって実現すればよい。タイマー回路はフリップフロップを直接接続したカウンタ回路によって実現することができる。

本発明の別の一つの具体的な形態として、前記データ処理部は、データプロセッサ（１０）、ＲＯＭ（３２）及び判定回路（３１）を有し、前記ＲＯＭは前記リセット例外処理のためのプログラムを保有する。前記判定回路は少なくとも前記リセット例外処理の完了に要する時間までに前記ＲＯＭの所定アドレスから読み出された情報が期待値と不一致になっているか否かを検出可能である。このとき前記外部インタフェース部は前記不一致を検出したときは前記初期化コマンドに再度応答してリセット例外処理を開始させる。上記より、リセット例外処理が指示されたときデータ処理部の動作電源電圧が動作保証最低電圧に到達していなかった場合には、ＲＯＭに対するリードアクセスでデータエラーを生じ、前記不一致が検出されることになるので、初期化コマンドに再度応答してリセット例外処理を開始することができる。前記ＲＯＭの所定アドレスは例えばリセット例外処理プログラムの先頭アドレスとされる。

本発明の更に別の一つの具体的な形態として、上記タイマー回路によるタイムアップ制御と、ＲＯＭのリードデータに対する判定制御との双方の手段を採用してもよい。

本発明の更に別の一つの具体的な形態として、前記外部インタフェース部は、前記半導体装置の外部から供給される動作電源電圧が所定電圧以上になった後に前記半導体装置の外部から供給される初期化コマンドを最初に受け付けたとき、第１状態から第２状態に変化される第１フラグと、前記リセット例外処理において前記所定の状態に達したとき第１状態から第２状態に変化され、その後に前記リセット例外処理を完了したとき第２状態から第１状態に変化される第２フラグと、を更に有する。このとき、前記外部インタフェース部は、前記第１フラグ及び第２フラグが共に第１状態のとき、又は第１フラグ及び第２フラグが共に第２状態のとき、前記初期化コマンドに応答して前記データ処理部にリセット例外処理を開始させ、前記第１フラグが第２状態且つ第２フラグが第１状態のとき前記初期化コマンドが供給されても前記データ処理部にリセット例外処理を開始させない。

本発明の更に別の一つの具体的な形態として、前記第２の半導体デバイスはフラッシュメモリであり、前記第１の半導体デバイスは前記フラッシュメモリのアクセス制御と外部インタフェース制御を行うメモリカードコントローラである。さらに、半導体装置は前記メモリカードコントローラに接続されたＩＣカード用マイクロコンピュータを備えていてもよい。

〔２〕別の観点による半導体装置は、第１の半導体デバイスと前記第１の半導体デバイスの制御を受ける第２の半導体デバイスとを含む。前記第１の半導体デバイスは、外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答してリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理の開始から所定時間が経過したときは前記初期化コマンドに再度応答してリセット例外処理を開始する。

更に別の観点による半導体装置は、第１の半導体デバイスと前記第１の半導体デバイスの制御を受ける第２の半導体デバイスとを含み、前記第１の半導体デバイスは、外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答してリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、前記リセット例外処理が完了される前に前記リセット例外処理のためのプログラムを格納するメモリに対するリードアクセス異常を検出したときは前記初期化コマンドに再度応答してリセット例外処理を開始する。

本発明の一つの具体的な形態として、前記第２の半導体デバイスはフラッシュメモリであり、前記第１の半導体デバイスは前記フラッシュメモリのアクセス制御と外部インタフェース制御を行うメモリカードコントローラである。

更に別の観点による半導体装置は、データ処理部を有する第１の半導体デバイスと前記第１の半導体デバイスの制御を受ける第２の半導体デバイスとを含み、前記第１の半導体デバイスは、外部から供給される動作電源電圧が所定電圧以上ということを検出したとき、外部から供給される初期化コマンドに応答して前記データ処理部のリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理中に前記データ処理部が暴走した状態又は暴走すると予想される状態に達したときは前記初期化コマンドに再度応答して前記データ処理部のリセット例外処理を開始する。

〔３〕本発明に係る半導体デバイスは、命令を実行可能なデータ処理部と外部インタフェース部とを有し、半導体基板に形成され、外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答して前記データ処理部のリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理の開始から所定時間が経過したときは前記初期化コマンドに再度応答して前記データ処理部のリセット例外処理を開始する。

本発明に係る別の半導体デバイスは、命令を実行可能なデータ処理部と外部インタフェース部とを有し、半導体基板に形成され、外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答して前記データ処理部のリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理中に前記データ処理部が暴走した状態又は暴走すると予想される状態に達したときは前記初期化コマンドに再度応答して前記データ処理部のリセット例外処理を開始する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、メモリカード等の半導体装置又はメモリカードコントローラなどの半導体デバイスにおいてパワーオンリセットの途中でデータ処理部が暴走してもデッドロック状態に陥ることを防止することができる。

図１にはメモリカードの一例が示される。同図に示されるメモリカード(ＭＣＤＤ)１は、例えばマルチメディアカード、即ちＭｕｌｔｉＭｅｄｉａＣａｒｄ（ＭｕｌｔｉＭｅｄｉａＣａｒｄは、ＩｎｆｉｎｅｏｎＴｅｃｈｎｏｌｏｇｉｅｓＡＧの登録商標である。以下、「ＭＭＣ」と略記する。）仕様に準拠した不揮発性のメモリカードである。メモリカード１はホスト装置（ＨＯＳＴ）２から発行されたＭＭＣ仕様に準拠したメモリカードコマンドに応答して動作されるファイルメモリとして構成される。

ホスト装置２は、例えば、携帯電話、携帯情報端末（ＰＤＡ）、パーソナルコンピュータ、音楽再生（及び録音）装置、カメラ、ビデオカメラ、自動預金預払機、街角端末、及び決済端末等とされる。

メモリカード１は、カード基板に各々個別に半導体集積回路チップ化されたメモリカードコントローラ(ＭＣＣＮＴ)３とフラッシュメモリ（ＦＬＡＳＨ）４とを内蔵し、前記カード基板の表面に複数の外部接続端子が露出されている。フラッシュメモリ４は、不揮発性の半導体メモリを記憶媒体とするメモリチップであり、フラッシュメモリコマンドによりデータの読み書きができる。フラッシュメモリ４の詳細な構成についてはここでは説明を省略するが、例えばフラッシュメモリ４はフローティングゲートを電荷蓄積領域として持つ不揮発性メモリセル、シリコンナイトライドなどの絶縁性電荷蓄積領域を持つ不揮発性メモリセルを多数備える。前記不揮発性メモリセルは選択的に電化蓄積領域に電子が注入されることによって閾値電圧が高くされ、逆に電荷蓄積領域から電子の放出が行われることによって閾値電圧が低くされる。例えば閾値電圧を高くすることを書き込み、低くすることを消去と称する。書き込み及び消去には高電圧を必要とする。例えばフラッシュメモリ４はチャージポンプを用いた昇圧回路を有し、この昇圧回路によって電源電圧を昇圧して前記高電圧を生成する。

特に図示はしないが、ＭＭＣの外部端子は、電源端子、クロック入力端子、コマンド入出力端子、データ入出力端子、グランド端子、チップ選択端子等の７つの端子から構成される。ＭＭＣ仕様は、ＭＭＣ１の動作モードとしてＭＭＣモードとＳＰＩモードという２種類を規定しており、動作モードによってＭＭＣ外部端子の使用法は異なる。

メモリカードコントローラ３は、ホスト装置とインタフェースされる外部インタフェース部７、データ処理部８、バッファメモリ部９、及びフラッシュメモリ４に接続されるフラッシュメモリインタフェース回路(ＦＩＦ)１５を有し、それらはバス６により共通接続されている。

前記データ処理部８は、マイクロプロセッサ（ＭＰＵ）１０、ＲＯＭ１１、ＲＡＭ１２及びプロセッサインタフェース（ＭＩＦ）１３を有する。ＭＰＵ１０は命令実行シーケンスの制御と命令デコードを行う命令制御部と、命令デコード結果に従ってオペランドアクセス及び演算を行って命令を実行する命令実行部とを有する。ＲＯＭ１１はＭＰＵ１０が実行する命令などを保有する。ＲＡＭ１２はＭＰＵ１０のワーク領域などに用いられる。ＭＩＦ１３はＭＰＣ１０にバス６を接続する。ＭＰＵ１０はＦＬＡＳＨ４をアクセスするとき、アクセスコマンドをＦＩＦ１５を介してＦＬＡＳＨ４に与える。

バッファメモリ部９はバッファインタフェース回路（ＢＩＦ）１６とバッファメモリ（ＢＭＲＹ）１７を有する。ＭＰＵ１０はＨＯＳＴ２から転送された書き込みデータをＢＭＲＹ１７に一時的に蓄積する。ＭＰＵ１０はＦＬＡＳＨ４に書き込みコマンドを与えるときＢＭＲＹ１７が保有する書き込みデータをＦＬＡＳＨ４に供給する。また、ＦＬＡＳＨ４の記憶データをＨＯＳＴ２に供給するとき、ＭＰＵ１０はＦＬＡＳＨ４から読み出したデータをＢＭＲＹ１７に一時的に蓄積する。ＭＰＵ１０はＢＭＲＹ１７に蓄積したデータを順次ＨＯＳＴ２に向けて転送する。

データ処理部７は、ホストインタフェース回路（ＨＩＦ）１４、ホストインタフェース制御回路(ＣＯＮＴ)１８、クロック発生回路（ＣＰＧ）１９、電圧検出回路（ＶＤＴＣ）２０、タイマー回路（ＴＭＲ）２１、及びプログラム回路（ＰＧＭ）２４を有する。ＣＯＮＴ１８はホスト装置２からメモリカードコマンドを受信して、そのコマンドを受け付けると、ホスト装置２に応答の通知を返す。ＣＯＮＴ１８はコマンドを受け付けると、そのメモリカードコマンドを解釈し、ＭＰＵ１０にそのコマンド内容に応じた割り込みを発行する。ＭＰＵ１０はその割り込みに応じた処理を行なう。ＣＰＧ１９はメモリカードコントローラ３の内部クロックＣＬＫを生成する。

メモリカード１の動作電源電圧は、図２に例示されるように公称１．８Ｖとされる。特に制限されないが、４０はメモリカードコントローラ３の動作可能な電圧範囲（１．５Ｖ〜２．５Ｖ）、４１はフラッシュメモリ４の動作可能な電圧範囲（１．６Ｖ〜２．２Ｖ）である。動作可能な電圧範囲４０と４１が異なるのはメモリカードコントローラ３とフラッシュメモリ４の半導体製造プロセスなどが相違することに起因する。特に制限されないが、メモリカード１の使用上推奨される電圧範囲は４２の電圧範囲（１．６５Ｖ〜１．９５Ｖ）とされ、４３の電圧範囲（０．５Ｖ以上）はその動作マージンである。このとき、電圧検出回路２０は、メモリカード１の外部から供給される電源電圧Ｖｄｄが電圧範囲４０の下限電圧（ＶＬｍｃｃ）である１．５Ｖ以上になったかを検出する。その検出精度は±０．１０Ｖである。この検出精度の範囲内において電源電圧Ｖｄｄが領域ＩＰＧ内にあればメモリカードコントローラ３は正常動作するが、領域ＮＲＭ内にあればメモリカードコントローラ３の正常動作は保証されない。特に、領域ＩＲＧの電圧範囲で生ずる誤動作はＭＣＵ１０で顕在化する。ＭＣＵ１０はクロックに同期して高速に動作されるためである。電圧検出回路を除くその他の回路部分では、その動作状態は回路のスタティックな状態で決まるので、領域ＩＲＧの電圧範囲であっても誤動作の虞は実質的にないと考えられる。メモリカードコントローラ３の製造プロセスの変動によるその検出精度の影響は、ロジック回路部分が受ける影響よりも大きくなることが予想される。電圧検出回路２０はアナログ的な回路構成によって上記下限電圧ＶＬｍｃｃを検出しなければならないからである。このとき、前記検出電圧を動作範囲の下限電圧（ＶＬｍｃｃ）としたのは、後述するパワーオンリセット例外処理途上におけるデッドロックを抑止する構成を採用することによって、仮に検出ミスを生じても再度パワーオンリセット例外処理に移行できるようにしたので、極力早いタイミングからカードを動作させるための処理を開始するためである。上記デッドロック抑止の構成について説明する。

前記ホストインタフェース制御回路１８はホスト装置２から供給されるコマンドに応答して対応する割り込み信号（例外処理要求信号を含む）をＭＰＵ１０に与えるが、その割り込み信号の一つとして、リセット信号φｒｓｔを出力する。動作電源が投入されてリセット信号φｒｓｔがローレベルにされるとＭＰＵ１０の内部がハードウェア的に初期化され、その後、リセット信号φｒｓｔがローレベルにされると、所謂リセットが解除され、ＭＰＵ１０はパワーオンリセット例外処理を実行する。

前記タイマー２１は複数のフリップフロップを直列に接続したカウンタ回路によって構成され、前記パワーオンリセット例外処理の実行に必要な時間よりも長いタイムアウト時間の経過を検出する。前記ホストインタフェース制御回路１８から出力されるタイマー制御信号φｔｍｒがアサートされることによってタイマー回路２１は計数動作を開始し、タイムアウト時間の経過に応ずる計数値に到達すると、タイムアウト信号φｔｏｕｔをホストインタフェース制御回路１８に出力する。計数動作の途中でタイマー制御信号φｔｍｒがネゲートされると、タイマー回路２１は計数動作を停止して初期化される。プログラム回路２４は前記タイマー回路のタイムアウト時間を指定する情報がプログラムされた回路であり、例えばアルミマスタースライス、又はヒューズプログラム回路によって構成される。例えば、タイマー回路２４は、このプログラム回路２４でプログラムされた情報に基づいて、タイムアウト信号φｔｏｕｔを出力する出力ノードまでのフリップフロップの直列段数が相違されるようになっており、直列段数が多いほどタイムアウト時間が長くされる。アルミマスタースライスの場合は、製造プロセスに応じてフォトマスクを変更することにより、ヒューズプログラム回路を用いる場合にはデバイステストによって得られる特性に応じてヒューズのプログラム状態を決定することにより、タイムアウト時間を決めればよい。タイムアウト時間を厳密に決める必要がなければプログラム回路２４は必要ない。

前記電圧検出回路２０は、メモリカード１をホスト装置２に挿入したとき供給開始される電源電圧Ｖｄｄが前記下限電圧ＶＬｍｃｃ以上になったことを検出すると、ホストインタフェース制御回路１８に検出信号φｄｔｃをアサートする。

前記ホストインタフェース制御回路１８は、検出信号φｄｔｃがアサートされると、クロック制御信号φｃｋをアサートしてＣＰＧ１９からクロック信号ＣＬＫを出力させる。クロック信号ＣＬＫはＭＰＵ１０を始めとしてクロック同期回路に供給される。前記ホストインタフェース制御回路１８は、検出信号φｄｔｃがアサートされた後にホスト装置２から供給される初期化コマンドを最初に受け付けたとき、リセット状態からセット状態（第１状態から第２状態）に変化される初期化コマンド受付フラグ（第１フラグ）ＩＣＭＤＲと、タイムアウト信号φｔｏｕｔがアサートされたときリセット状態からセット状態に変化され、前記リセット例外処理を完了したときはセット状態からリセット状態に戻される初期化失敗フラグ（第２フラグ）ＩＦＡＩＬとを有する。初期化失敗フラグＩＦＡＩＬをリセット状態に戻す処理は、例えばＭＰＵ１０が初期化コマンドに対する応答レスポンスをホスト装置２に返すとき一緒に行えばよい。前記ホストインタフェース制御回路１８は、ホスト装置２からの初期化コマンドφｃｍｄを受信したとき、前記初期化コマンド受付フラグＩＣＭＤＲと初期化失敗フラグＩＦＡＩＬを参照する。このとき、前記ホストインタフェース制御回路１８は、前記初期化コマンド受付フラグＩＣＭＤＲ及び初期化失敗フラグＩＦＡＩＬが共にリセット状態のとき、又は初期化コマンド受付フラグＩＣＭＤＲ及び初期化失敗フラグＩＦＡＩＬが共にセット状態のとき、前記初期化コマンドに応答してＭＰＵ１０にリセット例外処理を指示する。また、前記ホストインタフェース制御回路１８は、前記初期化コマンド受付フラグＩＣＭＤＲがセット状態且つ初期化失敗フラグＩＦＡＩＬがリセット状態のとき前記初期化コマンドが供給されてもＭＰＵ１０にリセット例外処理を開始させない。

前記ホストインタフェース制御回路１８は、検出信号φｄｔｃがアサートされると、リセット信号φｒｓｔをローレベルにしてＭＰＵ１０に対して初期化を指示する。前記ホストインタフェース制御回路１８は、前記フラグＩＣＭＤＲ、ＩＦＡＩＬを参照し、検出信号φｄｔｃがアサートされた後にホスト装置２から始めて初期化コマンドφｃｍｄが供給されると、少なくとも前記ＭＰＵ１０のハードウェア的な初期化動作に必要な遅延時間を経過した後に、リセット信号φｒｓｔをハイレベルに変化させてリセット例外処理を指示すると共に、タイマー制御信号φｔｍｒをアサートする。リセット例外処理を終了したときＭＰＵ１０はタイマー制御信号φｔｍｒをネゲートし、フラグＩＦＡＩＬをリセットする。この後、ＭＰＵ１０はフラッシュメモリ４を正常にアクセスできることを確かめてから、フラッシュメモリ４からＩＤ情報をリードし、リードしたＩＤ情報に基づく初期設定を行ってから、初期化コマンドに対する応答レスポンスをホスト装置２に返して、メインルーチンに戻る。これによって、メモリカード１はその後ホスト装置２からのコマンドに応答してメモリ動作を行うことが可能にされる。一方、タイムアウト信号φｔｏｕｔがアサートされると、フラグＩＦＡＩＬがリセット状態に戻される。このときは当然リセット例外処理が正常に終了していないのでホスト装置２には初期化コマンドに対する応答レスポンスが返されない。このためホスト装置２は再び初期化コマンドφｃｍｄを供給してくる。このとき、フラグＩＦＡＩＬはリセット状態に戻されているので、ホストインタフェース制御回路１８は、リセット信号φｒｓｔをローレベルにしてＭＰＵ１０に初期化を指示し、少なくとも前記ＭＰＵ１０のハードウェア的な初期化動作に必要な遅延時間を経過した後に、リセット信号φｒｓｔとタイマー制御信号φｔｍｒをアサートして、再びＭＰＵ１０にリセット例外処理を実行させることができる。動作電源Ｖｄｄが所要の電圧に遷移するまで上記動作を繰り返すことができるので、パワーオンリセット処理の途中でＭＰＵ１０がデッドロックに陥ることによってメモリカードの動作が一切不可能になる事態を抑制することができる。

図３にはメモリカード１におけるパワーオンリセットの制御フローが示される。ホスト装置２のカードスロットに挿入されたメモリカード１に電源が投入されると、電圧検出回路によって電源電圧Ｖｄｄが電圧ＶＬｍｃｃを超えたか否かの検出が行われる（Ｓ１）。それを検出すると初期化コマンドが発行されるのを待ち（Ｓ２）、初期化コマンドが発行されると、ＭＣＵ１０に対してリセット例外処理を実行させ（Ｓ３）、タイマー回路２１を起動させる（Ｓ４）。タイマー回路２１はカウント動作を開始し(Ｓ５)、タイマー動作が中断されれば動作を停止し(Ｓ６、Ｓ７)、タイムアウト時間になると、初期化コマンド待ちの動作状態(Ｓ２)に戻る。ＭＣＵ１０はリセット例外処理を完了するとタイマー制御信号φｔｍｒをネゲートし（Ｓ８）、今度はフラッシュメモリ４の所定アドレスをリードアクセスし（Ｓ９）、期待するチェックデータにリードデータが一致するかを判定する（Ｓ１０）。一致すれば、フラッシュメモリ４からＩＤデータを読み取って、フラッシュメモリをファイルアクセスするために必要な初期設定を行い（Ｓ１１）、最後に初期化コマンドに対する応答レスポンスをホスト装置２に返す。これにより、メモリカード1は、ホスト装置２からのコマンド待ち状態にされ（Ｓ１２）、コマンドに応答して動作可能にされる(Ｓ１３)。前記判定ステップＳ１０でデータチェックに異常があればＭＣＵ１０はスリープ命令を実行して動作を停止する（Ｓ１４９）。スリープ状態にされたＭＣＵ１０は、割り込みや例外処理要求があったとき起動される。ここでは、ホスト装置２から初期化コマンドが再発行されて、インタフェース制御回路１８から再度リセット例外処理が指示されることによってＭＰＵ１０は動作を再開する。

図４にはメモリカードの第２の例が示される。図１との相違点は、上記デッドロックを抑止するのにタイマー回路２１の代わりに判定回路（ＤＥＣＳ）３１を採用したことである。また、マスクＲＯＭ１１の代わりにフラッシュメモリ又はＥＥＰＲＯＭなどの電気的に書き換え可能なプログラマブルＲＯＭ(ＰＲＯＭ)３２を採用している。前記ＰＲＯＭ３２はＲＯＭ１１と同様に前記リセット例外処理のためのプログラムを保有する。前記判定回路３１は少なくとも前記リセット例外処理の完了に要する時間までに前記ＲＯＭの所定アドレスから読み出された情報が期待値と不一致になっているか否かを検出可能である。不一致を検出したとき検出信号φｅｒｒをアサートする。前記ＰＲＯＭの所定アドレスは例えばリセット例外処理プログラムの先頭アドレスとされる。前記ホストインタフェース制御部１８は、検出信号φｅｒｒがアサートされたときは、タイムアウト信号φｔｏｕｔがアサートされたときと同じ制御を行って、初期化コマンドに再度応答してリセット例外処理を開始させる。ここでは詳細は説明しないが、フラグＩＦＡＩＬに対するリセット制御は検出信号φｅｒｒがアサートされたとき、上記タイムアウト信号φｔｏｕｔがアサートされた場合と同様に行う。この構成の場合にも、リセット例外処理が指示されたときＭＰＵ１０の動作電源電圧が動作保証最低電圧に到達していなかった場合には、ＰＲＯＭ３２に対するリードアクセスでデータエラーを生じ、前記不一致が検出されることになるので、初期化コマンドに再度応答してリセット例外処理を開始することができ、ＭＰＵ１０のデッドロックを抑止することができる。その他の構成は図１と同様であるからその詳細な説明は省略する。

図５にはメモリカードの第３の例が示される。ここでは上記デッドロックを抑止するのに図１のタイマー回路２１と図４の検出回路３１を併せ持っている。ここでは、検出信号φｅｒｒがアサートされたときはタイマー回路２１の動作も停止され、初期化される。図５の構成によれば、図１と図４の構成に比べて、パワーオン時における異常検出の精度が上がる。

図６にはメモリカードの第４の例が示される。ここでは図１の構成をデュアル・ボルテージのメモリカードに適用した。図１の構成に比べて第２の電圧検出回路３０が設けられている。

デュアル・ボルテージのメモリカード１は、図２に例示されるように公称１．８Ｖの動作電源（低電位電源）と、図７に例示される公称３．３Ｖの動作電源（高電位電源）との双方に対応するものである。

公称３．３Ｖの動作電源に対応したメモリカードを想定すると、４０Ａはメモリカードコントローラの動作可能な電圧範囲（２．０Ｖ〜３．９Ｖ）、４１Ａはフラッシュメモリの動作可能な電圧範囲（２．５Ｖ〜３．９Ｖ）である。動作可能な電圧範囲４０Ａと４１Ａが異なるのはメモリカードコントローラとフラッシュメモリの半導体製造プロセスなどが相違することに起因する。特に制限されないが、公称３．３Ｖの動作電源に対して、メモリカードの使用上推奨される電圧範囲は４２Ａの電圧範囲（２．７Ｖ〜３．６Ｖ）とされ、４３Ａの電圧範囲（１．０Ｖ以上）はその動作マージンである。このとき、動作電源の電圧検出回路は、メモリカードの外部から供給される電源電圧Ｖｄｄが電圧範囲４１Ａの下限電圧（ＶＬｆｓｈ）である２．５Ｖ以上になったかを検出する。その検出精度は±０．１０Ｖである。この検出精度の範囲内であれば、電源電圧Ｖｄｄは既にメモリカードの動作範囲に入っているので、Ｖｄｄが２．５Ｖ以上になった後にＭＣＵにリセット例外処理を実行させれば、動作電圧が低すぎると言う理由でＭＣＵが暴走する虞はない。

実際のデュアル・ボルテージのメモリカード１は、高電位電源に対しては電圧レギュレータで降圧して低電位電源の場合と同様の電圧範囲でカードコントローラを動作させる構成を採用するもの、或いは、双方の電源に対して動作可能な耐圧をカードコントローラに採用するものがある。前者の場合、電源電圧Ｖｄｄを直接受けて動作される回路部分、例えば電源電圧Ｖｄｄの入力回路や電圧検出回路２０，３０は高耐圧であることを要する。また、フラッシュメモリ４に対しては何れの動作電源であっても書き込み・消去の高電圧を得るための昇圧動作が必要であり、外部からの動作電源Ｖｄｄをそのままフラッシュメモリ４に供給するようになっている。当然フラッシュメモリは低電位電源であるのか高電位電源であるのかを判断して、昇圧率を変更したりするデュアル・ボルテージ電源に対応する機能を備えている。電圧検出回路３０は、動作電源Ｖｄｄが電圧ＶＬｆｓｈを超えたか否かを検出し、超えたとき、検出信号φｄｔｃ２をアサートして外部インタフェース制御回路１８に供給する。検出信号φｄｔｃ２がアサートされると、外部インタフェース制御回路１８は、ＦＩＦ１５に対し、フラッシュメモリ４の高電位電源による動作に対応するレベル変換機能をイネーブルにする。

このデュアル・ボルテージ対応のメモリカード１における動作電源電圧Ｖｄｄの範囲は図８又は図９のようにされる。図８は動作電源電圧Ｖｄｄの範囲として図２に図７の範囲を重ねた範囲を持つ。ＭＣＵ１０は図２の電圧範囲４０と図７の電圧範囲４０Ａに対してフルレンジの動作電源電圧範囲を持つ。図９では高電位電源に対し、２．６Ｖ〜３．９Ｖの範囲を動作可能な電圧範囲とする。これは、高電位電源に対して電圧レギュレータを用いて降圧した内部電源にてメモリカードコントローラ３を動作させる回路構成を採用する場合に、前記電圧レギュレータの動作能力を考慮したとき、降圧動作不安定になる電圧範囲を動作可能な範囲から除外したことによる。フルレンジで降圧動作が安定であれば図８の動作電源電圧範囲であってよい。図８、図９においてＩＲＧ２は、少なくともフラッシュメモリ３の動作に異常を生ずる電圧範囲であることを示している。

このデュアル・ボルテージ対応のメモリカード１においても、パワーオンリセットの処理は今までと同じである。図６の場合は図１と同様に動作されればよい。デュアル・ボルテージ対応のメモリカード１においても、パワーオンリセット処理の点に関しては図４又は図５の構成を同じように採用することが可能である。

図１０にはメモリカードの第５の例が示される。基本的な構成は図１と同じであるが、ＩＣカード用マイクロコンピュータ５がそれ専用のインタフェース回路（ＩＣＩＦ）３３を介してバス６に接続されている。ＩＣカード用マイクロコンピュータ５の外部端子、電気信号プロトコル、コマンドはＩＳＯ／ＩＥＣ７８１６規格に準拠している。ＩＣカード用マイクロコンピュータ５の外部端子には、電源端子２０、クロック入力端子２１、リセット端子、入出力端子２３、及びグランド端子とされる。ＩＣＩＦ３３はホスト装置２からメモリカードコマンドに付随して供給されたＩＣカードコマンドをＩＣカード用マイクロコンピュータ５に供給してその動作を制御する。ＩＣカード用マイクロコンピュータ５は、特に図示は省略するが、演算処理を行うためのＣＰＵ（マイコン）、データ（プログラムを含む。）を記憶するためのＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）、暗号／復号に関する処理を行うための暗号器を構成する暗号コプロセッサ、及び外部とデータを送受信するためのシリアルインターフェースを備える。ＩＣカード用マイクロコンピュータ５には、セキュリティ評価基準の国際標準であるＩＳＯ／ＩＥＣ１５４０８の評価・認証機関によって認証済みである製品を利用するのが望ましい。一般に、セキュリティ処理を行なう機能を持つＩＣカードを実際の電子決済サービスなどで利用する場合、そのＩＣカードはＩＳＯ／ＩＥＣ１５４０８の評価・認証機関による評価と認定を受ける必要がある。メモリカード１にセキュリティ処理を行なう機能を追加することによってメモリカード１を実現し、それを実際の電子決済サービスなどで利用する場合、メモリカード１も同様にＩＳＯ／ＩＥＣ１５４０８の評価・認証機関による評価と認定を受ける必要がある。メモリカード１は、評価・認証機関によって認証済みのＩＣカード用マイクロコンピュータ５を内蔵し、そのＩＣカード用マイクロコンピュータ５を利用してセキュリティ処理をおこなう構造を持つことにより、セキュリティ処理機能を得る。したがって、メモリカード１はＩＳＯ／ＩＥＣ１５４０８に基づくセキュリティ評価基準を容易に満足することができ、ＭＭＣにセキュリティ処理機能を追加するための開発期間を短縮することができる。但し、ＩＳＯ／ＩＥＣ１５４０８の評価・認証機関により認証済の製品ではないＩＣカード用マイクロコンピュータ５を排除するものではなく、ＩＣカード用マイクロコンピュータ５により提供するサービスが求めるセキュリティ強度に応じたＩＣカード用マイクロコンピュータ５を用いればよい。例えばプリペイド方式の電子決済サービスであれば、そのＩＣカードはＩＳＯ／ＩＥＣ１５４０８の評価・認証を受けていなくても、予め支払いされた金額までにおいて、電子決済を受けることが認められる場合もある。
ＩＣカード用マイクロコンピュータ５にも前記リセット信号φｒｓｔをＭＣＵ１０と同じように供給して初期化すればよい。但し、ＩＣカード用マイクロコンピュータ５に対してはＩＣカードコマンドに従って任意にリセット可能にされている。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、ホスト装置からの初期化コマンドに再度応答してリセット例外処理を開始させる条件はタイマー回路２１によるタイムアウト、判定回路３１による不一致検出に限定されない。リセット例外処理中にデータ処理部が暴走した状態又は暴走すると予想されるその他の状態を条件とするようにしてもよい。

メモリカードに採用するメモリはフラッシュメモリに限定されず、ＥＥＰＲＯＭ、マスクＲＯＭなどであっても良い。メモリカードコントローラとメモリとの組み合わせに限定されず、命令を実行可能なデータ処理部と外部インタフェース部とを有するコントローラと、このコントローラの制御を受けるデバイスとを搭載した半導体装置にも適用することができる。また、本発明は、命令を実行可能なデータ処理部と外部インタフェース部とを有するコントローラのような半導体デバイスとしても適用可能である。

メモリカードの第１の例としてパワーオンリセット時のデッドロックをタイマー回路を用いて抑止するようにした構成を例示するブロック図である。メモリカードの動作電源電圧として公称１．８Ｖの電源を使用する場合の動作電圧範囲を例示する説明図である。メモリカードにおけるパワーオンリセットの制御フローを例示するフローチャートである。メモリカードの第２の例として上記デッドロックを抑止するのにタイマー回路の代わりに判定回路３１を採用した構成を例示するブロック図である。メモリカードの第３の例として上記デッドロックを抑止するのに図１のタイマー回路と図４の検出回路を併せ持った構成を例示するブロック図である。メモリカードの第４の例として図１の構成をデュアル・ボルテージのメモリカードに適用した構成を例示するブロック図である。メモリカードの動作電源電圧として公称３．３Ｖの電源を使用する場合の動作電圧範囲を例示する説明図である。デュアル・ボルテージ対応のメモリカードにおける動作電源電圧の範囲として図２に図７の範囲を重ねた範囲を持つ例を示した説明図である。デュアル・ボルテージ対応のメモリカードにおける高電位電源に対する動作範囲としてマイクロプロセッサの動作電圧範囲を図８よりも制限した例を示した説明図である。メモリカードの第５の例としてＩＣカード用マイクロコンピュータを更に搭載した構成を例示するブロック図である。

符号の説明

１メモリカード
２ホスト装置
３メモリカードコントローラ
４フラッシュメモリ
５ＩＣカード用マイクロコンピュータ
７外部インタフェース部
８データ処理部
１０ＭＰＵ
１１ＲＯＭ
１２ＲＡＭ
１８ホストインタフェース制御回路
２０電圧検出回路
２１タイマー回路
２２初期化コマンド受付フラグ
２３初期化失敗フラグ
２４プログラム回路
φｃｍｄ初期化コマンド
φｒｓｔリセット信号
φｔｏｕｔタイムアウト信号
φｄｔｃ電圧検出信号
３１判定回路
３２プログラマブルＲＯＭ
φｅｒｒ不一致の検出信号
Ｖｄｄ外部から供給される動作電源電圧

Claims

命令を実行可能なデータ処理部と外部インタフェース部とを有する第１の半導体デバイスと、
前記第１の半導体デバイスによる制御を受ける第２の半導体デバイスと、
を含む半導体装置であって、
前記外部インタフェース部は、前記半導体装置の外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、前記半導体装置の外部から供給される初期化コマンドに応答して前記データ処理部にリセット例外処理を開始させ、
前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、
前記リセット例外処理において所定の状態に達したときは前記初期化コマンドに再度応答してリセット例外処理を開始させる、半導体装置。
前記所定の状態は、リセット例外処理中にデータ処理部が暴走した状態又は暴走すると予想される状態である請求項１記載の半導体装置。
前記外部インタフェース部はタイマー回路を有し、
前記タイマー回路は、前記リセット例外処理の開始に同期して計時動作を開始し、リセット例外処理の完了に要する時間よりも長いタイムアウト時間の経過を検出し、
前記外部インタフェース部は、前記タイマー回路により前記タイムアウト時間の経過が検出されたときは前記初期化コマンドに再度応答してリセット例外処理を開始させる、請求項１記載の半導体装置。
前記タイマー回路のタイムアウト時間を指定する情報がプログラムされた指定回路を有する請求項３記載の半導体装置。
前記データ処理部は、データプロセッサ、ＲＯＭ及び判定回路を有し、
前記ＲＯＭは前記リセット例外処理のためのプログラムを保有し、
前記判定回路は少なくとも前記リセット例外処理の完了に要する時間までに前記ＲＯＭの所定アドレスから読み出された情報が期待値と不一致になっていることを検出可能であり、
前記外部インタフェース部は前記不一致を検出したときは前記初期化コマンドに再度応答してリセット例外処理を開始させる、請求項１記載の半導体装置。
前記外部インタフェース部はタイマー回路を有し、
前記タイマー回路は、前記リセット例外処理の開始に同期して計時動作を開始し、リセット例外処理の完了に要する時間よりも長いタイムアウト時間の経過を検出し、
前記データ処理部は、データプロセッサ、ＲＯＭ及び判定回路を有し、
前記ＲＯＭは前記リセット例外処理のためのプログラムを保有し、
前記判定回路は少なくとも前記リセット例外処理の完了に要する時間までに前記ＲＯＭの所定アドレスから読み出された情報が期待値と不一致になっていることを検出可能であり、
前記外部インタフェース部は、前記タイマー回路により前記タイムアウト時間の経過が検出されたとき、又は前記判定回路により前記不一致が検出されたとき、前記初期化コマンドに再度応答してリセット例外処理を開始させる、請求項１記載の半導体装置。
前記外部インタフェース部は、前記半導体装置の外部から供給される動作電源電圧が所定電圧以上になった後に前記半導体装置の外部から供給される初期化コマンドを最初に受け付けたとき、第１状態から第２状態に変化される第１フラグと、
前記リセット例外処理において前記所定の状態に達したとき第１状態から第２状態に変化され、その後に前記リセット例外処理を完了したとき第２状態から第１状態に変化される第２フラグと、を更に有し、
前記外部インタフェース部は、前記第１フラグ及び第２フラグが共に第１状態のとき、又は第１フラグ及び第２フラグが共に第２状態のとき、前記初期化コマンドに応答して前記データ処理部にリセット例外処理を開始させ、
前記第１フラグが第２状態且つ第２フラグが第１状態のとき前記初期化コマンドが供給されても前記データ処理部にリセット例外処理を開始させない、請求項１記載の半導体装置。
前記第２の半導体デバイスはフラッシュメモリであり、
前記第１の半導体デバイスは前記フラッシュメモリのアクセス制御と外部インタフェース制御を行うメモリカードコントローラである請求項１記載の半導体装置。
前記メモリカードコントローラに接続されたＩＣカード用マイクロコンピュータを有する請求項８記載の半導体装置。
第１の半導体デバイスと前記第１の半導体デバイスの制御を受ける第２の半導体デバイスとを含む半導体装置であって、
前記第１の半導体デバイスは、外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答してリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理の開始から所定時間が経過したときは前記初期化コマンドに再度応答してリセット例外処理を開始する、半導体装置。
第１の半導体デバイスと前記第１の半導体デバイスの制御を受ける第２の半導体デバイスとを含む半導体装置であって、
前記第１の半導体デバイスは、外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答してリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、前記リセット例外処理が完了される前に前記リセット例外処理のためのプログラムを格納するメモリに対するリードアクセス異常を検出したときは前記初期化コマンドに再度応答してリセット例外処理を開始する、半導体装置。
前記第２の半導体デバイスはフラッシュメモリであり、
前記第１の半導体デバイスは前記フラッシュメモリのアクセス制御と外部インタフェース制御を行うメモリカードコントローラである請求項１０又は１１記載の半導体装置。
データ処理部を有する第１の半導体デバイスと前記第１の半導体デバイスの制御を受ける第２の半導体デバイスとを含む半導体装置であって、
前記第１の半導体デバイスは、外部から供給される動作電源電圧が所定電圧以上ということを検出したとき、外部から供給される初期化コマンドに応答して前記データ処理部のリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理中に前記データ処理部が暴走した状態又は暴走すると予想される状態に達したときは前記初期化コマンドに再度応答して前記データ処理部のリセット例外処理を開始する、半導体装置。
命令を実行可能なデータ処理部と外部インタフェース部とを有し、半導体基板に形成された半導体デバイスであって、
外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答して前記データ処理部のリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理の開始から所定時間が経過した後において前記リセット例外処理を完了していないときは前記初期化コマンドに再度応答して前記データ処理部のリセット例外処理を開始する、半導体デバイス。
命令を実行可能なデータ処理部と外部インタフェース部とを有し、半導体基板に形成された半導体デバイスであって、
外部から供給される動作電源電圧が所定電圧以上になったということを検出したとき、外部から供給される初期化コマンドに応答して前記データ処理部のリセット例外処理を開始し、前記リセット例外処理を完了した後では前記初期化コマンドに応答せず、リセット例外処理中に前記データ処理部が暴走した状態又は暴走すると予想される状態に達したときは前記初期化コマンドに再度応答して前記データ処理部のリセット例外処理を開始する、半導体デバイス。