JPH10247187A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH10247187A JPH10247187A JP9051277A JP5127797A JPH10247187A JP H10247187 A JPH10247187 A JP H10247187A JP 9051277 A JP9051277 A JP 9051277A JP 5127797 A JP5127797 A JP 5127797A JP H10247187 A JPH10247187 A JP H10247187A
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Abstract
(57)【要約】
【課題】 周辺装置の割り当てアドレスに変更が生じて
も、直ちに対応できる１チップマイコンを得る。 【解決手段】 ＣＳ信号3-1〜3-n等の割付の変更が発生
したとき、実行プログラム、マルチＣＳ及び初期値デー
タを外部Ｉ／Ｆ回路2-3-4 を通じてフラッシュメモリー
2-1-2 に書き込み、一度電源をオフにする。電源をオフ
にしてもフラッシュメモリー2-1-2 上のデータは保存さ
れている。再度電源をオンにしたときに、ＣＰＵ１のリ
セット解除の時間を遅らせ、この間にフラッシュメモリ
ー2-1-2 に記憶されたデータを、ＲＡＭ2-1-3 、マルチ
ＣＳ回路2-3-2 及び初期値ラッチ部2-3-1 にブート部で
転送する。
も、直ちに対応できる１チップマイコンを得る。 【解決手段】 ＣＳ信号3-1〜3-n等の割付の変更が発生
したとき、実行プログラム、マルチＣＳ及び初期値デー
タを外部Ｉ／Ｆ回路2-3-4 を通じてフラッシュメモリー
2-1-2 に書き込み、一度電源をオフにする。電源をオフ
にしてもフラッシュメモリー2-1-2 上のデータは保存さ
れている。再度電源をオンにしたときに、ＣＰＵ１のリ
セット解除の時間を遅らせ、この間にフラッシュメモリ
ー2-1-2 に記憶されたデータを、ＲＡＭ2-1-3 、マルチ
ＣＳ回路2-3-2 及び初期値ラッチ部2-3-1 にブート部で
転送する。
Description
【０００１】
【発明の属する技術分野】本発明は１チップマイクロコ
ンピュータに関し、特にチップセレクト機能がオンボー
ドで変更可能な１チップマイクロコンピュータに関す
る。
ンピュータに関し、特にチップセレクト機能がオンボー
ドで変更可能な１チップマイクロコンピュータに関す
る。
【０００２】
【従来の技術】例えば小型軽量の携帯用通信機器等は、
制御部としてマイコン（マイクロコンピュータ）を使用
したごく小型のコンピュータシステムで構成され、ファ
ームウエア処理により制御を行っている。このようなマ
イコンシステムは、あらゆる小型の電子機器に広く用い
られ、マイコン等のＣＰＵと、キーボード等の入力機
器、表示機器等の出力機器及び記憶装置を含む周辺機器
とで構成される。
制御部としてマイコン（マイクロコンピュータ）を使用
したごく小型のコンピュータシステムで構成され、ファ
ームウエア処理により制御を行っている。このようなマ
イコンシステムは、あらゆる小型の電子機器に広く用い
られ、マイコン等のＣＰＵと、キーボード等の入力機
器、表示機器等の出力機器及び記憶装置を含む周辺機器
とで構成される。
【０００３】一般に、入出力機器や記憶装置等の周辺機
器には、それぞれ特定の番地（アドレス）があらかじめ
割り振られている。
器には、それぞれ特定の番地（アドレス）があらかじめ
割り振られている。
【０００４】従来のマイコンシステムは図１０に示すよ
うに、システムを制御するマイコン等のＣＰＵ１、周辺
機器である記憶回路（リードオンリーメモリー（ＲＯ
Ｍ），ランダムアクセスメモリー（ＲＡＭ）を主とし、
ディスク等のメモリーが必要な場合は、記憶回路を介し
て外部に設ける）６と、キーボード等からの信号を入力
する入力回路例えば７−１，７−２と、表示器等に出力
する出力回路例えば８−１，８−２と、ＣＰＵ１と周辺
機器６，７−１，７−２，８−１，８−２を接続するア
ドレスバス４及びデータバス９、アドレス信号をデコー
ドしてＣＳ（チップセレクト）信号３−１〜３−ｍを発
生するＣＳ発生回路５で構成される。
うに、システムを制御するマイコン等のＣＰＵ１、周辺
機器である記憶回路（リードオンリーメモリー（ＲＯ
Ｍ），ランダムアクセスメモリー（ＲＡＭ）を主とし、
ディスク等のメモリーが必要な場合は、記憶回路を介し
て外部に設ける）６と、キーボード等からの信号を入力
する入力回路例えば７−１，７−２と、表示器等に出力
する出力回路例えば８−１，８−２と、ＣＰＵ１と周辺
機器６，７−１，７−２，８−１，８−２を接続するア
ドレスバス４及びデータバス９、アドレス信号をデコー
ドしてＣＳ（チップセレクト）信号３−１〜３−ｍを発
生するＣＳ発生回路５で構成される。
【０００５】ＣＰＵ１がプログラムを実行するときに必
要とする周辺機器は、各周辺機器に割り当てられている
アドレスに従い、ＣＳ信号３−１〜３−ｍによって選択
される。例えば家庭用のＶＴＲのように、例えば周辺機
器の割り当て等に全く変更の必要のない場合は、ＣＰ
Ｕ、プログラムを格納した（マスク）ＲＯＭ、ＲＡＭ、
入出力（インタフェース）回路等を１個のチップにまと
めることがよくあり、このチップを１チップマイコンと
呼ぶ。１チップマイコンは家庭用の電子（気）機器等に
広く採用されていて、装置の小型化やコストダウンに大
いに貢献している。
要とする周辺機器は、各周辺機器に割り当てられている
アドレスに従い、ＣＳ信号３−１〜３−ｍによって選択
される。例えば家庭用のＶＴＲのように、例えば周辺機
器の割り当て等に全く変更の必要のない場合は、ＣＰ
Ｕ、プログラムを格納した（マスク）ＲＯＭ、ＲＡＭ、
入出力（インタフェース）回路等を１個のチップにまと
めることがよくあり、このチップを１チップマイコンと
呼ぶ。１チップマイコンは家庭用の電子（気）機器等に
広く採用されていて、装置の小型化やコストダウンに大
いに貢献している。
【０００６】しかし、例えば周辺機器内のメモリーの増
設等の仕様変更に伴い、アドレスの割り振りが変更され
る必要があるような場合は、従来のような１チップマイ
クロコンピュータ（プログラムがすべてマスクＲＯＭに
入っていて変更できない）は使用できない。
設等の仕様変更に伴い、アドレスの割り振りが変更され
る必要があるような場合は、従来のような１チップマイ
クロコンピュータ（プログラムがすべてマスクＲＯＭに
入っていて変更できない）は使用できない。
【０００７】特開平４−１１１１４１号公報には、周辺
機器内のメモリー増設等の仕様変更に伴い、番地割り振
りの領域が変更された場合でも、この変更に応じて記憶
回路（部）内の番地識別情報の内容（ビットの組み合わ
せ）をあらかじめ変えておけば、ハードウエアの構成を
いちいち変えなくとも、仕様変更に即座に対応すること
ができることが示唆されている。
機器内のメモリー増設等の仕様変更に伴い、番地割り振
りの領域が変更された場合でも、この変更に応じて記憶
回路（部）内の番地識別情報の内容（ビットの組み合わ
せ）をあらかじめ変えておけば、ハードウエアの構成を
いちいち変えなくとも、仕様変更に即座に対応すること
ができることが示唆されている。
【０００８】
【発明が解決しようとする課題】特開平４−１１１１４
１号公報記載の提案の場合、記憶装置を含む複数の周辺
機器がＣＰＵ等の制御部に接続され、記憶装置内に周辺
機器に割り振られた番地を各周辺機器毎に識別するため
の番地識別情報記憶部を、ＲＯＭ内に備えている。周辺
機器内の例えばメモリー増設等の仕様変更に伴い、番地
割り振り領域が変更される場合、番地識別情報記憶部用
のＲＯＭのデータを変更することにより、ハードウエア
の構成を変更しなくても、仕様変更に即座に対応できる
とされている。
１号公報記載の提案の場合、記憶装置を含む複数の周辺
機器がＣＰＵ等の制御部に接続され、記憶装置内に周辺
機器に割り振られた番地を各周辺機器毎に識別するため
の番地識別情報記憶部を、ＲＯＭ内に備えている。周辺
機器内の例えばメモリー増設等の仕様変更に伴い、番地
割り振り領域が変更される場合、番地識別情報記憶部用
のＲＯＭのデータを変更することにより、ハードウエア
の構成を変更しなくても、仕様変更に即座に対応できる
とされている。
【０００９】しかし、番地識別情報部にＲＯＭを使用し
ているため、番地識別情報部の変更にはＲＯＭ交換が必
要となり、オンボード（システムがボード上に組上げら
れた状態）での書き換えができないし、ましてや１チッ
プマイコンの場合は特に、装置組み込み後は容易には変
更できない。
ているため、番地識別情報部の変更にはＲＯＭ交換が必
要となり、オンボード（システムがボード上に組上げら
れた状態）での書き換えができないし、ましてや１チッ
プマイコンの場合は特に、装置組み込み後は容易には変
更できない。
【００１０】本発明の目的は、周辺装置の割り当てアド
レスに変更が生じても、直ちに対応できる１チップマイ
コンを提供することである。
レスに変更が生じても、直ちに対応できる１チップマイ
コンを提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、ＣＰＵ
と、記憶手段と、周辺回路とを一つの半導体チップ上に
構成した１チップマイコンは、前記記憶手段を、外部イ
ンタフェースを介して変更データを書き込む電気的に書
き換え可能な不揮発性記憶手段と、前記外部インタフェ
ースを介して前記変更データを書き込むプログラムを格
納したリードオンリーメモリーと、前記ＣＰＵの実行プ
ログラムを格納するランダムアクセスメモリーとで構成
することを特徴とする１チップマイクロコンピュータが
得られる。
と、記憶手段と、周辺回路とを一つの半導体チップ上に
構成した１チップマイコンは、前記記憶手段を、外部イ
ンタフェースを介して変更データを書き込む電気的に書
き換え可能な不揮発性記憶手段と、前記外部インタフェ
ースを介して前記変更データを書き込むプログラムを格
納したリードオンリーメモリーと、前記ＣＰＵの実行プ
ログラムを格納するランダムアクセスメモリーとで構成
することを特徴とする１チップマイクロコンピュータが
得られる。
【００１２】また、前記変更データが、前記ＣＰＵの実
行プログラムと、前記周辺回路のチップセレクト割付デ
ータと、前記周辺回路の初期値ラッチ用データとを含む
ことを特徴とする。
行プログラムと、前記周辺回路のチップセレクト割付デ
ータと、前記周辺回路の初期値ラッチ用データとを含む
ことを特徴とする。
【００１３】さらに、前記変更データを電源オン後前記
ＣＰＵのリセットが解除されるまでの期間に、前記ＣＰ
Ｕの実行プログラムは前記ランダムアクセスメモリー
に、前記周辺回路のチップセレクト割付データはマルチ
チップセレクト部に、前記周辺回路の初期値ラッチ用デ
ータは初期値ラッチ部に転送することを特徴とする。
ＣＰＵのリセットが解除されるまでの期間に、前記ＣＰ
Ｕの実行プログラムは前記ランダムアクセスメモリー
に、前記周辺回路のチップセレクト割付データはマルチ
チップセレクト部に、前記周辺回路の初期値ラッチ用デ
ータは初期値ラッチ部に転送することを特徴とする。
【００１４】さらにまた、前記不揮発性記憶手段が、フ
ラッシュメモリー素子で構成されることを特徴とする。
ラッシュメモリー素子で構成されることを特徴とする。
【００１５】本発明の作用は次の通りである。外部より
オンボードで１チップマイコン用ソフトウエア（実行プ
ログラム）、及び内部ハードウエア設定を可能とするた
めに、外部とのアクセス用に外部Ｉ／Ｆ（インタフェー
ス）を設け、実行プログラムやハードウエア設定データ
保存用にフラッシュメモリーを内蔵し、内部ハードウエ
ア設定変更のためのプログラムはマスクＲＯＭに内蔵さ
せ、外部Ｉ／Ｆを通じてフラッシュメモリーに格納され
た１チップマイコン用の実行プログラム、及び内部ハー
ドウエア設定変更データを書き換える。
オンボードで１チップマイコン用ソフトウエア（実行プ
ログラム）、及び内部ハードウエア設定を可能とするた
めに、外部とのアクセス用に外部Ｉ／Ｆ（インタフェー
ス）を設け、実行プログラムやハードウエア設定データ
保存用にフラッシュメモリーを内蔵し、内部ハードウエ
ア設定変更のためのプログラムはマスクＲＯＭに内蔵さ
せ、外部Ｉ／Ｆを通じてフラッシュメモリーに格納され
た１チップマイコン用の実行プログラム、及び内部ハー
ドウエア設定変更データを書き換える。
【００１６】なお、内部ハードウエア設定変更によっ
て、ＣＰＵの周辺装置毎に割り振られたＣＳ（チップセ
レクト）信号、及び各周辺装置の初期値の変更を可能と
する。
て、ＣＰＵの周辺装置毎に割り振られたＣＳ（チップセ
レクト）信号、及び各周辺装置の初期値の変更を可能と
する。
【００１７】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１８】図１は本発明による１チップマイコンの実
施例のハードウエア構成を示すブロック図であり、図１
０と同等部分は同一符号にて示している。
施例のハードウエア構成を示すブロック図であり、図１
０と同等部分は同一符号にて示している。
【００１９】図１において、本発明による１チップマイ
コンは、ＣＰＵ１とアドレスバス４とデータバス９で相
互に接続された周辺装置２とを、１個のＬＳＩチップ上
に構成した１チップマイコンである。周辺装置２は、記
憶装置２−１、汎用周辺装置２−２及び新規周辺装置２
−３とで構成される。
コンは、ＣＰＵ１とアドレスバス４とデータバス９で相
互に接続された周辺装置２とを、１個のＬＳＩチップ上
に構成した１チップマイコンである。周辺装置２は、記
憶装置２−１、汎用周辺装置２−２及び新規周辺装置２
−３とで構成される。
【００２０】さらに、記憶装置２−１は、外部Ｉ／Ｆ２
−３−４を通してフラッシュメモリー２−１−２へ変更
データを、書き込むためのソフトウエア（プログラム）
を格納するマスクＲＯＭ２−１−１、実行プログラム及
びマルチＣＳ（チップセレクト）の発生、並びに初期値
ラッチ用データが格納されるフラッシュメモリー２−１
−２、フラッシュメモリー２−１−２から転送された実
行プログラムが格納されるＲＡＭ２−１−３で構成され
る。
−３−４を通してフラッシュメモリー２−１−２へ変更
データを、書き込むためのソフトウエア（プログラム）
を格納するマスクＲＯＭ２−１−１、実行プログラム及
びマルチＣＳ（チップセレクト）の発生、並びに初期値
ラッチ用データが格納されるフラッシュメモリー２−１
−２、フラッシュメモリー２−１−２から転送された実
行プログラムが格納されるＲＡＭ２−１−３で構成され
る。
【００２１】フラッシュメモリー２−１−２は、例えば
図２に示すように０番地からＣＰＵ１の実行プログラム
を書き込む領域、Ｎ番地からマルチＣＳ発生及び初期値
ラッチ用データの格納領域といった具合に分けて使用さ
れる。ＲＡＭ２−１−３に格納された実行プログラム
は、ＣＰＵ１がプログラムを実行する際に参照される。
図２に示すように０番地からＣＰＵ１の実行プログラム
を書き込む領域、Ｎ番地からマルチＣＳ発生及び初期値
ラッチ用データの格納領域といった具合に分けて使用さ
れる。ＲＡＭ２−１−３に格納された実行プログラム
は、ＣＰＵ１がプログラムを実行する際に参照される。
【００２２】外部Ｉ／Ｆを通して、フラッシュメモリー
２−１−２のＣＰＵ１の実行プログラム、及び内部ハー
ドウエア設定（マルチＣＳ発生及び初期値ラッチ用デー
タの）変更データを書き換えた後、変更プログラム、ハ
ードウエア設定を有効にするには、一度電源をオフにし
た後、再度電源をオンにする。電源オン後、フラッシュ
メモリー２−１−２からＲＡＭ２−１−３及び内部のハ
ードウエアに変更データを転送し、ＣＰＵ１のリセット
解除後に新プログラム、ハードウエア設定が有効とな
る。
２−１−２のＣＰＵ１の実行プログラム、及び内部ハー
ドウエア設定（マルチＣＳ発生及び初期値ラッチ用デー
タの）変更データを書き換えた後、変更プログラム、ハ
ードウエア設定を有効にするには、一度電源をオフにし
た後、再度電源をオンにする。電源オン後、フラッシュ
メモリー２−１−２からＲＡＭ２−１−３及び内部のハ
ードウエアに変更データを転送し、ＣＰＵ１のリセット
解除後に新プログラム、ハードウエア設定が有効とな
る。
【００２３】これは、ＣＰＵ１のリセット（電源オンと
は異なる）のみでは、実行プログラム及び内部ハードウ
エア設定の変更ができないようにして、誤変更を防止し
ている。
は異なる）のみでは、実行プログラム及び内部ハードウ
エア設定の変更ができないようにして、誤変更を防止し
ている。
【００２４】ＣＰＵ１が暴走したときは、割り込み信号
（ＮＭＩ；ノンマスカブル・インタラプト）を発生さ
せ、マスクＲＯＭ２−１−１からＣＰＵ１を起動させ
て、再度、実行プログラム及び内部ハードウエア設定デ
ータを転送し直してから起動させるようにし、異常動作
を防止している。
（ＮＭＩ；ノンマスカブル・インタラプト）を発生さ
せ、マスクＲＯＭ２−１−１からＣＰＵ１を起動させ
て、再度、実行プログラム及び内部ハードウエア設定デ
ータを転送し直してから起動させるようにし、異常動作
を防止している。
【００２５】汎用周辺装置２−２は、外部装置との間
で、パラレルあるいはシリアルデータを入出力する入力
部２−２−１及び出力部２−２−２、各種タイマ管理を
行うタイマ部２−２−３で構成される。なお、汎用周辺
装置２−２として、図１には代表例として以上の３回路
（部）を示したが、その他に図示しない割り込み信号の
管理を行う割り込みコントローラ、バスを占有してデー
タ交換を行うダイレクトメモリーアクセスコントローラ
等がある。
で、パラレルあるいはシリアルデータを入出力する入力
部２−２−１及び出力部２−２−２、各種タイマ管理を
行うタイマ部２−２−３で構成される。なお、汎用周辺
装置２−２として、図１には代表例として以上の３回路
（部）を示したが、その他に図示しない割り込み信号の
管理を行う割り込みコントローラ、バスを占有してデー
タ交換を行うダイレクトメモリーアクセスコントローラ
等がある。
【００２６】本発明に関連度が高い新規周辺装置２−３
は、チップの外部からフラッシュメモリー２−１−２の
書き換えデータを入力する書き換え用外部Ｉ／Ｆ（イン
タフェース）２−３−４、各周辺回路（装置）２−２，
２−３の選択信号の割付が変更可能なマルチＣＳ（チッ
プセレクト）部２−３−２、各周辺回路（装置）２−
２，２−３の初期値を変更できる初期値ラッチ部２−３
−１、電源立ち上げ後フラッシュメモリー２−１−２の
内容をＲＡＭに転送するブート部２−３−３、ＣＰＵ１
が暴走したとき、ＣＰＵ１に強制割り込み信号（ＮＭ
Ｉ）を発生させ、マスクＲＯＭ２−１−１のプログラム
を起動させる、ＷＤＴ（ウオッチドッグタイマ）回路２
−３−５で構成される。
は、チップの外部からフラッシュメモリー２−１−２の
書き換えデータを入力する書き換え用外部Ｉ／Ｆ（イン
タフェース）２−３−４、各周辺回路（装置）２−２，
２−３の選択信号の割付が変更可能なマルチＣＳ（チッ
プセレクト）部２−３−２、各周辺回路（装置）２−
２，２−３の初期値を変更できる初期値ラッチ部２−３
−１、電源立ち上げ後フラッシュメモリー２−１−２の
内容をＲＡＭに転送するブート部２−３−３、ＣＰＵ１
が暴走したとき、ＣＰＵ１に強制割り込み信号（ＮＭ
Ｉ）を発生させ、マスクＲＯＭ２−１−１のプログラム
を起動させる、ＷＤＴ（ウオッチドッグタイマ）回路２
−３−５で構成される。
【００２７】ＣＰＵ１が正常に動作しているときは、一
定の周期でリセットパルスが出力されるので、このリセ
ットパルスが失われるとＣＰＵ１が暴走したと判定する
ために、例えばクロックを計数し、ＣＰＵ１からのリセ
ットパルスでリセットするタイマを設け、タイマの計数
値がある一定値を越えると、ＣＰＵ１の暴走を検出した
として警報するタイマをＷＤＴ（ウオッチドッグタイ
マ）２−３−５と呼ぶ。
定の周期でリセットパルスが出力されるので、このリセ
ットパルスが失われるとＣＰＵ１が暴走したと判定する
ために、例えばクロックを計数し、ＣＰＵ１からのリセ
ットパルスでリセットするタイマを設け、タイマの計数
値がある一定値を越えると、ＣＰＵ１の暴走を検出した
として警報するタイマをＷＤＴ（ウオッチドッグタイ
マ）２−３−５と呼ぶ。
【００２８】従来のマイコンシステムは図１０に示すよ
うに、ＣＰＵ１と各周辺回路６，７−１，７−２，８−
１，８−２は、アドレスバス４及びデータバス９で接続
されており、各周辺回路の選択は、アドレスをデコード
して作られるＣＳ（チップセレクト）信号３−１〜３−
ｍにより、選択されている。アドレスをデコードしてＣ
Ｓ信号３−１〜３−ｍを生成するＣＳ発生回路５をハー
ドウエアで構成すると、あとから機能変更、周辺回路の
割付変更等が発生した場合、チップ（ＩＣ）そのものの
回路を変更（チップの再設計・製造）する必要がある。
うに、ＣＰＵ１と各周辺回路６，７−１，７−２，８−
１，８−２は、アドレスバス４及びデータバス９で接続
されており、各周辺回路の選択は、アドレスをデコード
して作られるＣＳ（チップセレクト）信号３−１〜３−
ｍにより、選択されている。アドレスをデコードしてＣ
Ｓ信号３−１〜３−ｍを生成するＣＳ発生回路５をハー
ドウエアで構成すると、あとから機能変更、周辺回路の
割付変更等が発生した場合、チップ（ＩＣ）そのものの
回路を変更（チップの再設計・製造）する必要がある。
【００２９】この問題を解決するため本発明の実施例に
おいては図３に示すように、マルチＣＳ部２−３−２を
設け、ＣＳ信号３−１〜３−ｎをソフトウエアで生成
し、ソフトウエアで変更できるようにした。以下、その
動作を説明する。
おいては図３に示すように、マルチＣＳ部２−３−２を
設け、ＣＳ信号３−１〜３−ｎをソフトウエアで生成
し、ソフトウエアで変更できるようにした。以下、その
動作を説明する。
【００３０】周辺回路選択のチップセレクト（ＣＳ）信
号３−１〜３−ｎ割付の変更が発生したときには、外部
Ｉ／Ｆ回路２−３−４を通じてチップセレクト割付デー
タをフラッシュメモリー２−１−２に書き込む。チップ
セレクト割付データを変更する場合は、変更データをフ
ラッシュメモリー２−１−２に書き込んだ後、１チップ
マイコンの電源を一度オフにする。電源をオフにしても
フラッシュメモリー２−１−２上のデータは保存されて
いる。
号３−１〜３−ｎ割付の変更が発生したときには、外部
Ｉ／Ｆ回路２−３−４を通じてチップセレクト割付デー
タをフラッシュメモリー２−１−２に書き込む。チップ
セレクト割付データを変更する場合は、変更データをフ
ラッシュメモリー２−１−２に書き込んだ後、１チップ
マイコンの電源を一度オフにする。電源をオフにしても
フラッシュメモリー２−１−２上のデータは保存されて
いる。
【００３１】図４に示すように、再度電源をオンにした
ときに、パワーオンの時間よりＣＰＵ１のリセット解除
の時間をハードウエアで遅らせ、この間に図７に示すよ
うに、フラッシュメモリー２−１−２に記憶されたチッ
プセレクト割付データをマルチＣＳ回路（部）２−３−
２にハードウエア（ブート部２−３−３）で転送する。
ときに、パワーオンの時間よりＣＰＵ１のリセット解除
の時間をハードウエアで遅らせ、この間に図７に示すよ
うに、フラッシュメモリー２−１−２に記憶されたチッ
プセレクト割付データをマルチＣＳ回路（部）２−３−
２にハードウエア（ブート部２−３−３）で転送する。
【００３２】マルチＣＳ回路（部）２−３−２では、図
５に示すラッチ回路２−３−２−１−１（〜２−３−２
−ｎ−１）で、フラッシュメモリー２−１−２から転送
されてきたチップセレクト割付データをラッチする。Ｃ
ＰＵ１のリセットが解除され、ＣＰＵ１が動作し、ＣＰ
Ｕ１から出力される周辺回路選択のためのアドレスと、
ラッチされたチップセレクト割付データをコンパレート
（比較）２−３−２−１−２（〜２−３−２−ｎ−２）
する事により、新たに割り付けられたチップセレクト
（ＣＳ）信号３−１（〜ｎ）で動作させることができ
る。
５に示すラッチ回路２−３−２−１−１（〜２−３−２
−ｎ−１）で、フラッシュメモリー２−１−２から転送
されてきたチップセレクト割付データをラッチする。Ｃ
ＰＵ１のリセットが解除され、ＣＰＵ１が動作し、ＣＰ
Ｕ１から出力される周辺回路選択のためのアドレスと、
ラッチされたチップセレクト割付データをコンパレート
（比較）２−３−２−１−２（〜２−３−２−ｎ−２）
する事により、新たに割り付けられたチップセレクト
（ＣＳ）信号３−１（〜ｎ）で動作させることができ
る。
【００３３】また、ＣＰＵ１のリセット解除後、ＣＰＵ
１が周辺装置にアクセスするまでの間、各周辺装置の状
態はハードウエアに依存し、ＣＰＵ１からアクセスが行
われるまでは、周辺装置の状態は安定しない。また、周
辺装置の初期設定も行われない。
１が周辺装置にアクセスするまでの間、各周辺装置の状
態はハードウエアに依存し、ＣＰＵ１からアクセスが行
われるまでは、周辺装置の状態は安定しない。また、周
辺装置の初期設定も行われない。
【００３４】そこで、図６に示すように、初期値データ
ラッチ部２−３−１のラッチ回路２−３−１−２は、ブ
ート部２−３−３により電源オンからＣＰＵ１リセット
解除までの間に、フラッシュメモリー２−１−２から転
送されてくるデータをラッチし、ＣＰＵ１動作以前に周
辺装置の状態を安定させることができる。また従来は、
ＣＰＵのリセット解除後にソフトウエアで行っていた周
辺装置への初期設定も簡素化できる。ＣＰＵ１のリセッ
ト解除後は、ＣＰＵ１からのアクセスにより、このラッ
チデータをセレクタ２−３−１−１を介して変更するこ
ともできる。
ラッチ部２−３−１のラッチ回路２−３−１−２は、ブ
ート部２−３−３により電源オンからＣＰＵ１リセット
解除までの間に、フラッシュメモリー２−１−２から転
送されてくるデータをラッチし、ＣＰＵ１動作以前に周
辺装置の状態を安定させることができる。また従来は、
ＣＰＵのリセット解除後にソフトウエアで行っていた周
辺装置への初期設定も簡素化できる。ＣＰＵ１のリセッ
ト解除後は、ＣＰＵ１からのアクセスにより、このラッ
チデータをセレクタ２−３−１−１を介して変更するこ
ともできる。
【００３５】ＣＰＵ１の実行プログラムの変更も、図７
に示すように、チップセレクト割付データ（マルチＣ
Ｓ）及び初期値データラッチと同様に、電源オンからＣ
ＰＵ１リセット解除までの間に、フラッシュメモリー２
−１−２からＲＡＭ２−１−３へ転送される。なお、電
源オフ／オンによるＣＰＵ１のリセット（パワーオンリ
セット）とは別に、ＣＰＵリセット機能もあるが、ＣＰ
Ｕリセットの場合はフラッシュメモリー２−１−２から
のデータ転送は行われない。このため、外部Ｉ／Ｆ２−
３−４を通してチップセレクト割付変更データが、フラ
ッシュメモリー２−１−２に書き込まれても、パワーオ
ンリセットが行われない限りチップセレクト信号の割付
変更は実行されず、誤書き換えを防止している。
に示すように、チップセレクト割付データ（マルチＣ
Ｓ）及び初期値データラッチと同様に、電源オンからＣ
ＰＵ１リセット解除までの間に、フラッシュメモリー２
−１−２からＲＡＭ２−１−３へ転送される。なお、電
源オフ／オンによるＣＰＵ１のリセット（パワーオンリ
セット）とは別に、ＣＰＵリセット機能もあるが、ＣＰ
Ｕリセットの場合はフラッシュメモリー２−１−２から
のデータ転送は行われない。このため、外部Ｉ／Ｆ２−
３−４を通してチップセレクト割付変更データが、フラ
ッシュメモリー２−１−２に書き込まれても、パワーオ
ンリセットが行われない限りチップセレクト信号の割付
変更は実行されず、誤書き換えを防止している。
【００３６】次に、外部からオンボードで実行プログラ
ムや、設定データの書き換えを行う際の詳細について説
明する。
ムや、設定データの書き換えを行う際の詳細について説
明する。
【００３７】図８及び図９に示すように、外部Ｉ／Ｆ部
２−３−４が、例えば特定のコード”Ｚ”（転送準備命
令）を受信することにより、ＣＰＵ１へ割り込み信号を
出力し、マスクＲＯＭ２−１−１に格納されている書き
換えデータ転送用プログラムを起動させる。これによ
り、外部Ｉ／Ｆ２−３−４からのデータ受信待ち状態と
なり、外部からのデータが入力されるとフラッシュメモ
リー２−１−２に格納する。
２−３−４が、例えば特定のコード”Ｚ”（転送準備命
令）を受信することにより、ＣＰＵ１へ割り込み信号を
出力し、マスクＲＯＭ２−１−１に格納されている書き
換えデータ転送用プログラムを起動させる。これによ
り、外部Ｉ／Ｆ２−３−４からのデータ受信待ち状態と
なり、外部からのデータが入力されるとフラッシュメモ
リー２−１−２に格納する。
【００３８】このとき、外部から入力されるデータには
コードがつけられており、例えば実行プログラムには”
Ｙ”、チップセレクト割付データ（マルチＣＳ）には”
Ｘ”、初期値データには”Ｗ”のコードがついていて、
誤ったコードが転送されてきたときには、フラッシュメ
モリー２−１−２に書き込まないようにしてある。コー
ド”Ｖ”（転送終了命令）が受信されたら転送が終了し
たことになり、ＲＡＭ２−１−３上で動作する通常プロ
グラムに戻る。
コードがつけられており、例えば実行プログラムには”
Ｙ”、チップセレクト割付データ（マルチＣＳ）には”
Ｘ”、初期値データには”Ｗ”のコードがついていて、
誤ったコードが転送されてきたときには、フラッシュメ
モリー２−１−２に書き込まないようにしてある。コー
ド”Ｖ”（転送終了命令）が受信されたら転送が終了し
たことになり、ＲＡＭ２−１−３上で動作する通常プロ
グラムに戻る。
【００３９】転送された実行プログラムに異常があり、
ＣＰＵ１が暴走したときはＷＤＴ部２−３−５が動作し
てＣＰＵ１にＮＭＩ割り込みを発生させる。この場合、
マスクＲＯＭ２−１−１内のデータ転送用プログラムが
作動し、外部Ｉ／Ｆ２−３−４からの受信待ちとなる。
ＣＰＵ１が暴走したときはＷＤＴ部２−３−５が動作し
てＣＰＵ１にＮＭＩ割り込みを発生させる。この場合、
マスクＲＯＭ２−１−１内のデータ転送用プログラムが
作動し、外部Ｉ／Ｆ２−３−４からの受信待ちとなる。
【００４０】本発明の１チップマイコンを初回に使用す
るときは、フラッシュメモリー２−１−２に格納されて
いるプログラムは意味のないものなので、電源オン後
に、フラッシュメモリー２−１−２からＲＡＭ２−１−
３に転送されたプログラムによって、ＣＰＵ１が動作す
るとＣＰＵ１はすぐに暴走し、その結果、外部Ｉ／Ｆ２
−３−４からの受信待ちとなるので、正常な実行プログ
ラムを転送し、電源オンし直すことで正常に使用できる
状態になる。
るときは、フラッシュメモリー２−１−２に格納されて
いるプログラムは意味のないものなので、電源オン後
に、フラッシュメモリー２−１−２からＲＡＭ２−１−
３に転送されたプログラムによって、ＣＰＵ１が動作す
るとＣＰＵ１はすぐに暴走し、その結果、外部Ｉ／Ｆ２
−３−４からの受信待ちとなるので、正常な実行プログ
ラムを転送し、電源オンし直すことで正常に使用できる
状態になる。
【００４１】
【発明の効果】以上説明したように本発明による１チッ
プマイコンは、オンボードで実行プログラム、チップセ
レクト割付データ（マルチＣＳ）や初期値データを変更
できる効果がある。
プマイコンは、オンボードで実行プログラム、チップセ
レクト割付データ（マルチＣＳ）や初期値データを変更
できる効果がある。
【図１】本発明の実施例の構成図である。
【図２】フラッシュメモリーのメモリーマップである。
【図３】チップセレクト割付説明用ブロック図である。
【図４】電源オンとＣＰＵリセット解除とのタイミング
説明図である。
説明図である。
【図５】マルチＣＳ部の構成図である。
【図６】初期値データラッチ部の構成図である。
【図７】ブート部によるアクセス説明図である。
【図８】外部Ｉ／Ｆからのアクセス説明図である。
【図９】データ転送動作シーケンス図である。
【図１０】従来の周辺回路選択のブロック図である。
１ ＣＰＵ ２ 周辺装置 ２−１ 記憶装置 ２−１−１ マスクＲＯＭ ２−１−２ フラッシュメモリー ２−１−３ ＲＡＭ ２−２ 汎用周辺装置 ２−２−１ 入力部 ２−２−２ 出力部 ２−２−３ タイマ部 ２−３ 新規周辺装置 ２−３−１ 初期値ラッチ部 ２−３−２ マルチＣＳ部 ２−３−３ ブート部 ２−３−４ 書き換え用外部Ｉ／Ｆ ２−３−５ ＷＤＴ
Claims (4)
- 【請求項１】 ＣＰＵと、記憶手段と、周辺回路とを一
つの半導体チップ上に構成した１チップマイクロコンピ
ュータであって、前記記憶手段を、外部インタフェース
を介して変更データを書き込む電気的に書き換え可能な
不揮発性記憶手段と、前記外部インタフェースを介して
前記変更データを書き込むプログラムを格納したリード
オンリーメモリーと、前記ＣＰＵの実行プログラムを格
納するランダムアクセスメモリーとで構成することを特
徴とする１チップマイクロコンピュータ。 - 【請求項２】 前記変更データが、前記ＣＰＵの実行プ
ログラムと、前記周辺回路のチップセレクト割付データ
と、前記周辺回路の初期値ラッチ用データとを含むこと
を特徴とする請求項１記載の１チップマイクロコンピュ
ータ。 - 【請求項３】 前記変更データを電源オン後前記ＣＰＵ
のリセットが解除されるまでの期間に、前記ＣＰＵの実
行プログラムは前記ランダムアクセスメモリーに、前記
周辺回路のチップセレクト割付データはマルチチップセ
レクト部に、前記周辺回路の初期値ラッチ用データは初
期値ラッチ部に転送することを特徴とする請求項１ある
いは２記載の１チップマイクロコンピュータ。 - 【請求項４】 前記不揮発性記憶手段が、フラッシュメ
モリー素子で構成されることを特徴とする請求項１〜３
いずれか記載の１チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051277A JPH10247187A (ja) | 1997-03-06 | 1997-03-06 | １チップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9051277A JPH10247187A (ja) | 1997-03-06 | 1997-03-06 | １チップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247187A true JPH10247187A (ja) | 1998-09-14 |
Family
ID=12882457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051277A Withdrawn JPH10247187A (ja) | 1997-03-06 | 1997-03-06 | １チップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100391080B1 (ko) * | 2000-03-14 | 2003-07-12 | 샤프 가부시키가이샤 | 1칩 마이크로컴퓨터 및 그것을 이용하는 ｉｃ 카드 |
| US6772314B2 (en) | 2001-01-05 | 2004-08-03 | Seiko Epson Corporation | Data processing device |
| US6968995B1 (en) | 1998-10-22 | 2005-11-29 | Fujitsu Limited | Integrated circuit for protocol control |
-
1997
- 1997-03-06 JP JP9051277A patent/JPH10247187A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6968995B1 (en) | 1998-10-22 | 2005-11-29 | Fujitsu Limited | Integrated circuit for protocol control |
| KR100538193B1 (ko) * | 1998-10-22 | 2005-12-22 | 후지쯔 가부시끼가이샤 | 프로토콜 제어용 집적 회로 |
| KR100391080B1 (ko) * | 2000-03-14 | 2003-07-12 | 샤프 가부시키가이샤 | 1칩 마이크로컴퓨터 및 그것을 이용하는 ｉｃ 카드 |
| US6772314B2 (en) | 2001-01-05 | 2004-08-03 | Seiko Epson Corporation | Data processing device |
| KR100458100B1 (ko) * | 2001-01-05 | 2004-11-26 | 세이코 엡슨 가부시키가이샤 | 정보 처리 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |