KR100458100B1

KR100458100B1 - 정보 처리 장치

Info

Publication number: KR100458100B1
Application number: KR10-2002-0000399A
Authority: KR
Inventors: 가시네다까시
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2001-01-05
Filing date: 2002-01-04
Publication date: 2004-11-26
Also published as: JP2002207640A; US20020112115A1; US6772314B2; KR20020057823A; JP3918434B2

Abstract

불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우에만 ROM이 CPU의 어드레스 공간으로 맵핑되도록 함으로써, 데이터 기억 영역의 재기록을 쉽게 하고, 프로그램 기억 영역이 재기입되지 않도록 할 수 있는 정보 처리 장치를 제공한다. 본 발명의 정보 처리 장치(10)는 CPU(1)와, RAM(2)과, 어드레스 디코더(3)와, 플래시 메모리(4)와, 마스크 ROM(5)을 구비한다. 플래시 메모리(4) 내의 데이터 기억 영역을 재기입하는 경우에 마스크 ROM(5)이 맵핑되도록 하고, 그 밖의 경우에는 마스크 ROM(5)이 맵핑되지 않도록 함으로써, 데이터 기억 영역의 재기록을 용이하게 하고, 프로그램 기억 영역이 재기입되지 않도록 할 수 있다.

Description

정보 처리 장치{DATA PROCESSING DEVICE}

본 발명은 정보 처리 장치에 관한 것으로, 특히, 불휘발성 메모리에 기억된 데이터를 재기입할 수 있는 정보 처리 장치에 관한 것이다.

종래부터, 정보 처리 장치에서 프로그램 및 데이터를 기억하는 플래시 메모리가 탑재되어 있었다.

그러나, 이러한 종래의 정보 처리 장치에서는, CPU(Central Processing Unit)의 동일 어드레스 공간에 프로그램 및 데이터가 혼재하게 된다. 그 때문에, 플래시 메모리 내의 데이터만을 재기입하는 것이 곤란하였다.

또한, 플래시 메모리 내의 데이터를 재기입하는 경우 이외의 경우에, 프로그램의 버그 등에 의해 CPU가 폭주하여 플래시 메모리 내의 프로그램을 파괴하는 일이 있다고 하는 문제가 있었다.

본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 플래시 메모리 등의 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우에 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 프로그램을 기억한 ROM이 CPU의 어드레스 공간으로 맵핑되도록 하며, 그 밖의 경우에는 ROM이 CPU의 어드레스 공간으로 맵핑되지 않도록 함으로써, 불휘발성 메모리 내의 데이터 기억 영역의 재기록을 용이하게 하고, 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우 이외의 경우에 CPU의 폭주 등에 의해 불휘발성 메모리 내의 프로그램 기억 영역이 재기입되지 않도록 함으로써, 신뢰성이 높은 정보 처리 장치를 제공하는 것이다.

도 1은 본 발명에 따른 정보 처리 장치의 실시의 일 형태를 나타내는 개략도.

도 2는 본 발명에 따른 정보 처리 장치의 제1 메모리맵을 나타내는 도면.

도 3은 본 발명에 따른 정보 처리 장치의 제2 메모리맵을 나타내는 도면.

도 4는 본 발명에 따른 정보 처리 장치의 동작을 나타내는 흐름도.

도 5는 본 발명에 따른 정보 처리 장치의 동작을 나타내는 흐름도.

도 6은 본 발명에 따른 정보 처리 장치의 동작을 나타내는 흐름도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : CPU

2 : RAM

3 : 어드레스 디코더

4 : 플래시 메모리

5 : 마스크 ROM

10 : 정보 처리 장치

상기 과제를 해결하기 위해, 본 발명의 정보 처리 장치는 CPU(Central Processing Unit)와, CPU가 실행하는 제1 및 제2 프로그램을 기억하는 프로그램 기억 영역 및 CPU가 액세스하는 데이터를 기억하는 데이터 기억 영역을 포함하는 재기입 가능한 불휘발성 메모리와, CPU가 실행하는 제3 프로그램을 기억하는 ROM (Read Only Memory)과, CPU의 어드레스 공간 내의 제1 어드레스 범위로 맵핑된 RAM(Random Access Memory)과, 플래그 레지스터를 구비하며, 플래그 레지스터가 제1 상태일 때 불휘발성 메모리를 CPU의 어드레스 공간 내의 제2 어드레스 범위로 맵핑하고, 플래그 레지스터(Flag Register)가 제2 상태일 때 ROM을 CPU의 어드레스 공간 내의 제2 어드레스 범위로 맵핑함과 함께 불휘발성 메모리의 데이터 기억 영역을 CPU의 어드레스 공간 내의 제3 어드레스 범위로 맵핑하는 어드레스 디코더를 구비하며, 불휘발성 메모리에 기억된 제1 프로그램이 불휘발성 메모리에 기억된 제2 프로그램을 RAM으로 전송하고, RAM으로 전송된 제2 프로그램의 선두 어드레스로 분기하는 루틴을 포함하며, 불휘발성 메모리에 기억된 제2 프로그램이 어드레스 디코더의 플래그 레지스터를 제2 상태로 설정하고, ROM에 기억된 제3 프로그램을 서브루틴 콜하고, 어드레스 디코더의 플래그 레지스터를 제1 상태로 설정하는 루틴을 포함하며, ROM에 기억된 제3 프로그램이 RAM 중의 데이터를 제3 어드레스 범위로 맵핑된 불휘발성 메모리의 데이터 기억 영역으로 기입하기 위한 루틴을 포함하는 것을 특징으로 한다.

여기서, 정보 처리 장치는 싱글 칩 마이크로 컴퓨터로 할 수 있다.

불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우에 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 프로그램을 기억한 ROM이 CPU의 어드레스 공간으로 맵핑되도록 하고, 그 밖의 경우에는 ROM이 CPU의 어드레스 공간으로 맵핑되지 않도록 함으로써, 불휘발성 메모리 내의 데이터 기억 영역의 재기록을 용이하게 하고, 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우 이외의 경우에 CPU의 폭주 등에 의해 불휘발성 메모리 내의 프로그램 기억 영역이 재기입되지 않도록 할 수 있다.

이하, 본 발명의 정보 처리 장치에 대하여, 도면을 참조하면서 상세히 설명한다.

도 1은 본 발명의 정보 처리 장치의 실시의 일 형태를 나타탠 개략도이다. 이하, 도 1을 참조하여, 본 실시예에 따른 정보 처리 장치에 대하여 설명한다.

도 1에서, 본 실시예에 따른 정보 처리 장치(10)는 버스 B에 의해 서로 접속된 CPU(1)와, RAM(2)과, 어드레스 디코더(3)를 구비하고 있다. 또한, 정보 처리 장치(10)는 어드레스 디코더(3)에 접속된 플래시 메모리(4) 및 마스크 ROM(5)을 구비하고 있다.

RAM(2)은 CPU(1)의 어드레스 공간 안으로 맵핑되어 있다.

플래시 메모리(4)는 CPU(1)가 실행하는 프로그램을 기억하는 프로그램 기억 영역과, CPU(1)가 액세스하는 데이터를 기억하는 데이터 기억 영역을 포함하고 있다.

마스크 ROM(5)은 CPU(1)가 실행하는 프로그램을 기억하고 있다.

어드레스 디코더(3)는 자기 프로그래밍 플래그 레지스터를 내장하고 있다. 이 자기 프로그래밍 플래그 레지스터는 CPU(1)의 어드레스 공간 안으로 맵핑되어 있으며, CPU(1)에 의해 1 또는 0이 설정된다.

어드레스 디코더(3)는 자기 프로그래밍 플래그 레지스터의 값이 1인 경우, 플래시 메모리(4)를 CPU(1)의 어드레스 공간 안으로 맵핑한다. 도 2는 자기 프로그래밍 플래그 레지스터의 값이 1인 경우의 CPU(1)의 메모리맵이다. 통상, 자기 프로그래밍 플래그 레지스터의 값은 1로 설정되어 있다.

또한, 어드레스 디코더(3)는 자기 프로그래밍 플래그 레지스터가 0인 경우, 마스크 ROM(5)을 CPU(1)의 어드레스 공간 내에, 플래시 메모리(4)의 데이터 기억 영역을 CPU(1)의 어드레스 공간 내(이하, 간단히「플래시 제어 레지스터」라고도 함)로, 각각 맵핑한다. 도 3은 자기 프로그래밍 플래그 레지스터의 값이 0인 경우의 CPU(1)의 메모리맵이다.

다음에, 본 실시예에 따른 정보 처리 장치(10)의 플래시 메모리(4) 내의 데이터 기억 영역에 기억된 데이터의 재기입 동작에 대하여 설명한다. 도 4는 플래시 메모리(4) 내의 데이터 기억 영역에 기억된 데이터를 재기입하기 위한 정보 처리 장치(10)의 처리의 개략을 나타내는 흐름도이다. 도 5는, 도 4에서 도시한 처리 중 재기입 프로그램 실행 처리를 나타내는 흐름도이다. 도 6은, 도 5에서 도시한 처리 중 플래시 전송 프로그램 실행 처리를 나타내는 흐름도이다. 이하, 도 4 내지 도 6을 참조하여, 플래시 메모리(4) 내의 데이터 기억 영역에 기억된 데이터를 재기입하기 위한 정보 처리 장치(10)의 동작에 대하여 설명한다.

통상, 자기 프로그래밍 플래그 레지스터의 값은 1로 설정되어 있으며, CPU(1)는 플래시 메모리(4) 내의 프로그램 기억 영역에 기억된 제어 프로그램 등을 실행하고 있다. 그리고, 플래시 메모리(4) 내의 데이터 기억 영역에 기억된 데이터를 재기입할 필요가 생기면, CPU(1)는 도 4 내지 도 6의 처리를 개시한다.

도 4의 처리를 개시하면, CPU(1)는 플래시 메모리(4) 내의 프로그램 기억 영역에 기억된 재기입 프로그램과 플래시 메모리(4) 내의 데이터 기억 영역에 기억된 데이터를, RAM(2)으로 복사한다 (단계 S101).

다음에, CPU(1)는, 단계 S101에서 RAM(2) 내로 복사된 재기입 프로그램을 서브루틴 콜한다 (단계 S102).

재기입 프로그램을 서브루틴 콜하면, CPU(1)는 도 5의 처리를 개시한다.

재기입 프로그램의 실행 처리를 개시하면, CPU(1)는 자기 프로그래밍 플래그 레지스터의 값을 0으로 설정한다 (단계 S201). 자기 프로그래밍 플래그의 값이 0으로 설정됨으로써, CPU(1)의 메모리맵은 도 2로부터 도 3으로 이행한다.

다음에, CPU(1)는 마스크 ROM(5) 내의 플래시 전송 프로그램을 서브루틴 콜한다 (단계 S202).

플래시 전송 프로그램을 서브루틴 콜하면, CPU(1)는 도 6의 처리를 개시한다.

플래시 전송 프로그램의 실행 처리를 개시하면, CPU(1)는 RAM(2) 내의 소정의 어드레스의 데이터를, CPU(1)의 어드레스 공간 내를 통해 플래시 메모리(4)의 데이터 기억 영역으로 기입한다 (단계 S301). 그 후, CPU(1)는 플래시 전송 프로그램 처리를 종료하고, 단계 S202로 복귀한다.

플래시 전송 프로그램으로부터 복귀하면, CPU(1)는 자기 프로그래밍 플래그의 값을 1로 설정한다 (단계 S203). 자기 프로그래밍 플래그의 값이 1로 설정됨으로써, CPU(1)의 메모리맵은 도 3으로부터 도 2로 이행한다. 그 후, CPU(1)는 재기입 프로그램 처리를 종료하여, 단계 S102로 복귀한다.

재기입 프로그램으로부터 복귀하면, CPU(1)는 모든 처리를 종료한다.

이상과 같이 하여, 플래시 메모리(4) 내의 데이터 기억 영역에 기억된 데이터의 재기록이 행해진다.

이와 같이, 본 실시예에 따른 정보 처리 장치(10)에 따르면, 플래시 메모리(4) 내의 데이터 기억 영역을 재기입하는 경우에 플래시 메모리(4) 내의 데이터 기억 영역을 재기입하는 프로그램을 기억한 마스크 ROM(5)이 CPU(1)의 어드레스 공간으로 맵핑되도록 하고, 그 밖의 경우에는 마스크 ROM(5)이 CPU(1)의 어드레스 공간으로 맵핑되지 않도록 함으로써, 플래시 메모리(4) 내의 데이터 기억 영역의 재기록을 용이하게 하고, 플래시 메모리(4) 내의 데이터 기억 영역을 재기입하는 경우 이외의 경우에 프로그램의 버그 등에 의해 CPU(1)가 폭주하여도 플래시 메모리(4) 내의 프로그램 기억 영역이 재기입되지 않도록 할 수 있다.

이상, 본 발명의 정보 처리 장치의 형태 예를 나타내었지만, 정보 처리 장치(10)를 싱글 칩 마이크로 컴퓨터로 할 수 있다.

이상 설명한 바와 같이, 본 발명의 정보 처리 장치에 따르면, 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우에 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 프로그램을 기억한 ROM이 CPU의 어드레스 공간으로 맵핑되도록 하고, 그 밖의 경우에는 ROM이 CPU의 어드레스 공간으로 맵핑되지 않도록 함으로써, 불휘발성 메모리 내의 데이터 기억 영역의 재기록을 용이하게 하고, 불휘발성 메모리 내의 데이터 기억 영역을 재기입하는 경우 이외의 경우에 CPU의 폭주 등에 의해 불휘발성 메모리 내의 프로그램 기억 영역을 재기입되지 않도록 할 수 있게 되었다.

Claims

삭제
정보 처리 장치에 있어서,

CPU(Central Processing Unit)와,

상기 CPU가 실행하는 제1 및 제2 프로그램을 기억하는 프로그램 기억 영역 및 상기 CPU가 액세스하는 데이터를 기억하는 데이터 기억 영역을 포함하는 재기입 가능한 불휘발성 메모리와,

상기 CPU가 실행하는 제3 프로그램을 기억하는 ROM(Read Only Memory)과,

상기 CPU의 어드레스 공간 내의 제1 어드레스 범위로 맵핑된 RAM(Random Access Memory)과,

플래그 레지스터(Flag Register)를 구비하며, 상기 플래그 레지스터가 제1 상태일 때 상기 불휘발성 메모리를 상기 CPU의 어드레스 공간 내의 제2 어드레스 범위로 맵핑하고, 상기 플래그 레지스터가 제2 상태일 때 상기 ROM을 상기 CPU의 어드레스 공간 내의 제2 어드레스 범위로 맵핑함과 함께 상기 불휘발성 메모리의 데이터 기억 영역을 상기 CPU의 어드레스 공간 내의 제3 어드레스 범위로 맵핑하는 어드레스 디코더를 포함하며,

상기 불휘발성 메모리에 기억된 상기 제1 프로그램이, 상기 불휘발성 메모리에 기억된 상기 제2 프로그램을 상기 RAM으로 전송하고, 상기 RAM으로 전송된 상기 제2 프로그램의 선두 어드레스로 분기하는 루틴을 포함하고,

상기 불휘발성 메모리에 기억된 상기 제2 프로그램이, 상기 어드레스 디코더의 상기 플래그 레지스터를 제2 상태로 설정하고, 상기 ROM에 기억된 상기 제3 프로그램을 서브루틴 콜하고, 상기 어드레스 디코더의 상기 플래그 레지스터를 제1 상태로 설정하는 루틴을 포함하며,

상기 ROM에 기억된 상기 제3 프로그램이, 상기 RAM 중의 데이터를 상기 제3 어드레스 범위로 맵핑된 상기 불휘발성 메모리의 데이터 기억 영역으로 기입하기 위한 루틴을 포함하는

것을 특징으로 하는 정보 처리 장치.
제2항에 있어서,

상기 정보 처리 장치가 싱글 칩 마이크로 컴퓨터인 것을 특징으로 하는 정보 처리 장치.
삭제
CPU(Central Processing Unit)와, 상기 CPU가 실행하는 제1 및 제2 프로그램을 기억하는 프로그램 기억 영역 및 상기 CPU가 액세스하는 데이터를 기억하는 데이터 기억 영역을 포함하는 재기입 가능한 불휘발성 메모리와, 상기 CPU가 실행하는 제3 프로그램을 기억하는 ROM(Read Only Memory)과, 상기 CPU의 어드레스 공간 내의 제1 어드레스 범위로 맵핑된 RAM(Random Access Memory)과, 플래그 레지스터를 포함하는 정보 처리 장치의 제어 방법에 있어서,

상기 플래그 레지스터가 제1 상태일 때 상기 불휘발성 메모리를 상기 CPU의 어드레스 공간 내의 제2 어드레스 범위로 맵핑하고, 상기 플래그 레지스터가 제2 상태일 때 상기 ROM을 상기 CPU의 어드레스 공간 내의 제2 어드레스 범위로 맵핑함과 함께 상기 불휘발성 메모리의 데이터 기억 영역을 상기 CPU의 어드레스 공간 내의 제3 어드레스 범위로 맵핑하며,

상기 불휘발성 메모리에 기억된 상기 제1 프로그램이, 상기 불휘발성 메모리에 기억된 상기 제2 프로그램을 상기 RAM으로 전송하고, 상기 RAM으로 전송된 상기제2 프로그램의 선두 어드레스로 분기하는 루틴을 포함하고,

상기 불휘발성 메모리에 기억된 상기 제2 프로그램이, 상기 어드레스 디코더의 상기 플래그 레지스터를 제2 상태로 설정하고, 상기 ROM에 기억된 상기 제3 프로그램을 서브루틴 콜하고, 상기 어드레스 디코더의 상기 플래그 레지스터를 제1 상태로 설정하는 루틴을 포함하며,

상기 ROM에 기억된 상기 제3 프로그램이, 상기 RAM 중의 데이터를 상기 제3 어드레스 범위로 맵핑된 상기 불휘발성 메모리의 데이터 기억 영역으로 기입하기 위한 루틴을 포함하는

것을 특징으로 하는 정보 처리 장치의 제어 방법.
제5항에 있어서,

상기 정보 처리 장치가 싱글 칩 마이크로 컴퓨터인 것을 특징으로 하는 정보 처리 장치의 제어 방법.