JP2002304329A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002304329A JP2002304329A JP2001107935A JP2001107935A JP2002304329A JP 2002304329 A JP2002304329 A JP 2002304329A JP 2001107935 A JP2001107935 A JP 2001107935A JP 2001107935 A JP2001107935 A JP 2001107935A JP 2002304329 A JP2002304329 A JP 2002304329A
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- Japan
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- cpu
- semiconductor device
- write control
- control circuit
- write
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Abstract
(57)【要約】
【課題】 書き込み制御回路へのアクセスがあった場合
に不揮発性メモリへのライトアクセスを許可することに
より、不揮発性メモリの誤った消去等を防止することが
できる半導体装置を提供する。 【解決手段】 本発明の半導体装置１０は、ＣＰＵ１
と、ＲＯＭ２と、書き込み制御回路３と、フラッシュメ
モリ４と、を備える。書き込み制御回路３へのアクセス
があった場合にフラッシュメモリ４へのライトアクセス
を許可し、その他の場合はフラッシュメモリ４へのライ
トアクセスを許可しないことにより、フラッシュメモリ
４の誤った消去及び誤った書き込みを防止することがで
きる。
に不揮発性メモリへのライトアクセスを許可することに
より、不揮発性メモリの誤った消去等を防止することが
できる半導体装置を提供する。 【解決手段】 本発明の半導体装置１０は、ＣＰＵ１
と、ＲＯＭ２と、書き込み制御回路３と、フラッシュメ
モリ４と、を備える。書き込み制御回路３へのアクセス
があった場合にフラッシュメモリ４へのライトアクセス
を許可し、その他の場合はフラッシュメモリ４へのライ
トアクセスを許可しないことにより、フラッシュメモリ
４の誤った消去及び誤った書き込みを防止することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
る。特には、内蔵された不揮発性メモリの誤った消去や
誤った書き込みなどを防止することができる半導体装置
に関する。
る。特には、内蔵された不揮発性メモリの誤った消去や
誤った書き込みなどを防止することができる半導体装置
に関する。
【０００２】
【従来の技術】従来より、フラッシュメモリなどの書き
換え可能な不揮発性メモリを内蔵した半導体装置が用い
られている。このような半導体装置では、ＣＰＵ（Cent
ral Processing Unit）が不揮発性メモリに対し書き込
み制御回路を介してリードアクセス及びライトアクセス
を自由に行うことが可能であった。
換え可能な不揮発性メモリを内蔵した半導体装置が用い
られている。このような半導体装置では、ＣＰＵ（Cent
ral Processing Unit）が不揮発性メモリに対し書き込
み制御回路を介してリードアクセス及びライトアクセス
を自由に行うことが可能であった。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
装置では、ＣＰＵが不揮発性メモリに対し自由にライト
アクセスを行うことができるため、ＣＰＵが暴走した場
合等に不揮発性メモリのデータが破壊されてしまうとい
う問題があった。
装置では、ＣＰＵが不揮発性メモリに対し自由にライト
アクセスを行うことができるため、ＣＰＵが暴走した場
合等に不揮発性メモリのデータが破壊されてしまうとい
う問題があった。
【０００４】また、このようなＣＰＵの暴走等による不
揮発性メモリのデータの破壊を防止するため、書き込み
制御回路を制御するための専用端子を設け、この専用端
子への半導体装置外部からの入力信号によりＣＰＵから
不揮発性メモリへのライトアクセスを許可することが考
えられる。しかし、このような専用端子への入力信号に
よってＣＰＵから不揮発性メモリへのライトアクセスを
許可する場合、ソフトウェアによって不揮発性メモリの
書き換えを行うことが困難となる。
揮発性メモリのデータの破壊を防止するため、書き込み
制御回路を制御するための専用端子を設け、この専用端
子への半導体装置外部からの入力信号によりＣＰＵから
不揮発性メモリへのライトアクセスを許可することが考
えられる。しかし、このような専用端子への入力信号に
よってＣＰＵから不揮発性メモリへのライトアクセスを
許可する場合、ソフトウェアによって不揮発性メモリの
書き換えを行うことが困難となる。
【０００５】本発明はこのような問題点に鑑みてなされ
たもので、その目的は、書き込み制御回路へのアクセス
があった場合に不揮発性メモリへのライトアクセスを許
可し、その他の場合は不揮発性メモリへのライトアクセ
スを許可しないことにより、不揮発性メモリの誤った消
去及び誤った書き込みを防止し、信頼性の高い半導体装
置を提供することである。
たもので、その目的は、書き込み制御回路へのアクセス
があった場合に不揮発性メモリへのライトアクセスを許
可し、その他の場合は不揮発性メモリへのライトアクセ
スを許可しないことにより、不揮発性メモリの誤った消
去及び誤った書き込みを防止し、信頼性の高い半導体装
置を提供することである。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、 本発明の半導体装置は、 ＣＰＵ（Central Proc
essing Unit）と、 書き換え可能な不揮発性メモリ
と、 ＣＰＵのアドレス空間内の所定のアドレスにマッ
ピングされた書き込み制御レジスタを備え、書き込み制
御レジスタがＣＰＵからアクセスされた場合にＣＰＵか
ら不揮発性メモリへのライトアクセスを許可し、その他
の場合にはＣＰＵから不揮発性メモリへのライトアクセ
スを許可しない書き込み制御回路と、を備えることを特
徴とする。
め、 本発明の半導体装置は、 ＣＰＵ（Central Proc
essing Unit）と、 書き換え可能な不揮発性メモリ
と、 ＣＰＵのアドレス空間内の所定のアドレスにマッ
ピングされた書き込み制御レジスタを備え、書き込み制
御レジスタがＣＰＵからアクセスされた場合にＣＰＵか
ら不揮発性メモリへのライトアクセスを許可し、その他
の場合にはＣＰＵから不揮発性メモリへのライトアクセ
スを許可しない書き込み制御回路と、を備えることを特
徴とする。
【０００７】ここで、書き込み制御回路が、ＣＰＵから
所定のシーケンスでアクセスされた場合にＣＰＵから不
揮発性メモリへの書き込みを許可することとすることが
できる。また、半導体装置は、シングルチップマイクロ
コンピュータとすることができる。
所定のシーケンスでアクセスされた場合にＣＰＵから不
揮発性メモリへの書き込みを許可することとすることが
できる。また、半導体装置は、シングルチップマイクロ
コンピュータとすることができる。
【０００８】書き込み制御回路へのアクセスがあった場
合に不揮発性メモリへのライトアクセスを許可し、その
他の場合は不揮発性メモリへのライトアクセスを許可し
ないことにより、不揮発性メモリの誤った消去及び誤っ
た書き込みを防止することができる。
合に不揮発性メモリへのライトアクセスを許可し、その
他の場合は不揮発性メモリへのライトアクセスを許可し
ないことにより、不揮発性メモリの誤った消去及び誤っ
た書き込みを防止することができる。
【０００９】
【発明の実施の形態】以下、本発明の半導体装置につい
て、図面を参照しつつ詳細に説明する。図１は、本発明
の半導体装置の実施の一形態を示す概略図である。以
下、図１を用いて、本実施形態に係る半導体装置につい
て、説明する。
て、図面を参照しつつ詳細に説明する。図１は、本発明
の半導体装置の実施の一形態を示す概略図である。以
下、図１を用いて、本実施形態に係る半導体装置につい
て、説明する。
【００１０】図１において、本実施形態に係る半導体装
置１０は、バスＢによって相互に接続されたＣＰＵ１
と、ＲＯＭ（Read Only Memory）２と、書き込み制御回
路３と、を備えている。また、半導体装置１０は、書き
込み制御回路３に接続されたフラッシュメモリ４を備え
ている。
置１０は、バスＢによって相互に接続されたＣＰＵ１
と、ＲＯＭ（Read Only Memory）２と、書き込み制御回
路３と、を備えている。また、半導体装置１０は、書き
込み制御回路３に接続されたフラッシュメモリ４を備え
ている。
【００１１】書き込み制御回路３は、ＣＰＵ１からフラ
ッシュメモリ４へのリードアクセス及びライトアクセス
を制御する回路である。書き込み制御回路３は、書き込
み制御レジスタ（図示せず）を内蔵している。この書き
込み制御レジスタは、ＣＰＵ１のアドレス空間内のアド
レスＦＦＦＥＨ〜ＦＦＦＦＨにマッピングされており、
ＣＰＵ１によってアクセスされる。書き込み制御回路３
は、通常、ＣＰＵ１からフラッシュメモリ４へのリード
アクセスのみを許可し、ＣＰＵ１からフラッシュメモリ
４へのライトアクセスを許可しない。一方、書き込み制
御レジスタが所定のシーケンスでＣＰＵ１からアクセス
されると（例えば、アドレスＦＦＦＥＨ〜ＦＦＦＦＨへ
のリードアクセスが２回行われた後、更にアドレスＦＦ
ＦＥＨ〜ＦＦＦＦＨへのライトアクセスが１回行われる
等）、アドレス書き込み制御回路３は、ＣＰＵ１からフ
ラッシュメモリ４へのライトアクセスを許可する。
ッシュメモリ４へのリードアクセス及びライトアクセス
を制御する回路である。書き込み制御回路３は、書き込
み制御レジスタ（図示せず）を内蔵している。この書き
込み制御レジスタは、ＣＰＵ１のアドレス空間内のアド
レスＦＦＦＥＨ〜ＦＦＦＦＨにマッピングされており、
ＣＰＵ１によってアクセスされる。書き込み制御回路３
は、通常、ＣＰＵ１からフラッシュメモリ４へのリード
アクセスのみを許可し、ＣＰＵ１からフラッシュメモリ
４へのライトアクセスを許可しない。一方、書き込み制
御レジスタが所定のシーケンスでＣＰＵ１からアクセス
されると（例えば、アドレスＦＦＦＥＨ〜ＦＦＦＦＨへ
のリードアクセスが２回行われた後、更にアドレスＦＦ
ＦＥＨ〜ＦＦＦＦＨへのライトアクセスが１回行われる
等）、アドレス書き込み制御回路３は、ＣＰＵ１からフ
ラッシュメモリ４へのライトアクセスを許可する。
【００１２】次に、本実施形態に係る半導体装置１０の
フラッシュメモリ４への書き込み動作について、説明す
る。図２は、フラッシュメモリ４への書き込みを行うた
めの半導体装置１０の処理の概略を示すフローチャート
である。以下、図２を用いて、フラッシュメモリ４への
書き込みを行うための半導体装置１０の動作について、
説明する。
フラッシュメモリ４への書き込み動作について、説明す
る。図２は、フラッシュメモリ４への書き込みを行うた
めの半導体装置１０の処理の概略を示すフローチャート
である。以下、図２を用いて、フラッシュメモリ４への
書き込みを行うための半導体装置１０の動作について、
説明する。
【００１３】フラッシュメモリ４への書き込みを行う必
要が生じると、ＣＰＵ１は、図４の処理を開始する。
要が生じると、ＣＰＵ１は、図４の処理を開始する。
【００１４】図４の処理を開始すると、ＣＰＵ１は、書
き込み制御回路３内の書き込み制御レジスタがマッピン
グされているアドレスＦＦＦＥＨ〜ＦＦＦＦＨに対し、
所定のシーケンスでアクセスする（ステップＳ１０
１）。書き込み制御レジスタが所定のシーケンスでアク
セスされることにより、アドレス書き込み制御回路３
は、ＣＰＵ１からフラッシュメモリ４へのライトアクセ
スを許可する。
き込み制御回路３内の書き込み制御レジスタがマッピン
グされているアドレスＦＦＦＥＨ〜ＦＦＦＦＨに対し、
所定のシーケンスでアクセスする（ステップＳ１０
１）。書き込み制御レジスタが所定のシーケンスでアク
セスされることにより、アドレス書き込み制御回路３
は、ＣＰＵ１からフラッシュメモリ４へのライトアクセ
スを許可する。
【００１５】次に、ＣＰＵ１は、フラッシュメモリ４へ
のライトアクセスを行う（ステップＳ１０２）。
のライトアクセスを行う（ステップＳ１０２）。
【００１６】以上のようにして、フラッシュメモリ４へ
の書き込みが行われる。
の書き込みが行われる。
【００１７】このように、本実施形態に係る半導体装置
１０によれば、書き込み制御回路３内の書き込み制御レ
ジスタへアクセスがあった場合にフラッシュメモリ４へ
のライトアクセスを許可し、その他の場合はフラッシュ
メモリ４へのライトアクセスを許可しないことにより、
フラッシュメモリ４の誤った消去及び誤った書き込みを
防止することができる。また、書き込み制御回路３内の
書き込み制御レジスタへ所定のシーケンスのアクセスが
あった場合にフラッシュメモリ４へのライトアクセスを
許可するようにすることにより、誤った消去及び誤った
書き込みをより防止することができる。
１０によれば、書き込み制御回路３内の書き込み制御レ
ジスタへアクセスがあった場合にフラッシュメモリ４へ
のライトアクセスを許可し、その他の場合はフラッシュ
メモリ４へのライトアクセスを許可しないことにより、
フラッシュメモリ４の誤った消去及び誤った書き込みを
防止することができる。また、書き込み制御回路３内の
書き込み制御レジスタへ所定のシーケンスのアクセスが
あった場合にフラッシュメモリ４へのライトアクセスを
許可するようにすることにより、誤った消去及び誤った
書き込みをより防止することができる。
【００１８】以上、本発明の半導体装置の形態例を示し
たが、半導体装置１０をシングルチップマイクロコンピ
ュータとすることができる。
たが、半導体装置１０をシングルチップマイクロコンピ
ュータとすることができる。
【００１９】
【発明の効果】以上述べた通り、本発明の半導体装置に
よれば、書き込み制御回路へのアクセスがあった場合に
不揮発性メモリへのライトアクセスを許可し、その他の
場合は不揮発性メモリへのライトアクセスを許可しない
ことにより、不揮発性メモリの誤った消去及び誤った書
き込みを防止することができるようになった。
よれば、書き込み制御回路へのアクセスがあった場合に
不揮発性メモリへのライトアクセスを許可し、その他の
場合は不揮発性メモリへのライトアクセスを許可しない
ことにより、不揮発性メモリの誤った消去及び誤った書
き込みを防止することができるようになった。
【図１】本発明による半導体装置の実施の一形態を示す
概略図である。
概略図である。
【図２】本発明による半導体装置の動作を示すフローチ
ャートである。
ャートである。
１０ 半導体装置 １ ＣＰＵ ２ ＲＯＭ ３ 書き込み制御回路 ４ フラッシュメモリ Ｂ バス
Claims (3)
- 【請求項１】 ＣＰＵ（Central Processing Unit）
と、 書き換え可能な不揮発性メモリと、 前記ＣＰＵのアドレス空間内の所定のアドレスにマッピ
ングされた書き込み制御レジスタを備え、前記書き込み
制御レジスタが前記ＣＰＵからアクセスされた場合に前
記ＣＰＵから前記不揮発性メモリへのライトアクセスを
許可し、その他の場合には前記ＣＰＵから前記不揮発性
メモリへのライトアクセスを許可しない書き込み制御回
路と、を備えることを特徴とする半導体装置。 - 【請求項２】 前記書き込み制御回路が、前記ＣＰＵか
ら所定のシーケンスでアクセスされた場合に前記ＣＰＵ
から前記不揮発性メモリへの書き込みを許可することを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体装置が、シングルチップマイ
クロコンピュータであることを特徴とする請求項１又は
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107935A JP2002304329A (ja) | 2001-04-06 | 2001-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001107935A JP2002304329A (ja) | 2001-04-06 | 2001-04-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304329A true JP2002304329A (ja) | 2002-10-18 |
Family
ID=18960170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001107935A Withdrawn JP2002304329A (ja) | 2001-04-06 | 2001-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002304329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085450A (ja) * | 2004-09-16 | 2006-03-30 | Yamaha Corp | 誤書込防止回路 |
-
2001
- 2001-04-06 JP JP2001107935A patent/JP2002304329A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006085450A (ja) * | 2004-09-16 | 2006-03-30 | Yamaha Corp | 誤書込防止回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080701 |