JP2002207640A - 情報処理装置 - Google Patents

情報処理装置

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JP2002207640A JP2001000385A JP2001000385A JP2002207640A JP 2002207640 A JP2002207640 A JP 2002207640A JP 2001000385 A JP2001000385 A JP 2001000385A JP 2001000385 A JP2001000385 A JP 2001000385A JP 2002207640 A JP2002207640 A JP 2002207640A
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Abstract

(57)【要約】 【課題】 不揮発性メモリ内のデータ記憶領域を書き換
える場合のみＲＯＭがＣＰＵのアドレス空間にマッピン
グされるようにすることにより、データ記憶領域の書き
換えを容易にし、プログラム記憶領域が書き換えられな
いようにすることができる情報処理装置を提供する。 【解決手段】 本発明の情報処理装置１０は、ＣＰＵ１
と、ＲＡＭ２と、アドレスデコーダ３と、フラッシュメ
モリ４と、マスクＲＯＭ５と、を備える。フラッシュメ
モリ４内のデータ記憶領域を書き換える場合にマスクＲ
ＯＭ５がマッピングされるようにし、その他の場合はマ
スクＲＯＭ５がマッピングされないようにすることによ
り、データ記憶領域の書き換えを容易にし、プログラム
記憶領域が書き換えられないようにすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に関
する。特には、不揮発性メモリに記憶されたデータを書
き換えることができる情報処理装置に関する。
【０００２】
【従来の技術】従来より、情報処理装置において、プロ
グラム及びデータを記憶するフラッシュメモリが搭載さ
れていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の情報処理装置では、ＣＰＵ（Central Processing U
nit）の同一アドレス空間にプログラム及びデータが混
在することになる。そのため、フラッシュメモリ内のデ
ータのみを書き換えることが困難であった。
【０００４】また、フラッシュメモリ内のデータを書き
換える場合以外の場合に、プログラムのバグ等によりＣ
ＰＵが暴走してフラッシュメモリ内のプログラムを破壊
してしまうことがあるという問題があった。
【０００５】本発明はこのような問題点に鑑みてなされ
たもので、その目的は、フラッシュメモリなどの不揮発
性メモリ内のデータ記憶領域を書き換える場合に不揮発
性メモリ内のデータ記憶領域を書き換えるプログラムを
記憶したＲＯＭがＣＰＵのアドレス空間にマッピングさ
れるようにし、その他の場合はＲＯＭがＣＰＵのアドレ
ス空間にマッピングされないようにすることにより、不
揮発性メモリ内のデータ記憶領域の書き換えを容易に
し、不揮発性メモリ内のデータ記憶領域を書き換える場
合以外の場合にＣＰＵの暴走などにより不揮発性メモリ
内のプログラム記憶領域が書き換えられないようにする
ことにより、信頼性の高い情報処理装置を提供すること
である。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、 本発明の情報処理装置は、 ＣＰＵ（Central Pr
ocessing Unit）と、 ＣＰＵが実行する第１及び第２
のプログラムを記憶するプログラム記憶領域及びＣＰＵ
がアクセスするデータを記憶するデータ記憶領域を含む
書き換え可能な不揮発性メモリと、 ＣＰＵが実行する
第３のプログラムを記憶するＲＯＭ（Read Only Memor
y）と、 ＣＰＵのアドレス空間内の第１のアドレス範
囲にマッピングされたＲＡＭ（Random Access Memory）
と、 フラグレジスタを備え、フラグレジスタが第１の
状態の時に不揮発性メモリをＣＰＵのアドレス空間内の
第２のアドレス範囲にマッピングし、フラグレジスタが
第２の状態の時にＲＯＭをＣＰＵのアドレス空間内の第
２のアドレス範囲にマッピングするとともに不揮発性メ
モリのデータ記憶領域をＣＰＵのアドレス空間内の第３
のアドレス範囲にマッピングするアドレスデコーダと、
を備え、 不揮発性メモリに記憶された第１のプログラ
ムが、不揮発性メモリに記憶された第２のプログラムを
ＲＡＭへ転送し、ＲＡＭへ転送された第２のプログラム
の先頭アドレスへ分岐するルーチンを含み、 不揮発性
メモリに記憶された第２のプログラムが、アドレスデコ
ーダのフラグレジスタを第２の状態に設定し、ＲＯＭに
記憶された第３のプログラムをサブルーチンコールし、
アドレスデコーダのフラグレジスタを第１の状態に設定
するルーチンを含み、 ＲＯＭに記憶された第３のプロ
グラムが、ＲＡＭ中のデータを第３のアドレス範囲にマ
ッピングされた不揮発性メモリのデータ記憶領域へ書き
込むためのルーチンを含む、ことを特徴とする。
【０００７】ここで、情報処理装置は、シングルチップ
マイクロコンピュータとすることができる。
【０００８】不揮発性メモリ内のデータ記憶領域を書き
換える場合に不揮発性メモリ内のデータ記憶領域を書き
換えるプログラムを記憶したＲＯＭがＣＰＵのアドレス
空間にマッピングされるようにし、その他の場合はＲＯ
ＭがＣＰＵのアドレス空間にマッピングされないように
することにより、不揮発性メモリ内のデータ記憶領域の
書き換えを容易にし、不揮発性メモリ内のデータ記憶領
域を書き換える場合以外の場合にＣＰＵの暴走などによ
り不揮発性メモリ内のプログラム記憶領域が書き換えら
れないようにすることができる。
【０００９】
【発明の実施の形態】以下、本発明の情報処理装置につ
いて、図面を参照しつつ詳細に説明する。図１は、本発
明の情報処理装置の実施の一形態を示す概略図である。
以下、図１を用いて、本実施形態に係る情報処理装置に
ついて、説明する。
【００１０】図１において、本実施形態に係る情報処理
装置１０は、バスＢによって相互に接続されたＣＰＵ１
と、ＲＡＭ２と、アドレスデコーダ３と、を備えてい
る。また、情報処理装置１０は、アドレスデコーダ３に
接続されたフラッシュメモリ４及びマスクＲＯＭ５と、
を備えている。
【００１１】ＲＡＭ２は、ＣＰＵ１のアドレス空間内の
アドレスＤ８００Ｈ〜Ｆ７ＦＦＨにマッピングされてい
る。
【００１２】フラッシュメモリ４は、ＣＰＵ１が実行す
るプログラムを記憶するプログラム記憶領域と、ＣＰＵ
１がアクセスするデータを記憶するデータ記憶領域と、
を含んでいる。
【００１３】マスクＲＯＭ５は、ＣＰＵ１が実行するプ
ログラムを記憶している。
【００１４】アドレスデコーダ３は、自己プログラミン
グフラグレジスタを内蔵している。この自己プログラミ
ングフラグレジスタは、ＣＰＵ１のアドレス空間内のア
ドレスＦＦＥＦＨにマッピングされており、ＣＰＵ１に
よって１又は０が設定される。
【００１５】アドレスデコーダ３は、自己プログラミン
グフラグレジスタの値が１の場合、フラッシュメモリ４
をＣＰＵ１のアドレス空間内のアドレス００００Ｈ〜７
ＦＦＦＨにマッピングする。図２は、自己プログラミン
グフラグレジスタの値が１の場合のＣＰＵ１のメモリマ
ップである。通常、自己プログラミングフラグレジスタ
の値は、１に設定されている。
【００１６】また、アドレスデコーダ３は、自己プログ
ラミングフラグレジスタが０の場合、マスクＲＯＭ５を
ＣＰＵ１のアドレス空間内のアドレス００００Ｈ〜０Ｆ
ＦＦＨに、フラッシュメモリ４のデータ記憶領域をＣＰ
Ｕ１のアドレス空間内のアドレスＦＦＦ０Ｈ〜ＦＦＦ６
Ｈ（以下、単に「フラッシュ制御レジスタ」ともいう）
に、夫々マッピングする。図３は、自己プログラミング
フラグレジスタの値が０の場合のＣＰＵ１のメモリマッ
プである。
【００１７】次に、本実施形態に係る情報処理装置１０
のフラッシュメモリ４内のデータ記憶領域に記憶された
データの書き換え動作について、説明する。図４は、フ
ラッシュメモリ４内のデータ記憶領域に記憶されたデー
タを書き換えるための情報処理装置１０の処理の概略を
示すフローチャートである。図５は、図４で示した処理
のうち書き換えプログラム実行処理を示すフローチャー
トである。図６は、図５で示した処理のうちフラッシュ
転送プログラム実行処理を示すフローチャートである。
以下、図４〜図６を用いて、フラッシュメモリ４内のデ
ータ記憶領域に記憶されたデータを書き換えるための情
報処理装置１０の動作について、説明する。
【００１８】通常、自己プログラミングフラグレジスタ
の値は１に設定されており、ＣＰＵ１はフラッシュメモ
リ４内のプログラム記憶領域に記憶された制御プログラ
ムなどを実行している。そして、フラッシュメモリ４内
のデータ記憶領域に記憶されたデータを書き換える必要
が生じると、ＣＰＵ１は、図４〜図６の処理を開始す
る。
【００１９】図４の処理を開始すると、ＣＰＵ１は、フ
ラッシュメモリ４内のプログラム記憶領域に記憶された
書換プログラムとフラッシュメモリ４内のデータ記憶領
域に記憶されたデータとを、ＲＡＭ２へコピーする（ス
テップＳ１０１）。
【００２０】次に、ＣＰＵ１は、ステップＳ１０１にて
ＲＡＭ２内へコピーされた書換プログラムをサブルーチ
ンコールする（ステップＳ１０２）。
【００２１】書換プログラムをサブルーチンコールする
と、ＣＰＵ１は、図５の処理を開始する。
【００２２】書換プログラムの実行処理を開始すると、
ＣＰＵ１は、自己プログラミングフラグレジスタの値を
０に設定する（ステップＳ２０１）。自己プログラミン
グフラグの値が０に設定されることにより、ＣＰＵ１の
メモリマップは図２から図３へ移る。
【００２３】次に、ＣＰＵ１は、マスクＲＯＭ５内のフ
ラッシュ転送プログラムをサブルーチンコールする（ス
テップＳ２０２）。
【００２４】フラッシュ転送プログラムをサブルーチン
コールすると、ＣＰＵ１は、図６の処理を開始する。
【００２５】フラッシュ転送プログラムの実行処理を開
始すると、ＣＰＵ１は、ＲＡＭ２内の所定のアドレスの
データを、ＣＰＵ１のアドレス空間内のアドレスＦＦＦ
０Ｈ〜ＦＦＦ６Ｈを介して、フラッシュメモリ４のデー
タ記憶領域へ書き込む（ステップＳ３０１）。その後、
ＣＰＵ１はフラッシュ転送プログラム処理を終了し、ス
テップＳ２０２へリターンする。
【００２６】フラッシュ転送プログラムからリターンす
ると、ＣＰＵ１は、自己プログラミングフラグの値を１
に設定する（ステップＳ２０３）。自己プログラミング
フラグの値が１に設定されることにより、ＣＰＵ１のメ
モリマップは図３から図２へ移る。その後、ＣＰＵ１は
書換プログラム処理を終了し、ステップＳ１０２へリタ
ーンする。
【００２７】書換プログラムからリターンすると、ＣＰ
Ｕ１は、全ての処理を終了する。
【００２８】以上のようにして、フラッシュメモリ４内
のデータ記憶領域に記憶されたデータの書き換えが行わ
れる。
【００２９】このように、本実施形態に係る情報処理装
置１０によれば、フラッシュメモリ４内のデータ記憶領
域を書き換える場合にフラッシュメモリ４内のデータ記
憶領域を書き換えるプログラムを記憶したマスクＲＯＭ
５がＣＰＵ１のアドレス空間にマッピングされるように
し、その他の場合はマスクＲＯＭ５がＣＰＵ１のアドレ
ス空間にマッピングされないようにすることにより、フ
ラッシュメモリ４内のデータ記憶領域の書き換えを容易
にし、フラッシュメモリ４内のデータ記憶領域を書き換
える場合以外の場合にプログラムのバグ等によりＣＰＵ
１が暴走してもフラッシュメモリ４内のプログラム記憶
領域が書き換えられないようにすることができる。
【００３０】以上、本発明の情報処理装置の形態例を示
したが、情報処理装置１０をシングルチップマイクロコ
ンピュータとすることができる。
【００３１】
【発明の効果】以上述べた通り、本発明の情報処理装置
によれば、不揮発性メモリ内のデータ記憶領域を書き換
える場合に不揮発性メモリ内のデータ記憶領域を書き換
えるプログラムを記憶したＲＯＭがＣＰＵのアドレス空
間にマッピングされるようにし、その他の場合はＲＯＭ
がＣＰＵのアドレス空間にマッピングされないようにす
ることにより、不揮発性メモリ内のデータ記憶領域の書
き換えを容易にし、不揮発性メモリ内のデータ記憶領域
を書き換える場合以外の場合にＣＰＵの暴走などにより
不揮発性メモリ内のプログラム記憶領域が書き換えられ
ないようにすることができるようになった。
【図面の簡単な説明】
【図１】本発明による情報処理装置の実施の一形態を示
す概略図である。
【図２】本発明による情報処理装置の第１のメモリマッ
プを示す図である。
【図３】本発明による情報処理装置の第２のメモリマッ
プを示す図である。
【図４】本発明による情報処理装置の動作を示すフロー
チャートである。
【図５】本発明による情報処理装置の動作を示すフロー
チャートである。
【図６】本発明による情報処理装置の動作を示すフロー
チャートである。
【符号の説明】
１０ 情報処理装置 １ ＣＰＵ ２ ＲＡＭ ３ アドレスデコーダ ４ フラッシュメモリ ５ マスクＲＯＭ Ｂ バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 9/06 ６３０Ａ Ｆターム(参考） 5B017 AA02 BB09 CA11 CA15 5B018 GA04 HA26 MA23 NA06 PA03 QA15 5B060 AA20 AC01 AC11 MM02 MM13 MM16 5B062 CC01 DD05 DD10 JJ10 5B076 EA03 EB03

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵ（Central Processing Unit）
    と、 前記ＣＰＵが実行する第１及び第２のプログラムを記憶
    するプログラム記憶領域及び前記ＣＰＵがアクセスする
    データを記憶するデータ記憶領域を含む書き換え可能な
    不揮発性メモリと、 前記ＣＰＵが実行する第３のプログラムを記憶するＲＯ
    Ｍ（Read Only Memory）と、 前記ＣＰＵのアドレス空間内の第１のアドレス範囲にマ
    ッピングされたＲＡＭ（Random Access Memory）と、 フラグレジスタを備え、前記フラグレジスタが第１の状
    態の時に前記不揮発性メモリを前記ＣＰＵのアドレス空
    間内の第２のアドレス範囲にマッピングし、前記フラグ
    レジスタが第２の状態の時に前記ＲＯＭを前記ＣＰＵの
    アドレス空間内の第２のアドレス範囲にマッピングする
    とともに前記不揮発性メモリのデータ記憶領域を前記Ｃ
    ＰＵのアドレス空間内の第３のアドレス範囲にマッピン
    グするアドレスデコーダと、を備え、 前記不揮発性メモリに記憶された前記第１のプログラム
    が、前記不揮発性メモリに記憶された前記第２のプログ
    ラムを前記ＲＡＭへ転送し、前記ＲＡＭへ転送された前
    記第２のプログラムの先頭アドレスへ分岐するルーチン
    を含み、 前記不揮発性メモリに記憶された前記第２のプログラム
    が、前記アドレスデコーダの前記フラグレジスタを第２
    の状態に設定し、前記ＲＯＭに記憶された前記第３のプ
    ログラムをサブルーチンコールし、前記アドレスデコー
    ダの前記フラグレジスタを第１の状態に設定するルーチ
    ンを含み、 前記ＲＯＭに記憶された前記第３のプログラムが、前記
    ＲＡＭ中のデータを前記第３のアドレス範囲にマッピン
    グされた前記不揮発性メモリのデータ記憶領域へ書き込
    むためのルーチンを含む、ことを特徴とする情報処理装
    置。
  2. 【請求項２】 前記情報処理装置が、シングルチップマ
    イクロコンピュータであることを特徴とする請求項１記
    載の情報処理装置。
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