JPH08263281A - フラッシュメモリの編集装置 - Google Patents
フラッシュメモリの編集装置Info
- Publication number
- JPH08263281A JPH08263281A JP6963595A JP6963595A JPH08263281A JP H08263281 A JPH08263281 A JP H08263281A JP 6963595 A JP6963595 A JP 6963595A JP 6963595 A JP6963595 A JP 6963595A JP H08263281 A JPH08263281 A JP H08263281A
- Authority
- JP
- Japan
- Prior art keywords
- program
- flash memory
- memory
- written
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 短時間で、しかも、マイクロプロセッサ本体
から挿抜することなくプログラムの変更を行うことがで
きるフラッシュメモリ編集装置を提供すること。 【構成】 内部に書き込まれた第１のプログラムである
実行プログラムがＣＰＵにより読み出されるフラッシュ
メモリ１０と、フラッシュメモリ１０と同一メモリ空間
に設けられ、フラッシュメモリ１０内の実行プログラム
の削除、挿入及び変更すべき第３のアドレスの指定を行
う第２のメモリであるＲＡＭ２０と、第２のプログラム
である変更プログラムが書き込まれている第１のメモリ
であるＲＯＭと、ＣＰＵがフラッシュメモリ１０または
ＲＯＭ内の指定アドレスのどちらからプログラムを読み
出すかを選択制御する読み出し選択部であるドライバ３
０と、ＲＡＭ２０からの出力によりドライバ３０を制御
するデコーダ４０と、論理回路５０とが設けられてい
る。
から挿抜することなくプログラムの変更を行うことがで
きるフラッシュメモリ編集装置を提供すること。 【構成】 内部に書き込まれた第１のプログラムである
実行プログラムがＣＰＵにより読み出されるフラッシュ
メモリ１０と、フラッシュメモリ１０と同一メモリ空間
に設けられ、フラッシュメモリ１０内の実行プログラム
の削除、挿入及び変更すべき第３のアドレスの指定を行
う第２のメモリであるＲＡＭ２０と、第２のプログラム
である変更プログラムが書き込まれている第１のメモリ
であるＲＯＭと、ＣＰＵがフラッシュメモリ１０または
ＲＯＭ内の指定アドレスのどちらからプログラムを読み
出すかを選択制御する読み出し選択部であるドライバ３
０と、ＲＡＭ２０からの出力によりドライバ３０を制御
するデコーダ４０と、論理回路５０とが設けられてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＣ等のユーザーが
フィールドで変更する装置のメモリにフラッシュメモリ
を適用したときの編集装置に関する。
フィールドで変更する装置のメモリにフラッシュメモリ
を適用したときの編集装置に関する。
【０００２】
【従来の技術】従来のフラッシュメモリを利用したファ
ームウェア書換えシステムにおいては、ＳＲＡＭ（Stat
ic Random Access Memory）内に更新用のプログラムが
一時的に格納された後、フラッシュメモリ内の旧プログ
ラムが一括消去され、その後、ＳＲＡＭ内に格納された
更新用のプログラムがフラッシュメモリに書き込まれる
ことによりプログラムの書換えが行われている。そのた
め、メモリパッケージをマイクロプロセッサ本体から挿
抜することなく、実装したままでプログラムの書換えを
行うことができた（特開平６−４４０６４号公報参
照）。
ームウェア書換えシステムにおいては、ＳＲＡＭ（Stat
ic Random Access Memory）内に更新用のプログラムが
一時的に格納された後、フラッシュメモリ内の旧プログ
ラムが一括消去され、その後、ＳＲＡＭ内に格納された
更新用のプログラムがフラッシュメモリに書き込まれる
ことによりプログラムの書換えが行われている。そのた
め、メモリパッケージをマイクロプロセッサ本体から挿
抜することなく、実装したままでプログラムの書換えを
行うことができた（特開平６−４４０６４号公報参
照）。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のものでは、フラッシュメモリに書き込まれてい
るプログラムを一括消去し、その後、更新用プログラム
を書き込まなければならないため、旧プログラムの消去
及び更新用プログラムの書き込みに対する時間が長くか
かってしまうという問題点がある。本発明は、上述した
ような従来の技術が有する問題点に鑑みてなされたもの
であって、短時間で、しかも、マイクロプロセッサ本体
から挿抜することなくプログラムの変更を行うことがで
きるフラッシュメモリ編集装置を提供することを目的と
する。
た従来のものでは、フラッシュメモリに書き込まれてい
るプログラムを一括消去し、その後、更新用プログラム
を書き込まなければならないため、旧プログラムの消去
及び更新用プログラムの書き込みに対する時間が長くか
かってしまうという問題点がある。本発明は、上述した
ような従来の技術が有する問題点に鑑みてなされたもの
であって、短時間で、しかも、マイクロプロセッサ本体
から挿抜することなくプログラムの変更を行うことがで
きるフラッシュメモリ編集装置を提供することを目的と
する。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に本発明は、実行する第１のプログラムが書き込まれて
いるフラッシュメモリと、前記第１のプログラムを読み
出して実行するＣＰＵとを有し、前記第１のプログラム
の変更を任意のアドレスの内容のみを変更することによ
り行うフラッシュメモリ編集装置であって、前記第１の
プログラムに挿入される第２のプログラム、並びに、前
記第１のプログラムから削除すべき内容が書き込まれた
第１のアドレス、及び、前記第２のプログラムが挿入さ
れる第２のアドレスが書き込まれている第１のメモリ
と、前記フラッシュメモリと同一メモリ空間に設定さ
れ、前記第１および第２のアドレスのみ前記ＣＰＵの前
記フラッシュメモリへのアクセスが停止され、前記第１
のメモリに書き込まれた第２のプログラムが読み出され
る第３のアドレスが書き込まれる第２のメモリと、前記
フラッシュメモリに書き込まれた第１のプログラムの前
記ＣＰＵへの供給動作を、第１のメモリに書き込まれた
第１のアドレスおよび第２のアドレス箇所のプログラム
については停止するとともに、前記第２のメモリ内に書
き込まれた第３のアドレスについては前記第２のプログ
ラムがＣＰＵに供給されるように、前記フラッシュメモ
リ、あるいは、前記第１のメモリからのプログラムの読
み出しを選択する読み出し選択部とを有することを特徴
とする。
に本発明は、実行する第１のプログラムが書き込まれて
いるフラッシュメモリと、前記第１のプログラムを読み
出して実行するＣＰＵとを有し、前記第１のプログラム
の変更を任意のアドレスの内容のみを変更することによ
り行うフラッシュメモリ編集装置であって、前記第１の
プログラムに挿入される第２のプログラム、並びに、前
記第１のプログラムから削除すべき内容が書き込まれた
第１のアドレス、及び、前記第２のプログラムが挿入さ
れる第２のアドレスが書き込まれている第１のメモリ
と、前記フラッシュメモリと同一メモリ空間に設定さ
れ、前記第１および第２のアドレスのみ前記ＣＰＵの前
記フラッシュメモリへのアクセスが停止され、前記第１
のメモリに書き込まれた第２のプログラムが読み出され
る第３のアドレスが書き込まれる第２のメモリと、前記
フラッシュメモリに書き込まれた第１のプログラムの前
記ＣＰＵへの供給動作を、第１のメモリに書き込まれた
第１のアドレスおよび第２のアドレス箇所のプログラム
については停止するとともに、前記第２のメモリ内に書
き込まれた第３のアドレスについては前記第２のプログ
ラムがＣＰＵに供給されるように、前記フラッシュメモ
リ、あるいは、前記第１のメモリからのプログラムの読
み出しを選択する読み出し選択部とを有することを特徴
とする。
【０００５】また、前記第２のメモリは、１ビットのメ
モリであることを特徴とする。
モリであることを特徴とする。
【０００６】
【作用】上記のように構成された本発明では、フラッシ
ュメモリ内の第１のプログラムの一部を変更する場合、
第２のメモリに書き込まれた第３のアドレスにより、第
１のプログラムの変更するアドレスのみフラッシュメモ
リへのＣＰＵからのアクセスが停止され、第１のメモリ
内に書き込まれた第２のプログラムの読み出しが行われ
るので、フラッシュメモリ内のプログラムの一部の削除
や、フラッシュメモリ内に挿入すべきプログラムの書き
込みがプログラムの実時間で行われる。
ュメモリ内の第１のプログラムの一部を変更する場合、
第２のメモリに書き込まれた第３のアドレスにより、第
１のプログラムの変更するアドレスのみフラッシュメモ
リへのＣＰＵからのアクセスが停止され、第１のメモリ
内に書き込まれた第２のプログラムの読み出しが行われ
るので、フラッシュメモリ内のプログラムの一部の削除
や、フラッシュメモリ内に挿入すべきプログラムの書き
込みがプログラムの実時間で行われる。
【０００７】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。図１は、本発明のフラッシュメモリ編集
装置の一実施例を示す回路図である。図１に示す回路に
は、内部に書き込まれた第１のプログラムである実行プ
ログラムがＣＰＵ（不図示）により読み出されるフラッ
シュメモリ１０と、フラッシュメモリ１０と同一メモリ
空間に設けられ、フラッシュメモリ１０内の実行プログ
ラムの削除、挿入及び変更すべき第３のアドレスの指定
を行う第２のメモリであるＲＡＭ２０と、第２のプログ
ラムである変更プログラムが書き込まれている第１のメ
モリであるＲＯＭ（不図示）と、ＣＰＵがフラッシュメ
モリ１０またはＲＯＭ内の指定アドレスのどちらからプ
ログラムを読み出すかを選択制御する読み出し選択部で
あるドライバ３０と、ＲＡＭ２０からの出力によりドラ
イバ３０を制御するデコーダ４０と、論理回路５０とが
設けられている。
して説明する。図１は、本発明のフラッシュメモリ編集
装置の一実施例を示す回路図である。図１に示す回路に
は、内部に書き込まれた第１のプログラムである実行プ
ログラムがＣＰＵ（不図示）により読み出されるフラッ
シュメモリ１０と、フラッシュメモリ１０と同一メモリ
空間に設けられ、フラッシュメモリ１０内の実行プログ
ラムの削除、挿入及び変更すべき第３のアドレスの指定
を行う第２のメモリであるＲＡＭ２０と、第２のプログ
ラムである変更プログラムが書き込まれている第１のメ
モリであるＲＯＭ（不図示）と、ＣＰＵがフラッシュメ
モリ１０またはＲＯＭ内の指定アドレスのどちらからプ
ログラムを読み出すかを選択制御する読み出し選択部で
あるドライバ３０と、ＲＡＭ２０からの出力によりドラ
イバ３０を制御するデコーダ４０と、論理回路５０とが
設けられている。
【０００８】以下に、各々の接続について説明する。フ
ラッシュメモリ１０については、ＭＲＤ制御端子にはデ
コーダ４０の０番出力端子が接続され、ＷＲ制御端子に
はＭＷＲ制御信号が入力され、ＣＳ制御端子にはＣＳ制
御信号が入力されるように接続されている。ＲＡＭ２０
については、３つの制御端子にはＭＷＲ制御信号、ＭＲ
Ｄ制御信号及び論理回路５０の出力端子がそれぞれ接続
され、入力端子にはデータバスが接続され、出力端子に
はデコーダ４０の第２の入力端子が接続されている。ド
ライバ３０については、制御端子にはデコーダ４０の２
番出力端子が接続され、出力端子にはデータバス６０が
接続されている。デコーダ４０については、ゲート端子
にはＲＤ制御信号が入力され、第１の入力端子にはＣＳ
制御信号が入力されている。
ラッシュメモリ１０については、ＭＲＤ制御端子にはデ
コーダ４０の０番出力端子が接続され、ＷＲ制御端子に
はＭＷＲ制御信号が入力され、ＣＳ制御端子にはＣＳ制
御信号が入力されるように接続されている。ＲＡＭ２０
については、３つの制御端子にはＭＷＲ制御信号、ＭＲ
Ｄ制御信号及び論理回路５０の出力端子がそれぞれ接続
され、入力端子にはデータバスが接続され、出力端子に
はデコーダ４０の第２の入力端子が接続されている。ド
ライバ３０については、制御端子にはデコーダ４０の２
番出力端子が接続され、出力端子にはデータバス６０が
接続されている。デコーダ４０については、ゲート端子
にはＲＤ制御信号が入力され、第１の入力端子にはＣＳ
制御信号が入力されている。
【０００９】論理回路５０については、第１の入力端子
にはＣＳ制御信号が入力され、第２の入力端子にはＲＡ
ＭＳＥＬ制御信号が入力されるように接続されている。
以下に、上記の構成におけるフラッシュメモリ編集装置
のプログラム編集動作について説明する。図２は、フラ
ッシュメモリとＲＡＭのそれぞれのプログラムエリアの
構成を示す図である。ＣＰＵは、フラッシュメモリ１０
及びＲＡＭ２０内に書き込まれたプログラムの内容をア
ドレス毎に読み出すが、ＲＡＭ２０から読み出される内
容が ”０ ”であれば、フラッシュメモリ１０内の同じ
アドレス上に書き込まれたプログラムをそのまま読み出
して出力し、ＲＡＭ２０から読み出される内容が ”１
”であれば、データバス６０に接続されたＲＯＭ内に
書き込まれたプログラムを読み出して出力する。
にはＣＳ制御信号が入力され、第２の入力端子にはＲＡ
ＭＳＥＬ制御信号が入力されるように接続されている。
以下に、上記の構成におけるフラッシュメモリ編集装置
のプログラム編集動作について説明する。図２は、フラ
ッシュメモリとＲＡＭのそれぞれのプログラムエリアの
構成を示す図である。ＣＰＵは、フラッシュメモリ１０
及びＲＡＭ２０内に書き込まれたプログラムの内容をア
ドレス毎に読み出すが、ＲＡＭ２０から読み出される内
容が ”０ ”であれば、フラッシュメモリ１０内の同じ
アドレス上に書き込まれたプログラムをそのまま読み出
して出力し、ＲＡＭ２０から読み出される内容が ”１
”であれば、データバス６０に接続されたＲＯＭ内に
書き込まれたプログラムを読み出して出力する。
【００１０】すなわち、図２に示す１０１０１番地及び
１０１０３番地においては、ＣＰＵはフラッシュメモリ
１０（図１参照）からプログラムを読み出さないで、Ｒ
ＯＭ内からプログラムを読み出すこととなる。ここで、
図１を参照して上記動作について説明する。ＣＰＵによ
ってＲＡＭ２０から読み出される内容が ”０ ”の場合
は、ＲＡＭ２０の出力Ｄoutが ”Ｌ ”となってデコー
ダ４０の第２の入力端子への入力はが ”Ｌ ”となるた
め、デコーダ４０の２番出力端子からは ”Ｈ ”が出力
され、ドライバ３０が作動せず、フラッシュメモリ１０
からプログラムが読み出される。ＣＰＵによってＲＡＭ
２０から読み出される内容が ”１ ”の場合は、ＲＡＭ
２０の出力Ｄoutが ”Ｈ ”となってデコーダ４０の第
２の入力端子への入力は”Ｈ ”となるため、デコーダ
４０の０番出力端子からは ”Ｈ ”が出力され、フラッ
シュメモリ１０のＭＲＤ制御用端子には ”Ｈ ”が入力
され、また、デコーダ４０の２番出力端子から ”Ｌ ”
が出力されることでドライバ３０が作動して、データバ
ス６０にＣＣＨが出力されてＲＯＭからプログラムが読
み出される。ＣＣＨは、８０８６系のＣＰＵではＢＲＫ
命令で００００ＣＨ番地に書き込まれたベクターテーブ
ルの番地の命令を実行するものである。
１０１０３番地においては、ＣＰＵはフラッシュメモリ
１０（図１参照）からプログラムを読み出さないで、Ｒ
ＯＭ内からプログラムを読み出すこととなる。ここで、
図１を参照して上記動作について説明する。ＣＰＵによ
ってＲＡＭ２０から読み出される内容が ”０ ”の場合
は、ＲＡＭ２０の出力Ｄoutが ”Ｌ ”となってデコー
ダ４０の第２の入力端子への入力はが ”Ｌ ”となるた
め、デコーダ４０の２番出力端子からは ”Ｈ ”が出力
され、ドライバ３０が作動せず、フラッシュメモリ１０
からプログラムが読み出される。ＣＰＵによってＲＡＭ
２０から読み出される内容が ”１ ”の場合は、ＲＡＭ
２０の出力Ｄoutが ”Ｈ ”となってデコーダ４０の第
２の入力端子への入力は”Ｈ ”となるため、デコーダ
４０の０番出力端子からは ”Ｈ ”が出力され、フラッ
シュメモリ１０のＭＲＤ制御用端子には ”Ｈ ”が入力
され、また、デコーダ４０の２番出力端子から ”Ｌ ”
が出力されることでドライバ３０が作動して、データバ
ス６０にＣＣＨが出力されてＲＯＭからプログラムが読
み出される。ＣＣＨは、８０８６系のＣＰＵではＢＲＫ
命令で００００ＣＨ番地に書き込まれたベクターテーブ
ルの番地の命令を実行するものである。
【００１１】次に、ＲＯＭからのプログラムの読み出し
及びそれに対する処理動作について説明する。図３は、
プログラムの削除及び挿入内容が書き込まれたＲＯＭ内
のメモリマップの一構成例を示す図であり、図４は、図
３に示す編集テーブル内の８バイトからなるメモリの一
構成例を示す図である。また、図５は、ＢＲＫ割り込み
後のフローチャートである。ＲＯＭのメモリ内には、図
３に示すように、プログラムエリア１１０と、実行プロ
グラムの削除及び挿入の情報が書き込まれている編集テ
ーブル１２０と、実行プログラムの挿入内容が書き込ま
れている編集プログラム１３０とが設けられている。
及びそれに対する処理動作について説明する。図３は、
プログラムの削除及び挿入内容が書き込まれたＲＯＭ内
のメモリマップの一構成例を示す図であり、図４は、図
３に示す編集テーブル内の８バイトからなるメモリの一
構成例を示す図である。また、図５は、ＢＲＫ割り込み
後のフローチャートである。ＲＯＭのメモリ内には、図
３に示すように、プログラムエリア１１０と、実行プロ
グラムの削除及び挿入の情報が書き込まれている編集テ
ーブル１２０と、実行プログラムの挿入内容が書き込ま
れている編集プログラム１３０とが設けられている。
【００１２】編集テーブルは８バイトで１組とされ、そ
の８バイトにそれぞれプログラムの編集内容が書き込ま
れている。１組の編集テーブルは、図４に示すように、
編集アドレス部１４０である上位３バイトには削除、挿
入を行うアドレスが書き込まれており、削除ビット部１
５０の上位１ビットには削除及び挿入の種別が書き込ま
れており、残りの７ビットには削除すべきバイト数が書
き込まれており、挿入アドレス部１６０である下位４バ
イトには編集プログラム１３０内の該当する挿入プログ
ラムが書き込まれたアドレスのスタートアドレス番号が
書き込まれている。ＲＯＭからのプログラムの読み出し
の命令が行われると、まず、編集テーブル１２０内から
編集アドレス部１４０に書き込まれているアドレス番号
が、現在処理しているアドレス番号すなわち、ＲＡＭ２
０（図１参照）において値が ”１”であったアドレス
番号と一致する組が抽出される。
の８バイトにそれぞれプログラムの編集内容が書き込ま
れている。１組の編集テーブルは、図４に示すように、
編集アドレス部１４０である上位３バイトには削除、挿
入を行うアドレスが書き込まれており、削除ビット部１
５０の上位１ビットには削除及び挿入の種別が書き込ま
れており、残りの７ビットには削除すべきバイト数が書
き込まれており、挿入アドレス部１６０である下位４バ
イトには編集プログラム１３０内の該当する挿入プログ
ラムが書き込まれたアドレスのスタートアドレス番号が
書き込まれている。ＲＯＭからのプログラムの読み出し
の命令が行われると、まず、編集テーブル１２０内から
編集アドレス部１４０に書き込まれているアドレス番号
が、現在処理しているアドレス番号すなわち、ＲＡＭ２
０（図１参照）において値が ”１”であったアドレス
番号と一致する組が抽出される。
【００１３】該当する編集テーブルが抽出されると、削
除ビット部１５０の上位１ビットに書き込まれた情報か
ら、プログラムを削除するのか、挿入するのかが判断さ
れる。ここでは、プログラム削除の場合は、ビットを
”１ ”とし、プログラム挿入の場合は、ビットを ”
０ ”とする。その後、実際にプログラムの削除及びプ
ログラムの挿入が行われるが、まず、プログラムの削除
の動作について説明する。削除及び挿入種別が書き込ま
れているビットが ”１ ”の場合、プログラムの削除と
判断され、残りの７ビットから削除すべきバイト数が読
み出される。すると、ＣＰＵは、ＲＯＭからのプログラ
ムの読み出しの命令が行われた第１のアドレスに削除す
べきバイト数を加えて、フラッシュメモリ１０（図１参
照）からのプログラムの読み出しを再開する。それによ
り、指定されたバイト数分の命令が削除されたことにな
る。
除ビット部１５０の上位１ビットに書き込まれた情報か
ら、プログラムを削除するのか、挿入するのかが判断さ
れる。ここでは、プログラム削除の場合は、ビットを
”１ ”とし、プログラム挿入の場合は、ビットを ”
０ ”とする。その後、実際にプログラムの削除及びプ
ログラムの挿入が行われるが、まず、プログラムの削除
の動作について説明する。削除及び挿入種別が書き込ま
れているビットが ”１ ”の場合、プログラムの削除と
判断され、残りの７ビットから削除すべきバイト数が読
み出される。すると、ＣＰＵは、ＲＯＭからのプログラ
ムの読み出しの命令が行われた第１のアドレスに削除す
べきバイト数を加えて、フラッシュメモリ１０（図１参
照）からのプログラムの読み出しを再開する。それによ
り、指定されたバイト数分の命令が削除されたことにな
る。
【００１４】次に、プログラムの挿入の動作について説
明する。削除及び挿入種別が書き込まれているビットが
”０ ”の場合、プログラムの挿入と判断され、挿入ア
ドレス部１６０から、編集プログラム１３０内の該当す
る挿入プログラムが書き込まれたアドレスのスタートア
ドレス番号が読み出される。すると、編集プログラム１
３０の読み出されたアドレスから挿入されるプログラム
が読み出され、実行処理が行われる。その後、ＣＰＵ
は、ＲＯＭからのプログラムの読み出しの命令が行われ
た第２のアドレスの次のアドレスに戻り、フラッシュメ
モリ１０（図１参照）からのプログラムの読み出しを再
開する。それにより、指定されたプログラムの命令が指
定されたアドレス位置に挿入されたことになる。
明する。削除及び挿入種別が書き込まれているビットが
”０ ”の場合、プログラムの挿入と判断され、挿入ア
ドレス部１６０から、編集プログラム１３０内の該当す
る挿入プログラムが書き込まれたアドレスのスタートア
ドレス番号が読み出される。すると、編集プログラム１
３０の読み出されたアドレスから挿入されるプログラム
が読み出され、実行処理が行われる。その後、ＣＰＵ
は、ＲＯＭからのプログラムの読み出しの命令が行われ
た第２のアドレスの次のアドレスに戻り、フラッシュメ
モリ１０（図１参照）からのプログラムの読み出しを再
開する。それにより、指定されたプログラムの命令が指
定されたアドレス位置に挿入されたことになる。
【００１５】また、プログラムの変更を行いたいとき
は、該当するアドレスを上記方法にて削除した後、変更
内容が含まれるプログラムを挿入すれば良い。変更の場
合は、フラッシュメモリーの特性上、編集テーブルを０
０Ｈにすれば良い。通常、０００００Ｈ番地は、割り込
みベクターでこの番地に編集は行われない。挿入すべき
量は、わずかであり実時間の実行には問題にはならな
い。
は、該当するアドレスを上記方法にて削除した後、変更
内容が含まれるプログラムを挿入すれば良い。変更の場
合は、フラッシュメモリーの特性上、編集テーブルを０
０Ｈにすれば良い。通常、０００００Ｈ番地は、割り込
みベクターでこの番地に編集は行われない。挿入すべき
量は、わずかであり実時間の実行には問題にはならな
い。
【００１６】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。請求
項１に記載のものにおいては、第１のプログラムに挿入
される第２のプログラム、並びに、第１のプログラムか
ら削除すべき内容が書き込まれた第１のアドレス、及
び、第２のプログラムが挿入される第２のアドレスが書
き込まれている第１のメモリと、フラッシュメモリと同
一メモリ空間に設定され、第１および第２のアドレスの
みＣＰＵのフラッシュメモリへのアクセスが停止され、
第１のメモリに書き込まれた第２のプログラムが読み出
される第３のアドレスが書き込まれる第２のメモリと、
フラッシュメモリに書き込まれた第１のプログラムのＣ
ＰＵへの供給動作を、第１のメモリに書き込まれた第１
のアドレスおよび第２のアドレス箇所のプログラムにつ
いては停止するとともに、第２のメモリ内に書き込まれ
た第３のアドレスについては第２のプログラムがＣＰＵ
に供給されるように、フラッシュメモリ、あるいは、第
１のメモリからのプログラムの読み出しを選択する読み
出し選択部とを有する構成としたため、フラッシュメモ
リ内のプログラムの一部の削除や、フラッシュメモリ内
に挿入すべきプログラムの書き込みをプログラムの実時
間で行うことができる。それにより、短時間で、しか
も、マイクロプロセッサ本体からフラッシュメモリを挿
抜することなくプログラムの変更を行うことができる。
ているので、以下に記載するような効果を奏する。請求
項１に記載のものにおいては、第１のプログラムに挿入
される第２のプログラム、並びに、第１のプログラムか
ら削除すべき内容が書き込まれた第１のアドレス、及
び、第２のプログラムが挿入される第２のアドレスが書
き込まれている第１のメモリと、フラッシュメモリと同
一メモリ空間に設定され、第１および第２のアドレスの
みＣＰＵのフラッシュメモリへのアクセスが停止され、
第１のメモリに書き込まれた第２のプログラムが読み出
される第３のアドレスが書き込まれる第２のメモリと、
フラッシュメモリに書き込まれた第１のプログラムのＣ
ＰＵへの供給動作を、第１のメモリに書き込まれた第１
のアドレスおよび第２のアドレス箇所のプログラムにつ
いては停止するとともに、第２のメモリ内に書き込まれ
た第３のアドレスについては第２のプログラムがＣＰＵ
に供給されるように、フラッシュメモリ、あるいは、第
１のメモリからのプログラムの読み出しを選択する読み
出し選択部とを有する構成としたため、フラッシュメモ
リ内のプログラムの一部の削除や、フラッシュメモリ内
に挿入すべきプログラムの書き込みをプログラムの実時
間で行うことができる。それにより、短時間で、しか
も、マイクロプロセッサ本体からフラッシュメモリを挿
抜することなくプログラムの変更を行うことができる。
【００１７】請求項２に記載のものにおいては、第２の
メモリを１ビットのメモリとしたため、メモリの構成の
簡略化を図ることができる。
メモリを１ビットのメモリとしたため、メモリの構成の
簡略化を図ることができる。
【図１】本発明のフラッシュメモリ編集装置の一実施例
を示す回路図である。
を示す回路図である。
【図２】フラッシュメモリとＲＡＭのそれぞれのプログ
ラムエリアの構成を示す図である。
ラムエリアの構成を示す図である。
【図３】プログラムの削除及び挿入内容が書き込まれた
ＲＯＭ内のメモリマップの一構成例を示す図である。
ＲＯＭ内のメモリマップの一構成例を示す図である。
【図４】図３に示す編集テーブル内の８バイトからなる
メモリの一構成例を示す図である。
メモリの一構成例を示す図である。
【図５】ＢＲＫ割り込み後のフローチャートである。
１０ フラッシュメモリ ２０ ＲＡＭ ３０ ドライバ ４０ デコーダ ５０ 論理回路 ６０ データバス １１０ プログラムエリア １２０ 編集テーブル １３０ 編集プログラム １４０ 編集アドレス部 １５０ 削除ビット部 １６０ 挿入アドレス部 １７０ ＲＡＭ内のプログラムエリア １８０ フラッシュメモリ内のプログラムエリア
Claims (2)
- 【請求項１】 実行する第１のプログラムが書き込まれ
ているフラッシュメモリと、前記第１のプログラムを読
み出して実行するＣＰＵとを有し、前記第１のプログラ
ムの変更を任意のアドレスの内容のみを変更することに
より行うフラッシュメモリ編集装置であって、 前記第１のプログラムに挿入される第２のプログラム、
並びに、前記第１のプログラムから削除すべき内容が書
き込まれた第１のアドレス、及び、前記第２のプログラ
ムが挿入される第２のアドレスが書き込まれている第１
のメモリと、 前記フラッシュメモリと同一メモリ空間に設定され、前
記第１および第２のアドレスのみ前記ＣＰＵの前記フラ
ッシュメモリへのアクセスが停止され、前記第１のメモ
リに書き込まれた第２のプログラムが読み出される第３
のアドレスが書き込まれる第２のメモリと、 前記フラッシュメモリに書き込まれた第１のプログラム
の前記ＣＰＵへの供給動作を、第１のメモリに書き込ま
れた第１のアドレスおよび第２のアドレス箇所のプログ
ラムについては停止するとともに、前記第２のメモリ内
に書き込まれた第３のアドレスについては前記第２のプ
ログラムがＣＰＵに供給されるように、前記フラッシュ
メモリ、あるいは、前記第１のメモリからのプログラム
の読み出しを選択する読み出し選択部とを有することを
特徴とするフラッシュメモリ編集装置。 - 【請求項２】 請求項１に記載のフラッシュメモリ編集
装置において、 前記第２のメモリは、１ビットのメモリであることを特
徴とするフラッシュメモリ編集装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6963595A JPH08263281A (ja) | 1995-03-28 | 1995-03-28 | フラッシュメモリの編集装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6963595A JPH08263281A (ja) | 1995-03-28 | 1995-03-28 | フラッシュメモリの編集装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08263281A true JPH08263281A (ja) | 1996-10-11 |
Family
ID=13408528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6963595A Pending JPH08263281A (ja) | 1995-03-28 | 1995-03-28 | フラッシュメモリの編集装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08263281A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772314B2 (en) | 2001-01-05 | 2004-08-03 | Seiko Epson Corporation | Data processing device |
-
1995
- 1995-03-28 JP JP6963595A patent/JPH08263281A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6772314B2 (en) | 2001-01-05 | 2004-08-03 | Seiko Epson Corporation | Data processing device |
| KR100458100B1 (ko) * | 2001-01-05 | 2004-11-26 | 세이코 엡슨 가부시키가이샤 | 정보 처리 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19980042796A (ko) | 플래쉬 ｅｅｐｒｏｍ 을 구비하는 마이크로컴퓨터및 플래쉬 ｅｅｐｒｏｍ 의 소거방법 | |
| KR970066888A (ko) | 불 휘발성 메모리를 사용한 마이크로컴퓨터 | |
| JPS6022438B2 (ja) | 不揮発性メモリのリフレッシュ方式 | |
| KR100425371B1 (ko) | 프로그램가능(programmable)제어기에대한명령으로구성된사용자프로그램을작성및저장하는방법및상기프로그램가능제어기의작동방법 | |
| JPH08263281A (ja) | フラッシュメモリの編集装置 | |
| JPS58115673A (ja) | 記憶情報制御方式及び装置 | |
| JPH09146767A (ja) | プログラム書き換え方法 | |
| JPH11259308A (ja) | プログラマブルコントローラ | |
| JPH07287605A (ja) | エンジン制御装置 | |
| JP2000267707A (ja) | シーケンス制御装置、同装置における保持エリアの保全方法、並びに、同方法を実行するためのコンピュータプログラムを格納した記録媒体 | |
| JP2978008B2 (ja) | メモリ管理方式 | |
| JP2508690B2 (ja) | プログラマブル・コントロ−ラ | |
| JPH06324938A (ja) | ワンチップマイクロコンピュータ | |
| JPH04112208A (ja) | プログラマブルコントローラ | |
| JPS63311436A (ja) | プログラムパッチ方式 | |
| JP2708983B2 (ja) | プログラムの表示装置 | |
| JPS58161041A (ja) | マイクロプログラムの書き込み方式 | |
| JPH0158522B2 (ja) | ||
| JPS62196745A (ja) | レジスタ書込み方式 | |
| JPH03186944A (ja) | プロセッサシステム | |
| JPS63177205A (ja) | プログラマブルコントロ−ラのプログラミング装置 | |
| JPH08161224A (ja) | 半導体ファイル装置 | |
| JPH1139222A (ja) | マイクロコンピュータ | |
| JPH0594309A (ja) | プログラム・ローデイング方式 | |
| JPH08221110A (ja) | 数値制御装置 |