JPH06324938A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
- Publication number
- JPH06324938A JPH06324938A JP10915693A JP10915693A JPH06324938A JP H06324938 A JPH06324938 A JP H06324938A JP 10915693 A JP10915693 A JP 10915693A JP 10915693 A JP10915693 A JP 10915693A JP H06324938 A JPH06324938 A JP H06324938A
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- JP
- Japan
- Prior art keywords
- rom
- control signal
- address
- cpu
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- Y02B60/1207—
-
- Y02B60/1225—
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- Memory System (AREA)
- Read Only Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 CPU の演算結果等を格納するRAM の働きを電
気的消去書き込み可能な不揮発性メモリを用いたROM に
兼用させてチップ面積を小さく抑える。 【構成】 フラッシュ E2 PROMをROM 20に用い、CPU 10
からの読み出し制御信号を制御信号線3cを介して制御回
路4cに出力するとともに読み出しアドレスをアドレスバ
ス１に出力し、ROM 20のこのアドレスからデータバス２
を介して命令を取り込み実行する一連の動作を繰り返す
一方、CPU 10の演算結果を格納する場合は書き込み制御
信号及び消去すべき領域の指定信号を制御信号線3dを介
して制御回路4dに出力し、指定した領域を消去してCPU
10の演算結果を格納する。
気的消去書き込み可能な不揮発性メモリを用いたROM に
兼用させてチップ面積を小さく抑える。 【構成】 フラッシュ E2 PROMをROM 20に用い、CPU 10
からの読み出し制御信号を制御信号線3cを介して制御回
路4cに出力するとともに読み出しアドレスをアドレスバ
ス１に出力し、ROM 20のこのアドレスからデータバス２
を介して命令を取り込み実行する一連の動作を繰り返す
一方、CPU 10の演算結果を格納する場合は書き込み制御
信号及び消去すべき領域の指定信号を制御信号線3dを介
して制御回路4dに出力し、指定した領域を消去してCPU
10の演算結果を格納する。
Description
【０００１】
【産業上の利用分野】本発明は、Ｅ2 ＰＲＯＭを内蔵す
るワンチップマイクロコンピュータ（以下、ワンチップ
マイコンと略記する）に関する。
るワンチップマイクロコンピュータ（以下、ワンチップ
マイコンと略記する）に関する。
【０００２】
【従来の技術】図４は従来のワンチップマイコンの構成
を示すブロック図である。図中、10はCPU 、30はEPROM
からなるプログラム格納用のROM 、40はCPU 10の演算結
果を格納するRAM であって、CPU 10とROM 30，RAM 40と
はアドレスバス１及びデータバス２によってそれぞれ接
続されている。また、CPU 10は読み出し／書き込みの制
御回路4aを介して制御信号線3aによりROM 30と接続さ
れ、さらに、読み出し／書き込みの制御回路4bを介して
制御信号線3bによりRAM 40と接続される。
を示すブロック図である。図中、10はCPU 、30はEPROM
からなるプログラム格納用のROM 、40はCPU 10の演算結
果を格納するRAM であって、CPU 10とROM 30，RAM 40と
はアドレスバス１及びデータバス２によってそれぞれ接
続されている。また、CPU 10は読み出し／書き込みの制
御回路4aを介して制御信号線3aによりROM 30と接続さ
れ、さらに、読み出し／書き込みの制御回路4bを介して
制御信号線3bによりRAM 40と接続される。
【０００３】次に、動作について説明する。プログラム
の実行時、CPU 10は読み出しを指示する制御信号を制御
信号線3aに出力するとともに、実行すべき命令が格納さ
れているROM 30のアドレスをアドレスバス１に出力し、
ROM 30のそのアドレスからデータバス２を介して命令を
取り込んで命令を実行するという一連の動作を繰り返し
てプログラムを実行する。
の実行時、CPU 10は読み出しを指示する制御信号を制御
信号線3aに出力するとともに、実行すべき命令が格納さ
れているROM 30のアドレスをアドレスバス１に出力し、
ROM 30のそのアドレスからデータバス２を介して命令を
取り込んで命令を実行するという一連の動作を繰り返し
てプログラムを実行する。
【０００４】CPU 10はこの一連の動作の中で演算結果を
格納する必要が生じると、書き込みを指示する制御信号
を制御信号線3bに出力するとともに、演算結果を格納す
るRAM 40のアドレスをアドレスバス１に出力し、RAM 40
のそのアドレスにデータバス２を介して演算結果を格納
する。
格納する必要が生じると、書き込みを指示する制御信号
を制御信号線3bに出力するとともに、演算結果を格納す
るRAM 40のアドレスをアドレスバス１に出力し、RAM 40
のそのアドレスにデータバス２を介して演算結果を格納
する。
【０００５】また、一連の動作の中でRAM 40から演算結
果を読み出す必要が生じると、CPU10は読み出しを指示
する制御信号を制御信号線3aを介して制御回路4aに出力
するとともに、読み出すべき演算結果が格納されている
RAM 40のアドレスをアドレスバス１に出力し、RAM 40の
そのアドレスからデータバス２を介して演算結果を取り
込む。
果を読み出す必要が生じると、CPU10は読み出しを指示
する制御信号を制御信号線3aを介して制御回路4aに出力
するとともに、読み出すべき演算結果が格納されている
RAM 40のアドレスをアドレスバス１に出力し、RAM 40の
そのアドレスからデータバス２を介して演算結果を取り
込む。
【０００６】
【発明が解決しようとする課題】以上のように、不揮発
性メモリとしてEPROM を内蔵する従来のワンチップマイ
コンでは、EPROM がデータを電気的消去書き込みの不可
能なメモリ素子であるので、プログラムを格納するROM
と別に、CPU の演算結果を書き込むRAM を搭載する必要
があってチップ面積が大きくなるという問題がある。
性メモリとしてEPROM を内蔵する従来のワンチップマイ
コンでは、EPROM がデータを電気的消去書き込みの不可
能なメモリ素子であるので、プログラムを格納するROM
と別に、CPU の演算結果を書き込むRAM を搭載する必要
があってチップ面積が大きくなるという問題がある。
【０００７】本発明はこのような問題点を解決するため
になされたものであって、電気的消去書き込み可能な不
揮発性メモリをROM に用いることによりRAM を不要とし
てチップ面積を小さく抑えるワンチップマイコンの提供
を目的とする。
になされたものであって、電気的消去書き込み可能な不
揮発性メモリをROM に用いることによりRAM を不要とし
てチップ面積を小さく抑えるワンチップマイコンの提供
を目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係るワンチ
ップマイコンは、プログラム格納用等、消去書き込みを
禁止したい所定領域以外の領域が複数ブロックに分割さ
れた電気的消去書き込み可能なフラッシュ型の不揮発性
メモリをROM に用い、ROM からの読み出しのみを行なう
第１の制御回路と、複数ブロックに分割された領域の所
定のブロックに接続された制御信号線を介してこのブロ
ックのデータを一斉に消去して新たにデータを書き込む
第２の制御回路とを備えたことを特徴とする。
ップマイコンは、プログラム格納用等、消去書き込みを
禁止したい所定領域以外の領域が複数ブロックに分割さ
れた電気的消去書き込み可能なフラッシュ型の不揮発性
メモリをROM に用い、ROM からの読み出しのみを行なう
第１の制御回路と、複数ブロックに分割された領域の所
定のブロックに接続された制御信号線を介してこのブロ
ックのデータを一斉に消去して新たにデータを書き込む
第２の制御回路とを備えたことを特徴とする。
【０００９】第２の発明に係るワンチップマイコンは、
電気的消去書き込み可能型の不揮発性メモリをROM に用
い、ROM からの読み出しのみを行なう第１の制御回路
と、ROM のこの所定領域以外の領域の所定範囲のデータ
を消去して新たにデータを書き込む第２の制御回路とを
備えたことを特徴とする。
電気的消去書き込み可能型の不揮発性メモリをROM に用
い、ROM からの読み出しのみを行なう第１の制御回路
と、ROM のこの所定領域以外の領域の所定範囲のデータ
を消去して新たにデータを書き込む第２の制御回路とを
備えたことを特徴とする。
【００１０】
【作用】第１の発明に係るワンチップマイコンは、第１
の制御回路はROM からの読み出しのみを行なうように制
御してプログラム等の格納領域の消去書き込みを禁止す
る一方、第２の制御回路は複数ブロックに分割されたRO
M の領域のブロックを、このブロックに接続された制御
信号線を介して指定してデータを一斉に消去し、CPU の
演算結果等のデータをこのブロックに書き込む。
の制御回路はROM からの読み出しのみを行なうように制
御してプログラム等の格納領域の消去書き込みを禁止す
る一方、第２の制御回路は複数ブロックに分割されたRO
M の領域のブロックを、このブロックに接続された制御
信号線を介して指定してデータを一斉に消去し、CPU の
演算結果等のデータをこのブロックに書き込む。
【００１１】第２の発明に係るワンチップマイコンは、
第１の制御回路はROM からのプログラム等読み出しのみ
を行うように制御してプログラム等の格納領域の消去書
き込みを禁止する一方、第２の制御回路は所定領域以外
の所定範囲を、例えばアドレスで指定してこの範囲のデ
ータを消去し、CPU の演算結果等のデータをこの範囲に
書き込む。
第１の制御回路はROM からのプログラム等読み出しのみ
を行うように制御してプログラム等の格納領域の消去書
き込みを禁止する一方、第２の制御回路は所定領域以外
の所定範囲を、例えばアドレスで指定してこの範囲のデ
ータを消去し、CPU の演算結果等のデータをこの範囲に
書き込む。
【００１２】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。 実施例１．図１は本発明に係るワンチップマイコンの構
成を示すブロック図である。図中、10はCPU 、20はプロ
グラム格納用領域及びCPU 10の演算結果格納用領域を有
するフラッシュ E2 PROMからなるROM であって、CPU 10
とROM 20とはアドレスバス１及びデータバス２によって
接続されている。また、CPU 10は読み出し／書き込みの
制御回路4cを介して制御信号線3cによりROM 20のプログ
ラム格納用領域と接続され、さらに、読み出し／書き込
みの制御回路4dを介して制御信号線3dによりROM 20の演
算結果格納用領域と接続される。
て説明する。 実施例１．図１は本発明に係るワンチップマイコンの構
成を示すブロック図である。図中、10はCPU 、20はプロ
グラム格納用領域及びCPU 10の演算結果格納用領域を有
するフラッシュ E2 PROMからなるROM であって、CPU 10
とROM 20とはアドレスバス１及びデータバス２によって
接続されている。また、CPU 10は読み出し／書き込みの
制御回路4cを介して制御信号線3cによりROM 20のプログ
ラム格納用領域と接続され、さらに、読み出し／書き込
みの制御回路4dを介して制御信号線3dによりROM 20の演
算結果格納用領域と接続される。
【００１３】図２は図１に示すワンチップマイコンの一
実施例におけるROM 20の演算結果格納用領域及び制御回
路4d近辺のブロック図である。ROM 20の演算結果格納用
領域は４つのブロック（ブロック１〜４）に分割されて
おり、制御回路4dは各ブロックと制御信号線3dを介して
それぞれ接続されている。
実施例におけるROM 20の演算結果格納用領域及び制御回
路4d近辺のブロック図である。ROM 20の演算結果格納用
領域は４つのブロック（ブロック１〜４）に分割されて
おり、制御回路4dは各ブロックと制御信号線3dを介して
それぞれ接続されている。
【００１４】次に、動作について説明する。プログラム
の実行時、CPU 10は読み出しを指示する制御信号を制御
信号線3cに出力するとともに、実行すべき命令が格納さ
れているROM 20のアドレスをアドレスバス１に出力し、
ROM 20のそのアドレスからデータバス２を介して命令を
取り込んで命令を実行するという一連の動作を繰り返し
てプログラムを実行する。
の実行時、CPU 10は読み出しを指示する制御信号を制御
信号線3cに出力するとともに、実行すべき命令が格納さ
れているROM 20のアドレスをアドレスバス１に出力し、
ROM 20のそのアドレスからデータバス２を介して命令を
取り込んで命令を実行するという一連の動作を繰り返し
てプログラムを実行する。
【００１５】CPU 10はこの一連の動作の中で演算結果を
格納する必要が生じると、書き込みを指示する制御信号
とともに、演算結果を格納すべく消去するROM 20のブロ
ックを指定する信号を制御信号線3dに出力し、制御回路
4dはこの信号を分析して消去すべきブロックに対して信
号を出力してそのブロック内のデータを一斉消去する。
その後、消去したブロックの先頭アドレスから最終アド
レスへ、又は最終アドレスから先頭アドレスへ向けてCP
U 10の演算結果を順次格納する。
格納する必要が生じると、書き込みを指示する制御信号
とともに、演算結果を格納すべく消去するROM 20のブロ
ックを指定する信号を制御信号線3dに出力し、制御回路
4dはこの信号を分析して消去すべきブロックに対して信
号を出力してそのブロック内のデータを一斉消去する。
その後、消去したブロックの先頭アドレスから最終アド
レスへ、又は最終アドレスから先頭アドレスへ向けてCP
U 10の演算結果を順次格納する。
【００１６】また、一連の動作の中でROM 20から演算結
果を読み出す必要が生じると、CPU10は読み出しを指示
する制御信号を制御信号線3cを介して制御回路4cに出力
するとともに、読み出すべき演算結果が格納されている
ROM 20のアドレスをアドレスバス１に出力し、ROM 20の
そのアドレスからデータバス２を介して演算結果を取り
込む。
果を読み出す必要が生じると、CPU10は読み出しを指示
する制御信号を制御信号線3cを介して制御回路4cに出力
するとともに、読み出すべき演算結果が格納されている
ROM 20のアドレスをアドレスバス１に出力し、ROM 20の
そのアドレスからデータバス２を介して演算結果を取り
込む。
【００１７】実施例２．図３は図１に示すワンチップマ
イコンの他の実施例におけるROM 20の演算結果格納用領
域及び制御回路4d近辺のブロック図である。本実施例で
は、制御回路4dとROM 20の演算結果格納用領域とは１本
の制御信号線3dで接続されている。
イコンの他の実施例におけるROM 20の演算結果格納用領
域及び制御回路4d近辺のブロック図である。本実施例で
は、制御回路4dとROM 20の演算結果格納用領域とは１本
の制御信号線3dで接続されている。
【００１８】次に、動作について説明する。なお、CPU
10の一連の動作は第１の実施例と同じであるので説明を
省略する。CPU 10はこの一連の動作の中で演算結果を格
納する必要が生じると、書き込みを指示する制御信号と
ともに、演算結果を格納すべく消去する範囲の先頭アド
レスと最終アドレスとを制御信号線3dに出力し、制御回
路4dはこの先頭アドレスと最終アドレスとを分解し、制
御信号線3dを介してROM 20に消去すべき範囲の先頭アド
レス（アドレスＳ）と最終アドレス（アドレスＥ）との
制御信号を送り、アドレスＳとアドレスＥの間のデータ
を消去する。その後、消去した範囲の先頭アドレスから
最終アドレスへ、又は最終アドレスから先頭アドレスへ
向けてCPU 10の演算結果を順次格納する。
10の一連の動作は第１の実施例と同じであるので説明を
省略する。CPU 10はこの一連の動作の中で演算結果を格
納する必要が生じると、書き込みを指示する制御信号と
ともに、演算結果を格納すべく消去する範囲の先頭アド
レスと最終アドレスとを制御信号線3dに出力し、制御回
路4dはこの先頭アドレスと最終アドレスとを分解し、制
御信号線3dを介してROM 20に消去すべき範囲の先頭アド
レス（アドレスＳ）と最終アドレス（アドレスＥ）との
制御信号を送り、アドレスＳとアドレスＥの間のデータ
を消去する。その後、消去した範囲の先頭アドレスから
最終アドレスへ、又は最終アドレスから先頭アドレスへ
向けてCPU 10の演算結果を順次格納する。
【００１９】なお、一連の動作の中でROM 20の所定アド
レスから演算結果を読み出す動作は実施例１と同様であ
るので説明を省略する。
レスから演算結果を読み出す動作は実施例１と同様であ
るので説明を省略する。
【００２０】
【発明の効果】以上のように、本発明のワンチップマイ
コンは、電気的消去書き込み可能な不揮発性メモリをRO
M に用いて、ROM の所定領域は読み出しのみを行なうよ
うに制御し、この領域以外の領域へのデータ書き込みを
可能とすることにより、RAM が不要となりチップ面積を
小さく抑えるという優れた効果を奏する。
コンは、電気的消去書き込み可能な不揮発性メモリをRO
M に用いて、ROM の所定領域は読み出しのみを行なうよ
うに制御し、この領域以外の領域へのデータ書き込みを
可能とすることにより、RAM が不要となりチップ面積を
小さく抑えるという優れた効果を奏する。
【図１】本発明に係るワンチップマイコンのブロック図
である。
である。
【図２】図１に示すワンチップマイコンの一実施例の一
部ブロック図である。
部ブロック図である。
【図３】図１に示すワンチップマイコンの他の実施例の
一部ブロック図である。
一部ブロック図である。
【図４】従来のワンチップマイコンのブロック図であ
る。
る。
3c，3d 制御信号線 4c，4d 制御回路 10 CPU 20 ＲＯＭ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、一連の動作の中でRAM 40から演算結
果を読み出す必要が生じると、CPU10は読み出しを指示
する制御信号を制御信号線3bを介して制御回路4bに出力
するとともに、読み出すべき演算結果が格納されている
RAM 40のアドレスをアドレスバス１に出力し、RAM 40の
そのアドレスからデータバス２を介して演算結果を取り
込む。
果を読み出す必要が生じると、CPU10は読み出しを指示
する制御信号を制御信号線3bを介して制御回路4bに出力
するとともに、読み出すべき演算結果が格納されている
RAM 40のアドレスをアドレスバス１に出力し、RAM 40の
そのアドレスからデータバス２を介して演算結果を取り
込む。
Claims (2)
- 【請求項１】 所定領域以外の領域が複数ブロックに分
割された電気的消去書き込み可能なフラッシュ型不揮発
性メモリからなるROM と、該ROM からデータ読み出しの
みを行なうように制御する第１の制御回路と、該ROM の
複数ブロックに分割された領域の所定ブロックを指定し
て該ブロックのデータを一斉に消去し、該ブロックに新
たにデータを書き込む第２の制御回路と、第２の制御回
路と前記複数ブロックとをそれぞれ接続する制御信号線
とを備えたことを特徴とするワンチップマイクロコンピ
ュータ。 - 【請求項２】 電気的消去書き込み可能型の不揮発性メ
モリからなるROM と、該ROM からデータ読み出しのみを
行なうように制御する第１の制御回路と、該所定領域以
外の該ROM の領域に含まれる所定範囲を指定して該所定
範囲のデータを消去し、新たにデータを書き込む第２の
制御回路とを備えたことを特徴とするワンチップマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10915693A JPH06324938A (ja) | 1993-05-11 | 1993-05-11 | ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10915693A JPH06324938A (ja) | 1993-05-11 | 1993-05-11 | ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06324938A true JPH06324938A (ja) | 1994-11-25 |
Family
ID=14503063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10915693A Pending JPH06324938A (ja) | 1993-05-11 | 1993-05-11 | ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06324938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975547B2 (en) | 2003-06-17 | 2005-12-13 | Samsung Electronics Co., Ltd. | Flash memory devices that support efficient memory locking operations and methods of operating flash memory devices |
| JP2013131289A (ja) * | 2007-03-07 | 2013-07-04 | Mosaid Technologies Inc | フラッシュメモリ向け部分ブロック消去アーキテクチャ |
-
1993
- 1993-05-11 JP JP10915693A patent/JPH06324938A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975547B2 (en) | 2003-06-17 | 2005-12-13 | Samsung Electronics Co., Ltd. | Flash memory devices that support efficient memory locking operations and methods of operating flash memory devices |
| JP2013131289A (ja) * | 2007-03-07 | 2013-07-04 | Mosaid Technologies Inc | フラッシュメモリ向け部分ブロック消去アーキテクチャ |
| US8842472B2 (en) | 2007-03-07 | 2014-09-23 | Conversant Intellectual Property Management Inc. | Partial block erase architecture for flash memory |
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