JP2000276883A - 不揮発性メモリの書き込み回路 - Google Patents
不揮発性メモリの書き込み回路Info
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Abstract
(57)【要約】
【課題】 不揮発性メモリの書き込み時間を短縮する。
【解決手段】 フラッシュメモリ１の１ページの全内容
を書き換える場合、コマンドデータが存在しない為、書
き込み制御回路１０は論路値「０」の指示信号ＰＡＧＥ
ＷＲＴが供給されてフラッシュメモリ１の書き込み動作
を制御する。即ち、フラッシュメモリ１における一連の
書き換えシーケンスの中で、フラッシュメモリ１のペー
ジバッファ５、６に対する既存データの出力動作を禁止
でき、書き込み時間を短縮できる。特に、フラッシュメ
モリ１は１セル当たりの書き込み時間が数ｍｓｅｃと長
い為、本発明の作用効果は顕著に現れる。
を書き換える場合、コマンドデータが存在しない為、書
き込み制御回路１０は論路値「０」の指示信号ＰＡＧＥ
ＷＲＴが供給されてフラッシュメモリ１の書き込み動作
を制御する。即ち、フラッシュメモリ１における一連の
書き換えシーケンスの中で、フラッシュメモリ１のペー
ジバッファ５、６に対する既存データの出力動作を禁止
でき、書き込み時間を短縮できる。特に、フラッシュメ
モリ１は１セル当たりの書き込み時間が数ｍｓｅｃと長
い為、本発明の作用効果は顕著に現れる。
Description
【０００１】
【発明の属する技術分野】本発明は、データの電気消去
及びデータの書き込み読み出しが可能な特性を有する不
揮発性メモリの書き込み回路に関する。
及びデータの書き込み読み出しが可能な特性を有する不
揮発性メモリの書き込み回路に関する。
【０００２】
【従来の技術】図３は不揮発性メモリの書き込み回路を
示すブロック図である。
示すブロック図である。
【０００３】図３において、フラッシュメモリ（１０
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０２）の１ブロック分の記憶容量を有し、１バイト
に１対１に対応するフラグを有する。例えば、ページバ
ッファ（１０２）が１２８バイトの場合、内部フラグは
１２８個である。ページバッファ（１０２）は、フラッ
シュメモリ（１０１）の予め定められた１ブロックの内
容を書き換える際、新規データが格納されるものであ
る。この時、ページバッファ（１０２）における新規デ
ータ格納位置に対応するフラグは論理値「１」に変化す
る。ページバッファ（１０２）のフラグが論理値「１」
に変化すると、対応するバイトはその後は格納禁止状態
となる。（外部のＰＲＯＭライタを使用する場合は、フ
ラグの状態に関わらず書き込み可能である）使用者は、
フラッシュメモリ（１０１）の記憶内容を書き換える場
合、１ブロック単位で全内容を書き換えるか、又は、１
ブロック単位で任意のバイトのみを書き換えるか、の何
れかを選択することになる。
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０２）の１ブロック分の記憶容量を有し、１バイト
に１対１に対応するフラグを有する。例えば、ページバ
ッファ（１０２）が１２８バイトの場合、内部フラグは
１２８個である。ページバッファ（１０２）は、フラッ
シュメモリ（１０１）の予め定められた１ブロックの内
容を書き換える際、新規データが格納されるものであ
る。この時、ページバッファ（１０２）における新規デ
ータ格納位置に対応するフラグは論理値「１」に変化す
る。ページバッファ（１０２）のフラグが論理値「１」
に変化すると、対応するバイトはその後は格納禁止状態
となる。（外部のＰＲＯＭライタを使用する場合は、フ
ラグの状態に関わらず書き込み可能である）使用者は、
フラッシュメモリ（１０１）の記憶内容を書き換える場
合、１ブロック単位で全内容を書き換えるか、又は、１
ブロック単位で任意のバイトのみを書き換えるか、の何
れかを選択することになる。
【０００４】即ち、１ブロック単位で全内容を書き換え
る場合、ページバッファ（１０２）の全バイトに対し外
部のＰＲＯＭライタ等から１２８バイトの新規データを
格納する（ステップ１）。ページバッファ（１０２）に
対しフラッシュメモリ（１０１）のｎブロックのうち書
き換えの対象である所定１ブロックの全内容を出力す
る。この時、ページバッファ（１０２）内部の全フラグ
は論理値「１」に変化済みの為、ページバッファ（１０
２）の内容は外部からの供給内容のまま変更されること
はない（ステップ２）。フラッシュメモリ（１０１）の
所定１ブロックの全内容を消去する（ステップ３）。フ
ラッシュメモリ（１０１）の所定１ブロックに対しペー
ジバッファ（１０２）の１２８バイト分の新規データを
書き込む（ステップ４）。という４個の処理ステップを
実行する必要がある。
る場合、ページバッファ（１０２）の全バイトに対し外
部のＰＲＯＭライタ等から１２８バイトの新規データを
格納する（ステップ１）。ページバッファ（１０２）に
対しフラッシュメモリ（１０１）のｎブロックのうち書
き換えの対象である所定１ブロックの全内容を出力す
る。この時、ページバッファ（１０２）内部の全フラグ
は論理値「１」に変化済みの為、ページバッファ（１０
２）の内容は外部からの供給内容のまま変更されること
はない（ステップ２）。フラッシュメモリ（１０１）の
所定１ブロックの全内容を消去する（ステップ３）。フ
ラッシュメモリ（１０１）の所定１ブロックに対しペー
ジバッファ（１０２）の１２８バイト分の新規データを
書き込む（ステップ４）。という４個の処理ステップを
実行する必要がある。
【０００５】一方、１ブロック単位で一部内容のみを書
き換える場合、ページバッファ（１０２）の書き換え対
象バイトに対し外部のＰＲＯＭライタ等から１〜１２７
バイトの新規データを格納する（ステップ１）。ページ
バッファ（１０２）に対しフラッシュメモリ（１０１）
のｎブロックのうち書き換えの対象である所定１ブロッ
クの全内容を出力する。この時、ページバッファ（１０
２）内部の書き換え対象バイトのフラグのみが論理値
「１」に変化する為、ページバッファ（１０２）内部の
書き換え対象外のバイトはフラッシュメモリ（１０１）
の所定１ブロックの出力と同一論理値となる（ステップ
２）。フラッシュメモリ（１０１）の所定１ブロックの
全内容を消去する（ステップ３）。フラッシュメモリ
（１０１）の所定１ブロックに対しページバッファ（１
０２）の１２８バイト分のデータを書き込む（ステップ
４）。という４個の処理ステップを実行する必要があ
る。
き換える場合、ページバッファ（１０２）の書き換え対
象バイトに対し外部のＰＲＯＭライタ等から１〜１２７
バイトの新規データを格納する（ステップ１）。ページ
バッファ（１０２）に対しフラッシュメモリ（１０１）
のｎブロックのうち書き換えの対象である所定１ブロッ
クの全内容を出力する。この時、ページバッファ（１０
２）内部の書き換え対象バイトのフラグのみが論理値
「１」に変化する為、ページバッファ（１０２）内部の
書き換え対象外のバイトはフラッシュメモリ（１０１）
の所定１ブロックの出力と同一論理値となる（ステップ
２）。フラッシュメモリ（１０１）の所定１ブロックの
全内容を消去する（ステップ３）。フラッシュメモリ
（１０１）の所定１ブロックに対しページバッファ（１
０２）の１２８バイト分のデータを書き込む（ステップ
４）。という４個の処理ステップを実行する必要があ
る。
【０００６】
【発明が解決しようとする課題】しかし、フラッシュメ
モリ（１０１）の所定１ブロックの全内容を書き換える
場合、ページバッファ（１０２）に対するフラッシュメ
モリ（１０１）の所定１ブロックの内容出力動作が不要
であるにも関わらず実行しなければならない為、フラッ
シュメモリ（１０１）の書き換え時間短縮の障害となっ
ていた。
モリ（１０１）の所定１ブロックの全内容を書き換える
場合、ページバッファ（１０２）に対するフラッシュメ
モリ（１０１）の所定１ブロックの内容出力動作が不要
であるにも関わらず実行しなければならない為、フラッ
シュメモリ（１０１）の書き換え時間短縮の障害となっ
ていた。
【０００７】そこで、本発明は、不揮発性メモリを構成
する１ブロックの全内容を書き換えるのか一部内容を書
き換えるのかに応じて、書き換えシーケンスを制御する
不揮発性メモリの書き込み回路を提供することを目的と
する。
する１ブロックの全内容を書き換えるのか一部内容を書
き換えるのかに応じて、書き換えシーケンスを制御する
不揮発性メモリの書き込み回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、前記不揮発性メモリにお
ける所定１ブロックの全データ書き換え又は所定ブロッ
クの一部データ書き換えを指示するコマンドデータに応
じて、前記不揮発性メモリの所定ブロックに対する書き
込みシーケンスを制御する制御回路と、を備えたことを
特徴とする。
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、前記不揮発性メモリにお
ける所定１ブロックの全データ書き換え又は所定ブロッ
クの一部データ書き換えを指示するコマンドデータに応
じて、前記不揮発性メモリの所定ブロックに対する書き
込みシーケンスを制御する制御回路と、を備えたことを
特徴とする。
【０００９】また、前記コマンドデータの値が前記所定
１ブロックの一部データの書き換えを指示する時、前記
制御回路は、前記バッファ回路に対し書き換えが必要な
新規データの書き込み、前記所定１ブロックから前記バ
ッファ回路に対し書き換えが不要な既存データの書き込
み、前記所定１ブロックの全データ消去、前記バッファ
回路から前記所定１ブロックに対し新規及び既存データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
１ブロックの一部データの書き換えを指示する時、前記
制御回路は、前記バッファ回路に対し書き換えが必要な
新規データの書き込み、前記所定１ブロックから前記バ
ッファ回路に対し書き換えが不要な既存データの書き込
み、前記所定１ブロックの全データ消去、前記バッファ
回路から前記所定１ブロックに対し新規及び既存データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
【００１０】また、前記コマンドデータの値が前記所定
１ブロックの全データの書き換えを指示する時、前記制
御回路は、前記バッファ回路に対し新規な全データの書
き込み、前記所定１ブロックの全データ消去、前記バッ
ファ回路から前記所定１ブロックに対し新規な全データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
１ブロックの全データの書き換えを指示する時、前記制
御回路は、前記バッファ回路に対し新規な全データの書
き込み、前記所定１ブロックの全データ消去、前記バッ
ファ回路から前記所定１ブロックに対し新規な全データ
の書き込み、の書き込みシーケンスを実行させることを
特徴とする。
【００１１】また、前記コマンドデータの値が前記所定
１ブロックの全データの書き換えを指示する時、前記制
御回路は、前記所定１ブロックから前記バッファ回路に
対する既存データの書き込みを省略させることを特徴と
する。
１ブロックの全データの書き換えを指示する時、前記制
御回路は、前記所定１ブロックから前記バッファ回路に
対する既存データの書き込みを省略させることを特徴と
する。
【００１２】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。
的に説明する。
【００１３】図１は本発明の不揮発性メモリの書き込み
回路を示すブロック図である。
回路を示すブロック図である。
【００１４】図１において、フラッシュメモリ（１）
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。
【００１５】ローデコーダ（２）は、フラッシュメモリ
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。
【００１６】ページバッファ（５）（６）は、各々６４
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。ページバッファ（５）（６）は６
４バイトの格納位置に１対１に対応する６４個のフラグ
（図示せず）を有する。６４個のフラグが論理値「０」
に設定された状態のページバッファ（５）（６）に対し
新規データを格納すると、新規データ格納位置に１対１
に対応するフラグは論理値「１」に変化する。フラグが
論理値「１」に変化するのに従い、ページバッファ
（５）（６）のデータ格納済みバイトはその後の格納動
作を禁止された状態となる（外部のＰＲＯＭライタを使
用する場合は、フラグの状態に関わらず書き込み可能で
ある）。センスアンプ（７）は、カラムデコーダ（３）
（４）から選択出力される１バイトデータを電流増幅す
るものである。ＩＯブロック（８）は、データＤ７〜Ｄ
０を入出力するものである。
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。ページバッファ（５）（６）は６
４バイトの格納位置に１対１に対応する６４個のフラグ
（図示せず）を有する。６４個のフラグが論理値「０」
に設定された状態のページバッファ（５）（６）に対し
新規データを格納すると、新規データ格納位置に１対１
に対応するフラグは論理値「１」に変化する。フラグが
論理値「１」に変化するのに従い、ページバッファ
（５）（６）のデータ格納済みバイトはその後の格納動
作を禁止された状態となる（外部のＰＲＯＭライタを使
用する場合は、フラグの状態に関わらず書き込み可能で
ある）。センスアンプ（７）は、カラムデコーダ（３）
（４）から選択出力される１バイトデータを電流増幅す
るものである。ＩＯブロック（８）は、データＤ７〜Ｄ
０を入出力するものである。
【００１７】コマンドデコーダ（９）は、フラッシュメ
モリ（１）を構成する第１又は第２記憶領域（１ａ）
（１ｂ）の選択された側の記憶領域の内容に関し、所定
１ページの全内容を書き換えるか、所定１ページの任意
バイトのみを書き換えるかを指示する指示信号ＰＡＧＥ
ＷＲＴを出力するものである。コマンドデコーダ（９）
は、フラッシュメモリ（１）の為のアドレスデータＡ１
５〜Ａ０、データＤ７〜Ｄ０の状態を解読する。即ち、
フラッシュメモリ（１）の特定ブロックの内容を書き換
える場合、コマンドデコーダ（９）に対し、或る特徴付
けられたアドレスデータＡ１５〜Ａ０及びデータＤ７〜
Ｄ０の配列を事前に供給する。例えば、コマンドデコー
ダ（９）は、 アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ
７〜Ｄ０＝５５Ｈ アドレスデータＡ１５〜Ａ０＝５５５５Ｈ、データＤ
７〜Ｄ０＝ＡＡＨ を解読することにより、コマンドデータが供給されてい
るものと判断し、その後、 アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ
７〜Ｄ０＝２０Ｈ を解読した時は、所定１ページの任意バイトのみを書き
換える指示であると判断して論理値「０」の指示信号Ｐ
ＡＧＥＷＲＴを出力する。コマンドデコーダ（９）は
〜のコマンドデータが供給されない時は、論理値
「１」の指示信号ＰＡＧＥＷＲＴを出力する。
モリ（１）を構成する第１又は第２記憶領域（１ａ）
（１ｂ）の選択された側の記憶領域の内容に関し、所定
１ページの全内容を書き換えるか、所定１ページの任意
バイトのみを書き換えるかを指示する指示信号ＰＡＧＥ
ＷＲＴを出力するものである。コマンドデコーダ（９）
は、フラッシュメモリ（１）の為のアドレスデータＡ１
５〜Ａ０、データＤ７〜Ｄ０の状態を解読する。即ち、
フラッシュメモリ（１）の特定ブロックの内容を書き換
える場合、コマンドデコーダ（９）に対し、或る特徴付
けられたアドレスデータＡ１５〜Ａ０及びデータＤ７〜
Ｄ０の配列を事前に供給する。例えば、コマンドデコー
ダ（９）は、 アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ
７〜Ｄ０＝５５Ｈ アドレスデータＡ１５〜Ａ０＝５５５５Ｈ、データＤ
７〜Ｄ０＝ＡＡＨ を解読することにより、コマンドデータが供給されてい
るものと判断し、その後、 アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ
７〜Ｄ０＝２０Ｈ を解読した時は、所定１ページの任意バイトのみを書き
換える指示であると判断して論理値「０」の指示信号Ｐ
ＡＧＥＷＲＴを出力する。コマンドデコーダ（９）は
〜のコマンドデータが供給されない時は、論理値
「１」の指示信号ＰＡＧＥＷＲＴを出力する。
【００１８】書き込み制御回路（１０）は、フラッシュ
メモリ（１）の書き込み方法を指示する指示信号ＰＡＧ
ＥＷＲＴに従い、５個の信号ＢＬＣ、ＤＯＬＯＷＸ、Ｒ
ＥＣＡＬＬ、ＥＲＡＳＥ、ＰＲＯＧを出力する。図２は
フラッシュメモリ（１）に対する一連の書き込み処理を
実行する際の書き込み制御回路（１０）の信号出力状態
を表す論理図である。
メモリ（１）の書き込み方法を指示する指示信号ＰＡＧ
ＥＷＲＴに従い、５個の信号ＢＬＣ、ＤＯＬＯＷＸ、Ｒ
ＥＣＡＬＬ、ＥＲＡＳＥ、ＰＲＯＧを出力する。図２は
フラッシュメモリ（１）に対する一連の書き込み処理を
実行する際の書き込み制御回路（１０）の信号出力状態
を表す論理図である。
【００１９】１６ビットのアドレスデータＡ１５〜Ａ０
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータであり、コマンド
デコーダ（９）に対しフラッシュメモリ（１）の書き込
み方法を識別するコマンドデータとしてデータＤ７〜Ｄ
０と共に供給される。第１記憶領域（１ａ）は、２５６
個の偶数ブロックＥＶＥＮ及び２５６個の奇数ブロック
ＯＤＤを交互に配置した合計５１２ブロックから成る。
第２記憶領域（１ｂ）も同様に５１２ブロックから成
る。即ち、ローデコーダ（２）は、アドレスデータＡ１
５〜Ａ８が供給されることにより第１及び第２記憶領域
（５）（６）間で相対応する１対の偶数ブロック及び１
対の奇数ブロックの合計４ブロックを選択し、アドレス
データＡ６が供給されることにより１対の偶数ブロック
又は１対の奇数ブロックの何れか一方を選択する。カラ
ムデコーダ（３）（４）は、アドレスデータＡ５〜Ａ０
が供給されることによりローデコーダ（２）で選択済み
の第１及び第２記憶領域（１ａ）（１ｂ）における各１
ブロック内の所定１バイトを選択する。但し、カラムデ
コーダ（３）（４）は、第１又は第２記憶領域（３）
（４）の何れか一方を選択する為のアドレスデータＡ７
も供給される為、アドレスデータＡ７が論理値「０」の
時は第１記憶領域（１ａ）の所定１バイトを選択出力
し、アドレスデータＡ７が論理値「１」の時は第２記憶
領域（１ｂ）の所定１バイトを選択出力する。
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータであり、コマンド
デコーダ（９）に対しフラッシュメモリ（１）の書き込
み方法を識別するコマンドデータとしてデータＤ７〜Ｄ
０と共に供給される。第１記憶領域（１ａ）は、２５６
個の偶数ブロックＥＶＥＮ及び２５６個の奇数ブロック
ＯＤＤを交互に配置した合計５１２ブロックから成る。
第２記憶領域（１ｂ）も同様に５１２ブロックから成
る。即ち、ローデコーダ（２）は、アドレスデータＡ１
５〜Ａ８が供給されることにより第１及び第２記憶領域
（５）（６）間で相対応する１対の偶数ブロック及び１
対の奇数ブロックの合計４ブロックを選択し、アドレス
データＡ６が供給されることにより１対の偶数ブロック
又は１対の奇数ブロックの何れか一方を選択する。カラ
ムデコーダ（３）（４）は、アドレスデータＡ５〜Ａ０
が供給されることによりローデコーダ（２）で選択済み
の第１及び第２記憶領域（１ａ）（１ｂ）における各１
ブロック内の所定１バイトを選択する。但し、カラムデ
コーダ（３）（４）は、第１又は第２記憶領域（３）
（４）の何れか一方を選択する為のアドレスデータＡ７
も供給される為、アドレスデータＡ７が論理値「０」の
時は第１記憶領域（１ａ）の所定１バイトを選択出力
し、アドレスデータＡ７が論理値「１」の時は第２記憶
領域（１ｂ）の所定１バイトを選択出力する。
【００２０】ページバッファ（５）（６）は、第１又は
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。
【００２１】フラッシュメモリ（１）の所定１ページの
全内容を書き換える場合の動作を説明する。例えば、第
２記憶領域（１ｂ）内の隣接する１対の偶数及び奇数ブ
ロック（斜線）の全内容を書き換える場合とする。この
場合、コマンドデータが存在しない為、書き込み制御回
路（１０）に対し論理値「１」の指示信号ＰＡＧＥＷＲ
Ｔが供給され、書き込み制御回路（１０）の５出力信号
の論理値に従い、フラッシュメモリ（１）の書き込みが
制御される。先ず、信号ＢＬＣが「Ｈ」（論理値
「１」）に変化し、ページバッファ（６）（５）に対し
ページバッファ（６）（５）の順番で１２８バイトの新
規データが格納される。次に、信号ＤＯＬＯＷＸ、ＲＥ
ＣＡＬＬが「Ｈ」に変化する。この時、指示信号ＰＡＧ
ＥＷＲＴが「Ｈ」である為、ページバッファ（５）
（６）に対する第２記憶領域（１ｂ）内のデータ読み出
し動作が禁止される。詳しくは、ページバッファ（５）
（６）に対する第２記憶領域（１ｂ）内のデータ読み出
し動作の開始検出に伴い、直ちにこの動作が禁止され
る。これにより、ページバッファ（５）（６）に対する
フラッシュメモリ（１）の無駄な読み出し時間を省略で
きる。次に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に
変化し、第２記憶領域（１ｂ）内における前記１対の偶
数及び奇数ブロックの全内容が消去される。次に、信号
ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」に変化し、第２記憶領
域（１ｂ）の前記偶数ブロックＥＶＥＮ（斜線）に対し
ページバッファ（６）に格納された６４バイト分の新規
データが書き込まれる。次に、信号ＲＥＣＡＬＬのみが
「Ｈ」に変化し、ページバッファ（５）に格納された６
４バイト分の新規データがＩＯバス（１１）、センスア
ンプ（７）、ＩＯブロック（８）、ＩＯバス（１１）を
通ってページバッファ（６）に格納される。次に、信号
ＰＲＯＧのみが「Ｈ」に変化し、第２記憶領域（１ｂ）
の前記奇数ブロックＯＤＤ（斜線）に対しページバッフ
ァ（６）に格納された別の６４バイト分の新規データが
書き込まれる。以上より、第２記憶領域（１ｂ）に対す
る１ページ分の全データ書き込み動作が終了する。
全内容を書き換える場合の動作を説明する。例えば、第
２記憶領域（１ｂ）内の隣接する１対の偶数及び奇数ブ
ロック（斜線）の全内容を書き換える場合とする。この
場合、コマンドデータが存在しない為、書き込み制御回
路（１０）に対し論理値「１」の指示信号ＰＡＧＥＷＲ
Ｔが供給され、書き込み制御回路（１０）の５出力信号
の論理値に従い、フラッシュメモリ（１）の書き込みが
制御される。先ず、信号ＢＬＣが「Ｈ」（論理値
「１」）に変化し、ページバッファ（６）（５）に対し
ページバッファ（６）（５）の順番で１２８バイトの新
規データが格納される。次に、信号ＤＯＬＯＷＸ、ＲＥ
ＣＡＬＬが「Ｈ」に変化する。この時、指示信号ＰＡＧ
ＥＷＲＴが「Ｈ」である為、ページバッファ（５）
（６）に対する第２記憶領域（１ｂ）内のデータ読み出
し動作が禁止される。詳しくは、ページバッファ（５）
（６）に対する第２記憶領域（１ｂ）内のデータ読み出
し動作の開始検出に伴い、直ちにこの動作が禁止され
る。これにより、ページバッファ（５）（６）に対する
フラッシュメモリ（１）の無駄な読み出し時間を省略で
きる。次に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に
変化し、第２記憶領域（１ｂ）内における前記１対の偶
数及び奇数ブロックの全内容が消去される。次に、信号
ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」に変化し、第２記憶領
域（１ｂ）の前記偶数ブロックＥＶＥＮ（斜線）に対し
ページバッファ（６）に格納された６４バイト分の新規
データが書き込まれる。次に、信号ＲＥＣＡＬＬのみが
「Ｈ」に変化し、ページバッファ（５）に格納された６
４バイト分の新規データがＩＯバス（１１）、センスア
ンプ（７）、ＩＯブロック（８）、ＩＯバス（１１）を
通ってページバッファ（６）に格納される。次に、信号
ＰＲＯＧのみが「Ｈ」に変化し、第２記憶領域（１ｂ）
の前記奇数ブロックＯＤＤ（斜線）に対しページバッフ
ァ（６）に格納された別の６４バイト分の新規データが
書き込まれる。以上より、第２記憶領域（１ｂ）に対す
る１ページ分の全データ書き込み動作が終了する。
【００２２】次いで、フラッシュメモリ（１）における
所定１ページの任意バイトのみを書き換える場合の動作
を説明する。例えば、第１記憶領域（１ａ）内の隣接す
る１対の偶数及び奇数ブロック（斜線）の任意バイトの
みを書き換える場合とする。この場合、コマンドデータ
が存在する為、書き込み制御回路（１０）に対し論理値
「０」の指示信号ＰＡＧＥＷＲＴが供給され、書き込み
制御回路（１０）の５出力信号の論理値に従い、フラッ
シュメモリ（１）の書き込みが制御される。先ず、信号
ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバッ
ファ（５）（６）に対しページバッファ（５）（６）の
順番でアドレスデータＡ６〜Ａ０での指定位置のみ新規
データが格納される。次に、信号ＤＯＬＯＷＸ、ＲＥＣ
ＡＬＬが「Ｈ」に変化する。この時、指示信号ＰＡＧＥ
ＷＲＴが「Ｌ」（論理値「０」）である為、ページバッ
ファ（５）（６）に対する第１記憶領域（１ａ）内の前
記偶数及び奇数ブロックのデータ読み出し動作が実行さ
れる。詳しくは、ページバッファ（５）に対し第１記憶
領域（１ａ）内の前記偶数ブロックＥＶＥＮの内容が出
力され、ページバッファ（６）に対し第１記憶領域（１
ａ）内の前記奇数ブロックＯＤＤの内容が出力される。
ページバッファ（５）（６）の新規データ格納位置以外
のバイトフラグは論理値「０」である為、残りのバイト
には第１記憶領域（１ａ）の前記偶数及び奇数ブロック
の既存データが格納される。次に、信号ＤＯＬＯＷＸ、
ＥＲＡＳＥが「Ｈ」に変化し、第１記憶領域（１ａ）内
における前記１対の偶数及び奇数ブロックの全内容が消
去される。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」
に変化し、第１記憶領域（１ａ）の前記偶数ブロックＥ
ＶＥＮ（斜線）に対しページバッファ（５）に格納され
た６４バイト分の新規及び既存データが書き込まれる。
次に、信号ＲＥＣＡＬＬのみが「Ｈ」に変化し、ページ
バッファ（６）に格納された６４バイト分の新規及び既
存データがＩＯバス（１１）、センスアンプ（７）、Ｉ
Ｏブロック（８）、ＩＯバス（１１）を通ってページバ
ッファ（５）に格納される。次に、信号ＰＲＯＧのみが
「Ｈ」に変化し、第１記憶領域（１ａ）の前記奇数ブロ
ックＯＤＤ（斜線）に対しページバッファ（５）に格納
された別の６４バイト分の新規及び既存データが書き込
まれる。以上より、第１記憶領域（１ａ）に対する１ペ
ージ分のデータ書き込み動作が終了する。
所定１ページの任意バイトのみを書き換える場合の動作
を説明する。例えば、第１記憶領域（１ａ）内の隣接す
る１対の偶数及び奇数ブロック（斜線）の任意バイトの
みを書き換える場合とする。この場合、コマンドデータ
が存在する為、書き込み制御回路（１０）に対し論理値
「０」の指示信号ＰＡＧＥＷＲＴが供給され、書き込み
制御回路（１０）の５出力信号の論理値に従い、フラッ
シュメモリ（１）の書き込みが制御される。先ず、信号
ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバッ
ファ（５）（６）に対しページバッファ（５）（６）の
順番でアドレスデータＡ６〜Ａ０での指定位置のみ新規
データが格納される。次に、信号ＤＯＬＯＷＸ、ＲＥＣ
ＡＬＬが「Ｈ」に変化する。この時、指示信号ＰＡＧＥ
ＷＲＴが「Ｌ」（論理値「０」）である為、ページバッ
ファ（５）（６）に対する第１記憶領域（１ａ）内の前
記偶数及び奇数ブロックのデータ読み出し動作が実行さ
れる。詳しくは、ページバッファ（５）に対し第１記憶
領域（１ａ）内の前記偶数ブロックＥＶＥＮの内容が出
力され、ページバッファ（６）に対し第１記憶領域（１
ａ）内の前記奇数ブロックＯＤＤの内容が出力される。
ページバッファ（５）（６）の新規データ格納位置以外
のバイトフラグは論理値「０」である為、残りのバイト
には第１記憶領域（１ａ）の前記偶数及び奇数ブロック
の既存データが格納される。次に、信号ＤＯＬＯＷＸ、
ＥＲＡＳＥが「Ｈ」に変化し、第１記憶領域（１ａ）内
における前記１対の偶数及び奇数ブロックの全内容が消
去される。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」
に変化し、第１記憶領域（１ａ）の前記偶数ブロックＥ
ＶＥＮ（斜線）に対しページバッファ（５）に格納され
た６４バイト分の新規及び既存データが書き込まれる。
次に、信号ＲＥＣＡＬＬのみが「Ｈ」に変化し、ページ
バッファ（６）に格納された６４バイト分の新規及び既
存データがＩＯバス（１１）、センスアンプ（７）、Ｉ
Ｏブロック（８）、ＩＯバス（１１）を通ってページバ
ッファ（５）に格納される。次に、信号ＰＲＯＧのみが
「Ｈ」に変化し、第１記憶領域（１ａ）の前記奇数ブロ
ックＯＤＤ（斜線）に対しページバッファ（５）に格納
された別の６４バイト分の新規及び既存データが書き込
まれる。以上より、第１記憶領域（１ａ）に対する１ペ
ージ分のデータ書き込み動作が終了する。
【００２３】本発明の実施の形態によれば、フラッシュ
メモリ（１）の１ページの全内容を書き換える場合、コ
マンドデータの有無を判別した結果に従い、フラッシュ
メモリ（１）のページバッファ（５）（６）に対するデ
ータ出力動作を禁止でき、書き込み時間を短縮できる作
用効果を奏する。特に、フラッシュメモリ（１）は１セ
ル当たりの書き込み時間が数ｍｓｅｃと長い為、本発明
の作用効果は顕著に現れる。
メモリ（１）の１ページの全内容を書き換える場合、コ
マンドデータの有無を判別した結果に従い、フラッシュ
メモリ（１）のページバッファ（５）（６）に対するデ
ータ出力動作を禁止でき、書き込み時間を短縮できる作
用効果を奏する。特に、フラッシュメモリ（１）は１セ
ル当たりの書き込み時間が数ｍｓｅｃと長い為、本発明
の作用効果は顕著に現れる。
【００２４】
【発明の効果】本発明によれば、不揮発性メモリの特定
ブロックの全内容を書き換える場合、コマンドデータの
有無を判別した結果に従い、不揮発性メモリのバッファ
回路に対するデータ出力動作を禁止でき、書き込み時間
を短縮できる利点が得られる。特に、不揮発性メモリは
１セル当たりの書き込み時間が数ｍｓｅｃと長い為、本
発明の作用効果は顕著に現れる。
ブロックの全内容を書き換える場合、コマンドデータの
有無を判別した結果に従い、不揮発性メモリのバッファ
回路に対するデータ出力動作を禁止でき、書き込み時間
を短縮できる利点が得られる。特に、不揮発性メモリは
１セル当たりの書き込み時間が数ｍｓｅｃと長い為、本
発明の作用効果は顕著に現れる。
【図１】本発明の不揮発性メモリの書き込み回路を示す
ブロック図である。
ブロック図である。
【図２】書き込み制御回路の信号出力状態を表す論理図
である。
である。
【図３】従来回路を示すブロック図である。
（１） フラッシュメモリ （１ａ） 第１記憶領域 （１ｂ） 第２記憶領域 （５）（６） ページバッファ （９） コマンドデコーダ （１０） 書き込み制御回路
Claims (4)
- 【請求項１】 データの電気消去及びデータの書き込み
読み出しが可能な特性を有し、一定記憶容量の複数ブロ
ックから成る不揮発性メモリと、 前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、 前記不揮発性メモリにおける所定１ブロックの全データ
書き換え又は所定ブロックの一部データ書き換えを指示
するコマンドデータに応じて、前記不揮発性メモリの所
定ブロックに対する書き込みシーケンスを制御する制御
回路と、 を備えたことを特徴とする不揮発性メモリの書き込み回
路。 - 【請求項２】 前記コマンドデータの値が前記所定１ブ
ロックの一部データの書き換えを指示する時、前記制御
回路は、前記バッファ回路に対し書き換えが必要な新規
データの書き込み、前記所定１ブロックから前記バッフ
ァ回路に対し書き換えが不要な既存データの書き込み、
前記所定１ブロックの全データ消去、前記バッファ回路
から前記所定１ブロックに対し新規及び既存データの書
き込み、の書き込みシーケンスを実行させることを特徴
とする請求項１記載の不揮発性メモリの書き込み回路。 - 【請求項３】 前記コマンドデータの値が前記所定１ブ
ロックの全データの書き換えを指示する時、前記制御回
路は、前記バッファ回路に対し新規な全データの書き込
み、前記所定１ブロックの全データ消去、前記バッファ
回路から前記所定１ブロックに対し新規な全データの書
き込み、の書き込みシーケンスを実行させることを特徴
とする請求項１記載の不揮発性メモリの書き込み回路。 - 【請求項４】 前記コマンドデータの値が前記所定１ブ
ロックの全データの書き換えを指示する時、前記制御回
路は、前記所定１ブロックから前記バッファ回路に対す
る既存データの書き込みを省略させることを特徴とする
請求項２記載の不揮発性メモリの書き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179199A JP2000276883A (ja) | 1999-03-25 | 1999-03-25 | 不揮発性メモリの書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8179199A JP2000276883A (ja) | 1999-03-25 | 1999-03-25 | 不揮発性メモリの書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276883A true JP2000276883A (ja) | 2000-10-06 |
Family
ID=13756322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8179199A Pending JP2000276883A (ja) | 1999-03-25 | 1999-03-25 | 不揮発性メモリの書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000276883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003030180A1 (en) * | 2001-09-28 | 2003-04-10 | M-Systems Flash Disk Pioneers Ltd. | Flash management system using only sequential write |
| US6917543B2 (en) | 2002-08-30 | 2005-07-12 | Nec Electronics Corporation | Flash memory for improving write access time |
-
1999
- 1999-03-25 JP JP8179199A patent/JP2000276883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003030180A1 (en) * | 2001-09-28 | 2003-04-10 | M-Systems Flash Disk Pioneers Ltd. | Flash management system using only sequential write |
| US6917543B2 (en) | 2002-08-30 | 2005-07-12 | Nec Electronics Corporation | Flash memory for improving write access time |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080708 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080909 |