JP2000276881A - 不揮発性メモリの書き込み回路 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリの書き込み特性を改善する。 【解決手段】 コマンドデコーダ９に対し、フラッシュ
メモリ１の全ページ一括消去又はページ単位消去決定す
るコマンドデータ、フラッシュメモリ１のデータ消去
時間を制御するコマンドデータを供給する。コマンド
デコーダ９はコマンドデータの解読結果が全ページ一
括消去を表す時は論理値「１」の一括消去制御信号ＡＬ
Ｌ／ＰＡＧＥを電圧発生回路１２に供給する。この時、
電圧発生回路１２は、フラッシュメモリ１の全ワード線
及び全ビット線を活性化する信号ＡＣＴＩＶＥを出力す
る。コマンドデコーダ９はコマンドレジスタ１３に対し
コマンドデータを解読して何れか１ビットのみ論理値
「１」となる書き込み時間制御信号ＴＩＭＥＣＴＬを供
給する。切換回路１５は書き込み時間制御信号ＴＩＭＥ
ＣＴＬに応じてカウンタ１４の何れか１個の分周信号Ｄ
ＩＶＩＤＥを電圧発生回路１２に供給する。これより、
フラッシュメモリ１の全セルのコントロールゲートに対
し１５ボルトの高電圧が分周時間だけ一括印加されデー
タが一括消去される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの電気消去
及びデータの書き込み読み出しが可能な特性を有する不
揮発性メモリの書き込み回路に関する。

【０００２】

【従来の技術】図３は不揮発性メモリの書き込み回路を
示すブロック図である。

【０００３】図３において、フラッシュメモリ（１０
１）はデータの電気消去及びデータの書き込み読み出し
が可能な不揮発性の特性を有し、マイクロコンピュータ
のプログラムメモリ、データメモリ等に使用される。フ
ラッシュメモリ（１０１）は一定記憶容量の複数ブロッ
ク１〜ｎに分割され、各ブロック単位でデータ書き換え
動作を実行する構造である。例えば、フラッシュメモリ
（１０１）の１ブロックは１２８バイト（＝１ページ）
である。ページバッファ（１０２）はフラッシュメモリ
（１０２）の１ブロック分の記憶容量を有し、１バイト
に１対１に対応するフラグを有する。例えば、ページバ
ッファ（１０２）が１２８バイトの場合、内部フラグは
１２８個である。ページバッファ（１０２）は、フラッ
シュメモリ（１０１）の予め定められた１ブロックの内
容を書き換える際、新規データが格納されるものであ
る。この時、ページバッファ（１０２）における新規デ
ータ格納位置に対応するフラグは論理値「１」に変化す
る。ページバッファ（１０２）のフラグが論理値「１」
に変化すると、対応するバイトはその後は格納禁止状態
となる（外部ＰＲＯＭライタを使用する場合は、フラグ
の状態に関わらず書き換え可能である）。

【０００４】使用者は、フラッシュメモリ（１０１）の
記憶内容を書き換える場合、１ブロック単位で全内容を
書き換えるか、又は、１ブロック単位で任意のバイトの
みを書き換えるか、の何れかを選択することになる。

【０００５】即ち、１ブロック単位で全内容を書き換え
る場合、ページバッファ（１０２）の全バイトに対し外
部のＰＲＯＭライタ等から１２８バイトの新規データを
格納する（ステップ１）。ページバッファ（１０２）に
対しフラッシュメモリ（１０１）のｎブロックのうち書
き換えの対象である所定１ブロックの全内容を出力す
る。この時、ページバッファ（１０２）内部の全フラグ
は論理値「１」に変化済みの為、ページバッファ（１０
２）の内容は外部からの供給内容のまま変更されること
はない（ステップ２）。フラッシュメモリ（１０１）の
所定１ブロックの全内容を消去する（ステップ３）。フ
ラッシュメモリ（１０１）の所定１ブロックに対しペー
ジバッファ（１０２）の１２８バイト分の新規データを
書き込む（ステップ４）。という４個の処理ステップを
実行する必要がある。

【０００６】一方、１ブロック単位で一部内容のみを書
き換える場合、ページバッファ（１０２）の書き換え対
象バイトに対し外部のＰＲＯＭライタ等から１〜１２７
バイトの新規データを格納する（ステップ１）。ページ
バッファ（１０２）に対しフラッシュメモリ（１０１）
のｎブロックのうち書き換えの対象である所定１ブロッ
クの全内容を出力する。この時、ページバッファ（１０
２）内部の書き換え対象バイトのフラグのみが論理値
「１」に変化する為、ページバッファ（１０２）内部の
書き換え対象外のバイトはフラッシュメモリ（１０１）
の所定１ブロックの出力と同一論理値となる（ステップ
２）。フラッシュメモリ（１０１）の所定１ブロックの
全内容を消去する（ステップ３）。フラッシュメモリ
（１０１）の所定１ブロックに対しページバッファ（１
０２）の１２８バイト分のデータを書き込む（ステップ
４）。という４個の処理ステップを実行する必要があ
る。

【０００７】さて、フラッシュメモリ（１０１）を構成
する各セルの状態を説明する。

【０００８】図４はスプリットゲート型のフラッシュメ
モリのプログラム状態を示すセル構造図である。例え
ば、コントロールゲート（２０１）、ドレイン（２０
３）、ソース（２０４）に各々２ボルト、０ボルト、１
５ボルトを印加する。この電圧印加の作用として、コン
トロールゲート（２０１）、フローティングゲート（２
０２）、ソース（２０４）の各間隙が容量結合される。
即ち、フローティングゲート（２０２）は実際は電圧印
加されないが、例えば１１ボルトの高電圧印加を受けた
状態と等価となる。これより、ドレイン（２０３）及び
ソース（２０４）間に電子の連続するチャネルが形成さ
れ、このチャネル中のホットエレクトロンが絶縁膜（図
示せず）を介してフローティングゲート（２０２）に注
入される。この結果、フローティングゲート（２０２）
が負に帯電され、フラッシュメモリセルはプログラム状
態となる。

【０００９】図５はプログラムされたフラッシュメモリ
の読み出し状態を示すセル構造図、図６はプログラムさ
れていないフラッシュメモリの読み出し状態を示すセル
構造図である。図５、図６の何れの場合も、コントロー
ルゲート（２０１）、ドレイン（２０３）、ソース（２
０４）に各々４ボルト、０ボルト、２ボルトを印加す
る。プログラムされている場合、フローティングゲート
（２０２）が負に帯電している為、ドレイン（２０３）
及びソース（２０４）間にチャネルが形成されず、フラ
ッシュメモリセルはオフする。即ち、フラッシュメモリ
セルの読み出し内容は論理値「０」となる。一方、プロ
グラムされていない場合、フローティングゲートが負に
帯電していない為、ドレイン（２０３）及びソース（２
０４）間にチャネルが形成され、フラッシュメモリセル
はオンする。即ち、フラッシュメモリセルの読み出し内
容は論理値「１」となる。

【００１０】図７はフラッシュメモリの消去状態を示す
セル構造図である。例えば、コントロールゲート（２０
１）、ドレイン（２０３）、ソース（２０４）に１５ボ
ルト、０ボルト、０ボルトを印加する。この電圧印加の
作用として、フローティングゲート（２０２）に存在す
る電子は絶縁膜を介してコントロールゲート（２０１）
へ移動する。この時、ドレイン（２０３）及びソース
（２０４）間は同電位である為、チャネルは形成されな
い。この結果、フラッシュメモリセルは消去状態とな
る。

【００１１】フラッシュメモリセルをプログラム状態、
読み出し状態、消去状態とする場合、従来は、コントロ
ールゲート（２０１）、ドレイン（２０３）、ソース
（２０４）に対し予め定められた固定電圧を固定時間だ
け印加するに過ぎなかった。

【００１２】

【発明が解決しようとする課題】さて、フラッシュメモ
リの消去を実行すると、フローティングゲート（２０
２）の注入電子がコントロールゲート（２０１）に移動
する際、移動電子がコントロールゲート（２０１）及び
フローティングゲート（２０２）間の絶縁膜にトラップ
される現象を生じる。つまり、フラッシュメモリの消去
動作を繰り返すに連れ、フローティングゲート（２０
２）からコントロールゲート（２０１）への電子の移動
が困難となり、消去特性が劣化する問題を生じる。これ
では正しいデータを書き込めない支障が生じる。

【００１３】また、フラッシュメモリの全記憶領域の内
容を消去する場合、１ブロック単位でデータ消去を順次
行う必要がある。しかし、フラッシュメモリの特定ブロ
ックの消去特性が悪いと、消去時間が固定の為、特定ブ
ロックの完全消去に要する時間に合わせて各ブロックの
消去時間を延長する必要がある。この結果、特定ブロッ
クの消去不良特性の影響を受け、フラッシュメモリの全
消去時間が極めて長くなる問題を生じる。

【００１４】そこで、本発明は、不揮発性メモリセルの
消去特性がブロック単位でばらついたり、劣化したりし
ても、短時間で一括消去を実現できる不揮発性メモリの
書き込み回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に創作されたものであり、データの電気消去
及びデータの書き込み読み出しが可能な特性を有し、一
定記憶容量の複数ブロックから成る不揮発性メモリと、
前記不揮発性メモリを構成する１ブロック分の格納容量
を有し、所定１ブロック中で書き換えを必要とするデー
タを格納するバッファ回路と、前記不揮発性メモリの所
定１ブロックにデータを書き込む以前に、前記不揮発性
メモリの為のアドレスデータ及び書き込み用データを予
め定められた値で組み合わせたコマンドデータが供給さ
れ、前記コマンドデータの解読結果に応じて、前記不揮
発性メモリを構成する全ブロックの内容を一括消去する
為の消去時間を制御する制御回路と、を備えたことを特
徴とする。

【００１６】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。

【００１７】図１は本発明の不揮発性メモリの書き込み
回路を示すブロック図である。

【００１８】図１において、フラッシュメモリ（１）
は、データを特定ブロック単位で電気消去でき且つデー
タを繰り返し書き込み及び読み出しできる不揮発性の特
性を有し、各々第１記憶領域（１ａ：LEFT ARRAY）及
び第２記憶領域（１ｂ：RIGHTARRAY）に均等分割され
る。フラッシュメモリ（１）にはマイクロコンピュータ
を各種論理演算動作させる為のプログラムデータ、テー
ブルデータ等が記憶される。フラッシュメモリ（１）の
第１及び第２記憶領域（１ａ）（１ｂ）は、例えば全記
憶容量が各々６４Ｋバイト（１ワード＝８ビットを表す
単位）で構成され、６４バイト単位の偶数ブロックＥＶ
ＥＮと奇数ブロックＯＤＤを交互に繰り返すものである
（偶数ブロックＥＶＥＮは０，２，４…番目、奇数ブロ
ックＯＤＤは１，３，５…番目を表す）。

【００１９】ローデコーダ（２）は、フラッシュメモリ
（１）を構成する第１又は第２記憶領域（１ａ）（１
ｂ）の何れか一方を選択し、選択された側の記憶領域か
ら６４バイト単位の偶数ブロック又は奇数ブロックを選
択するものである。第１カラムデコーダ（３）は、第１
記憶領域（１ａ）内で指定された６４バイト単位の偶数
又は奇数の１ブロック中の所定１バイトのみを選択する
ものである。第２カラムデコーダ（４）は、第２記憶領
域（１ｂ）内で指定された６４バイト単位の偶数又は奇
数の１ブロック中の所定１バイトのみを選択するもので
ある。

【００２０】ページバッファ（５）（６）は、各々６４
バイトの格納容量を有し、即ち、第１及び第２記憶領域
（１ａ）（１ｂ）を構成する偶数及び奇数ブロックと同
一記憶容量を有する。ページバッファ（５）（６）は６
４バイトの格納位置に１対１に対応する６４個のフラグ
（図示せず）を有する。６４個のフラグが論理値「０」
に設定された状態のページバッファ（５）（６）に対し
新規データを格納すると、新規データ格納位置に１対１
に対応するフラグは論理値「１」に変化する。フラグが
論理値「１」に変化するのに従い、ページバッファ
（５）（６）のデータ格納済みバイトはその後の格納動
作を禁止された状態となる（外部ＰＲＯＭライタを使用
する場合は、フラグの状態に関わらず書き換え可能であ
る）。センスアンプ（７）は、カラムデコーダ（３）
（４）から選択出力される１バイトデータを電流増幅す
るものである。ＩＯブロック（８）は、データＤ７〜Ｄ
０を入出力するものである。

【００２１】コマンドデコーダ（９）は、フラッシュメ
モリ（１）を構成する第１又は第２記憶領域（１ａ）
（１ｂ）の選択された側の記憶領域の内容に関し、所定
１ページの全内容を書き換えるか、所定１ページの任意
バイトのみを書き換えるかを指示する指示信号ＰＡＧＥ
ＷＲＴを出力するものである。コマンドデコーダ（９）
は、フラッシュメモリ（１）の為のアドレスデータＡ１
５〜Ａ０、データＤ７〜Ｄ０の状態を解読する。即ち、
フラッシュメモリ（１）の特定ブロックの内容を書き換
える場合、コマンドデコーダ（９）に対し、或る特徴付
けられたアドレスデータＡ１５〜Ａ０及びデータＤ７〜
Ｄ０の配列を事前に供給する。例えば、コマンドデコー
ダ（９）は、 アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ
７〜Ｄ０＝５５Ｈ アドレスデータＡ１５〜Ａ０＝５５５５Ｈ、データＤ
７〜Ｄ０＝ＡＡＨを解読することにより、コマンドデー
タが供給されているものと判断し、その後、 アドレスデータＡ１５〜Ａ０＝ＡＡＡＡＨ、データＤ
７〜Ｄ０＝２０Ｈ を解読した時は、所定１ページの任意バイトのみを書き
換える指示であると判断して論理値「０」の指示信号Ｐ
ＡＧＥＷＲＴを出力する。コマンドデコーダ（９）は
〜のコマンドデータが供給されない時は、論理値
「１」の指示信号ＰＡＧＥＷＲＴを出力する。

【００２２】書き込み制御回路（１０）は、フラッシュ
メモリ（１）の書き込み方法を指示する指示信号ＰＡＧ
ＥＷＲＴに従い、５個の信号ＢＬＣ、ＤＯＬＯＷＸ、Ｒ
ＥＣＡＬＬ、ＥＲＡＳＥ、ＰＲＯＧを出力する。図２は
フラッシュメモリ（１）に対する一連の書き込み処理を
実行する際の書き込み制御回路（１０）の信号出力状態
を表す論理図である。

【００２３】１６ビットのアドレスデータＡ１５〜Ａ０
は、フラッシュメモリ（１）及びページバッファ（５）
（６）をアドレス指定する為のデータであり、コマンド
デコーダ（９）に対しフラッシュメモリ（１）の書き込
み方法を識別するコマンドデータとしてデータＤ７〜Ｄ
０と共に供給される。第１記憶領域（１ａ）は、２５６
個の偶数ブロックＥＶＥＮ及び２５６個の奇数ブロック
ＯＤＤを交互に配置した合計５１２ブロックから成る。
第２記憶領域（１ｂ）も同様に５１２ブロックから成
る。即ち、ローデコーダ（２）は、アドレスデータＡ１
５〜Ａ８が供給されることにより第１及び第２記憶領域
（５）（６）間で相対応する１対の偶数ブロック及び１
対の奇数ブロックの合計４ブロックを選択し、アドレス
データＡ６が供給されることにより１対の偶数ブロック
又は１対の奇数ブロックの何れか一方を選択する。カラ
ムデコーダ（３）（４）は、アドレスデータＡ５〜Ａ０
が供給されることによりローデコーダ（２）で選択済み
の第１及び第２記憶領域（１ａ）（１ｂ）における各１
ブロック内の所定１バイトを選択する。但し、カラムデ
コーダ（３）（４）は、第１又は第２記憶領域（３）
（４）の何れか一方を選択する為のアドレスデータＡ７
も供給される為、アドレスデータＡ７が論理値「０」の
時は第１記憶領域（１ａ）の所定１バイトを選択出力
し、アドレスデータＡ７が論理値「１」の時は第２記憶
領域（１ｂ）の所定１バイトを選択出力する。

【００２４】ページバッファ（５）（６）は、第１又は
第２記憶領域（１ａ）（１ｂ）の何れの内容を書き換え
るかに応じて格納順序が異なる。即ち、第１記憶領域
（１ａ）の内容を書き換える場合はページバッファ
（５）（６）の順番で新規データを書き込み、第２記憶
領域（１ｂ）の内容を書き換える場合はページバッファ
（６）（５）の順番で新規データを書き込む。従って、
２個のページバッファ（５）（６）は、１２８バイトの
格納容量を有する１個のページバッファとして見立てる
必要がある為にアドレスデータＡ６〜Ａ０が供給され、
ページバッファ（５）（６）の格納順序を決定する為に
アドレスデータＡ７が供給される。

【００２５】電圧発生回路（１２）は、フラッシュメモ
リ（１）を構成する各セルのコントロールゲート、ドレ
イン、ソースに対しプログラム状態、読み出し状態、消
去状態に応じた電圧を供給するものである。つまり、電
圧発生回路（１２）の出力はフラッシュメモリ（１）内
部のワード線及びビット線と接続される。

【００２６】コマンドデコーダ（９）に対し、フラッシ
ュメモリ（１）の所定１ページの全内容を書き換える
か、任意バイトのみを書き換えるかを決定する前記〜
のコマンドデータを供給する前に、フラッシュメモリ
（１）の全ページ一括消去を実行するかページ単位消去
を実行するかを決定するコマンドデータ、フラッシュ
メモリ（１）のデータ消去時間を制御するコマンドデー
タ即ち指定セルのコントロールゲートに対する高電圧印
加時間を制御するコマンドデータを供給する必要があ
る。コマンドデコーダ（９）は、コマンドデータの解
読結果が全ページ一括消去を表す時は論理値「１」の一
括消去制御信号ＡＬＬ／ＰＡＧＥを電圧発生回路（１
２）に供給する。この時、電圧発生回路（１２）は、フ
ラッシュメモリ（１）の全ワード線及び全ビット線を活
性化する信号ＡＣＴＩＶＥを出力する。その後、コマン
ドレジスタ（１３）はフラッシュメモリ（１）の書き込
み信号ＷＲＴが論理値「１」（アクティブ）の時にリセ
ット解除され、コマンドデータの解読結果として何れ
か１ビットのみ論理値「１」となる書き込み時間制御信
号ＴＩＭＥＣＴＬを保持するものである。コマンドレジ
スタ（１３）は例えば４ビットである。カウンタ（１
４）はクロック信号ＣＬＫを計数し、例えば、３．２ｍ
ｓｅｃ、６．４ｍｓｅｃ、１２．８ｍｓｅｃ、２５．６
ｍｓｅｃだけハイレベルとなる５０％デューティの分周
信号を出力する。ＡＮＤゲート及びＯＲゲートから成る
切換回路（１５）は、コマンドレジスタ（１３）のビッ
ト出力に応じて何れか１個の分周信号ＤＩＶＩＤＥを出
力し、電圧発生回路（１２）に供給する。電圧発生回路
（１２）は、フラッシュメモリ（１）の全ページ内のセ
ルのコントロールゲートに対し選択された分周信号ＤＩ
ＶＩＤＥのハイレベル期間だけ高電圧１５ボルトを印加
し、分周信号ＤＩＶＩＤＥの立下り変化を受けて高電圧
出力を停止する。これより、消去特性の悪い特定ページ
を完全消去するのに要する消去時間に合わせてフラッシ
ュメモリ（１）の全ページを一括消去できる。即ち、フ
ラッシュメモリ（１）の特定ページの消去特性が元々の
製造ばらつきが原因で他ページの消去特性より悪い場
合、又は、フラッシュメモリ（１）の特定ページの消去
特性が度重なる消去動作が原因で他ページの消去特性よ
り劣化した場合、特定ページを構成する各セルのコント
ロールゲートに対する高電圧印加時間に合わせ、短時間
での全ページ一括消去が可能となる。

【００２７】フラッシュメモリ（１）の所定１ページの
全内容を書き換える場合の動作を説明する。例えば、第
２記憶領域（１ｂ）内の隣接する１対の偶数及び奇数ブ
ロック（斜線）の全内容を書き換える場合とする。この
場合、コマンドデータの後にコマンドデータ〜
が存在しない為、書き込み制御回路（１０）に対し論理
値「１」の指示信号ＰＡＧＥＷＲＴが供給され、書き込
み制御回路（１０）の５出力信号の論理値に従い、フラ
ッシュメモリ（１）の書き込みが制御される。先ず、信
号ＢＬＣが「Ｈ」（論理値「１」）に変化し、ページバ
ッファ（６）（５）に対しページバッファ（６）（５）
の順番で１２８バイトの新規データが格納される。次
に、信号ＤＯＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化す
る。この時、指示信号ＰＡＧＥＷＲＴが「Ｈ」である
為、ページバッファ（５）（６）に対する第２記憶領域
（１ｂ）内のデータ読み出し動作が禁止される。詳しく
は、ページバッファ（５）（６）に対する第２記憶領域
（１ｂ）内のデータ読み出し動作の開始検出に伴い、直
ちにこの動作が禁止される。これにより、ページバッフ
ァ（５）（６）に対するフラッシュメモリ（１）の無駄
な読み出し時間を省略できる。次に、信号ＤＯＬＯＷ
Ｘ、ＥＲＡＳＥが「Ｈ」に変化し、第２記憶領域（１
ｂ）内における前記１対の偶数及び奇数ブロックの全内
容がコマンドデータに基づく消去時間だけ消去され
る。次に、信号ＤＯＬＯＷＸ、ＰＲＯＧが「Ｈ」に変化
し、第２記憶領域（１ｂ）の前記偶数ブロックＥＶＥＮ
（斜線）に対しページバッファ（６）に格納された６４
バイト分の新規データが書き込まれる。次に、信号ＲＥ
ＣＡＬＬのみが「Ｈ」に変化し、ページバッファ（５）
に格納された６４バイト分の新規データがＩＯバス（１
１）、センスアンプ（７）、ＩＯブロック（８）、ＩＯ
バス（１１）を通ってページバッファ（６）に格納され
る。次に、信号ＰＲＯＧのみが「Ｈ」に変化し、第２記
憶領域（１ｂ）の前記奇数ブロックＯＤＤ（斜線）に対
しページバッファ（６）に格納された別の６４バイト分
の新規データが書き込まれる。以上より、第２記憶領域
（１ｂ）に対する１ページ分の全データ書き込み動作が
終了する。

【００２８】次いで、フラッシュメモリ（１）における
所定１ページの任意バイトのみを書き換える場合の動作
を説明する。例えば、第１記憶領域（１ａ）内の隣接す
る１対の偶数及び奇数ブロック（斜線）の任意バイトの
みを書き換える場合とする。この場合、コマンドデータ
の後にコマンドデータ〜が存在する為、書き込
み制御回路（１０）に対し論理値「０」の指示信号ＰＡ
ＧＥＷＲＴが供給され、書き込み制御回路（１０）の５
出力信号の論理値に従い、フラッシュメモリ（１）の書
き込みが制御される。先ず、信号ＢＬＣが「Ｈ」（論理
値「１」）に変化し、ページバッファ（５）（６）に対
しページバッファ（５）（６）の順番でアドレスデータ
Ａ６〜Ａ０での指定位置のみ新規データが格納される。
次に、信号ＤＯＬＯＷＸ、ＲＥＣＡＬＬが「Ｈ」に変化
する。この時、指示信号ＰＡＧＥＷＲＴが「Ｌ」（論理
値「０」）である為、ページバッファ（５）（６）に対
する第１記憶領域（１ａ）内の前記偶数及び奇数ブロッ
クのデータ読み出し動作が実行される。詳しくは、ペー
ジバッファ（５）に対し第１記憶領域（１ａ）内の前記
偶数ブロックＥＶＥＮの内容が出力され、ページバッフ
ァ（６）に対し第１記憶領域（１ａ）内の前記奇数ブロ
ックＯＤＤの内容が出力される。ページバッファ（５）
（６）の新規データ格納位置以外のバイトフラグは論理
値「０」である為、残りのバイトには第１記憶領域（１
ａ）の前記偶数及び奇数ブロックの既存データが格納さ
れる。次に、信号ＤＯＬＯＷＸ、ＥＲＡＳＥが「Ｈ」に
変化し、第１記憶領域（１ａ）内における前記１対の偶
数及び奇数ブロックの全内容がコマンドデータに基
づく消去時間だけ消去される。次に、信号ＤＯＬＯＷ
Ｘ、ＰＲＯＧが「Ｈ」に変化し、第１記憶領域（１ａ）
の前記偶数ブロックＥＶＥＮ（斜線）に対しページバッ
ファ（５）に格納された６４バイト分の新規及び既存デ
ータが書き込まれる。次に、信号ＲＥＣＡＬＬのみが
「Ｈ」に変化し、ページバッファ（６）に格納された６
４バイト分の新規及び既存データがＩＯバス（１１）、
センスアンプ（７）、ＩＯブロック（８）、ＩＯバス
（１１）を通ってページバッファ（５）に格納される。
次に、信号ＰＲＯＧのみが「Ｈ」に変化し、第１記憶領
域（１ａ）の前記奇数ブロックＯＤＤ（斜線）に対しペ
ージバッファ（５）に格納された別の６４バイト分の新
規及び既存データが書き込まれる。以上より、第１記憶
領域（１ａ）に対する１ページ分のデータ書き込み動作
が終了する。

【００２９】本発明の実施の形態によれば、フラッシュ
メモリ（１）の指定ページの消去特性が製造ばらつきが
原因で悪い場合、若しくは、複数回の消去動作が原因で
劣化した場合であっても、この指定ページの内容を完全
消去するのに要する時間だけ、全ページ内セルのコント
ロールゲートに高電圧を一括印加することができ、フラ
ッシュメモリ（１）のデータ消去時間を大幅に短縮可能
となる。

【００３０】

【発明の効果】本発明によれば、不揮発性メモリの指定
ページの消去特性が製造ばらつきが原因で悪い場合、若
しくは、複数回の消去動作が原因で劣化した場合であっ
ても、この指定ページの内容を完全消去するのに要する
時間だけ、全ページ内セルのコントロールゲートに高電
圧を一括印加することができ、不揮発性メモリのデータ
消去時間を大幅に短縮できる利点が得られる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリの書き込み回路を示す
ブロック図である。

【図２】書き込み制御回路の信号出力状態を表す論理図
である。

【図３】従来回路を示すブロック図である。

【図４】フラッシュメモリのプログラム状態を示すセル
構造図である。

【図５】プログラムされたフラッシュメモリの読み出し
状態を表すセル構造図である。

【図６】プログラムされないフラッシュメモリの読み出
し状態を表すセル構造図である。

【図７】フラッシュメモリの消去状態を示すセル構造図
である。

【符号の説明】

（１） フラッシュメモリ （１ａ） 第１記憶領域 （１ｂ） 第２記憶領域 （５）（６） ページバッファ （９） コマンドデコーダ （１０） 書き込み制御回路 （１２） 電圧発生回路 （１３） コマンドレジスタ （１４） カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データの電気消去及びデータの書き込み
   読み出しが可能な特性を有し、一定記憶容量の複数ブロ
   ックから成る不揮発性メモリと、 前記不揮発性メモリを構成する１ブロック分の格納容量
   を有し、所定１ブロック中で書き換えを必要とするデー
   タを格納するバッファ回路と、 前記不揮発性メモリの所定１ブロックにデータを書き込
   む以前に、前記不揮発性メモリの為のアドレスデータ及
   び書き込み用データを予め定められた値で組み合わせた
   コマンドデータが供給され、前記コマンドデータの解読
   結果に応じて、前記不揮発性メモリを構成する全ブロッ
   クの内容を一括消去する為の消去時間を制御する制御回
   路と、 を備えたことを特徴とする不揮発性メモリの書き込み回
   路。