JP2000113688A - 不揮発性メモリ及び不揮発性メモリの消去及び書き込み方法 - Google Patents
不揮発性メモリ及び不揮発性メモリの消去及び書き込み方法Info
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Abstract
(57)【要約】
【課題】 不揮発性メモリの消去時間を外部から任意に
設定可能にするとともに、チップ面積を減少する。 【解決手段】 消去モード信号ＥＲＡＳＥ及び書き込み
モード信号ＰＲＯＧを直接外部から供給することのでき
る外部端子を設けることにより、外部から任意の消去時
間及び書き込み時間が設定可能となる。
設定可能にするとともに、チップ面積を減少する。 【解決手段】 消去モード信号ＥＲＡＳＥ及び書き込み
モード信号ＰＲＯＧを直接外部から供給することのでき
る外部端子を設けることにより、外部から任意の消去時
間及び書き込み時間が設定可能となる。
Description
【０００１】
【発明が属する技術分野】本発明は、フラッシュメモリ
等の不揮発性メモリに関し、特に、チップサイズの低減
された不揮発性メモリに関する。
等の不揮発性メモリに関し、特に、チップサイズの低減
された不揮発性メモリに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われ、注入されたホットエレクトロ
ンをフローティングゲートから抜き取ることによって消
去が行われる。そして、フローティングゲートに電荷が
注入されたか否かによるメモリセルトランジスタの動作
特性の差を検出することで、情報の読み出しが行われ
る。
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われ、注入されたホットエレクトロ
ンをフローティングゲートから抜き取ることによって消
去が行われる。そして、フローティングゲートに電荷が
注入されたか否かによるメモリセルトランジスタの動作
特性の差を検出することで、情報の読み出しが行われ
る。
【０００３】特に、セクター（１２８バイト）毎の一括
消去が可能な不揮発性メモリは、フラッシュメモリと呼
ばれる。
消去が可能な不揮発性メモリは、フラッシュメモリと呼
ばれる。
【０００４】上述のような、書き込み、消去、読み出し
の動作は、外部から印加される制御信号＊ＣＥ（チップ
イネーブル）、＊ＷＥ（ライトイネーブル）、＊ＯＥ
（アウトプットイネーブル）によって制御される。
の動作は、外部から印加される制御信号＊ＣＥ（チップ
イネーブル）、＊ＷＥ（ライトイネーブル）、＊ＯＥ
（アウトプットイネーブル）によって制御される。
【０００５】図４は、上記の制御を行うための従来例を
示す不揮発性メモリの一部ブロック図である。図に於い
て、発振回路１は、クロック信号ＣＬＫを発生するため
のリング発振器であり、その出力はタイマーカウンター
２に印加される。タイマーカウンター２は、バイナリー
カウンタで構成され、所定段の出力Ａ１及びＡ２がタイ
ミング制御回路３に印加される。タイミング制御回路３
は、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥの信号とタイマー
カウンタ２の出力Ａ１及びＡ２に基づき、不揮発性メモ
リセルの内部書き込み信号ＷＲＴ、消去モード信号ＥＲ
ＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを発生す
る。
示す不揮発性メモリの一部ブロック図である。図に於い
て、発振回路１は、クロック信号ＣＬＫを発生するため
のリング発振器であり、その出力はタイマーカウンター
２に印加される。タイマーカウンター２は、バイナリー
カウンタで構成され、所定段の出力Ａ１及びＡ２がタイ
ミング制御回路３に印加される。タイミング制御回路３
は、制御信号＊ＣＥ、＊ＯＥ、＊ＷＥの信号とタイマー
カウンタ２の出力Ａ１及びＡ２に基づき、不揮発性メモ
リセルの内部書き込み信号ＷＲＴ、消去モード信号ＥＲ
ＡＳＥ、書き込みモード信号ＰＲＯＧＲＡＭを発生す
る。
【０００６】図５は、図４に示された回路におけるセク
ター単位の一括消去を行う場合のタイミング図を示し、
タイミング制御回路３の動作について説明する。
ター単位の一括消去を行う場合のタイミング図を示し、
タイミング制御回路３の動作について説明する。
【０００７】外部から印加される制御信号＊ＯＥを
「Ｈ」レベルとした状態で、制御信号＊ＣＥ及び＊ＷＥ
を「Ｌ」レベルにすると、タイミング制御回路３は内部
書き込み信号ＷＲＴを「Ｈ」レベルにする。これによ
り、不揮発性メモリは、書き込み可能状態になる。その
後、制御信号＊ＣＥ及び＊ＷＥをクロッキングすること
により、印加されたアドレスで指定される不揮発性メモ
リのバッファ（図示せず）にデータが書き込まれる。制
御信号＊ＣＥ、＊ＷＥのクロッキング終了に基づき、タ
イミング制御回路３は、消去モード信号ＥＲＡＳＥを
「Ｈ」レベルとし、不揮発性メモリの１セクタ分の消去
動作を開始させる。一方、消去モード信号「Ｈ」の発生
と同期して、タイミング制御回路３は、タイマーカウン
タ２をリセットする。不揮発性メモリの消去動作は、フ
ローティングゲートに注入された電荷をコントロールゲ
ートに引き抜く動作であり、１セクタのメモリセルの消
去が一括で行われるが、個々のメモリセルのばらつきに
より、その消去時間にもばらつきがある。従って、すべ
てのメモリセルの消去が完了するのに十分な時間をタイ
マーカウンタ２で設定している。例えば、リセットされ
てから４ｍｓｅｃ後に分周出力Ａ１が発生すると、タイ
ミング制御回路３は、消去モード信号ＥＲＡＳＥを
「Ｌ」レベルにする。これにより、消去動作が終了す
る。この消去モード信号ＥＲＡＳＥの終了を受けて、タ
イミング制御回路３は、書き込みモード信号ＰＲＯＧＲ
ＡＭを「Ｈ」レベルにし、消去されたセクタの書き込み
動作を開始させる。また、書き込みの開始と同期してタ
イマーカウンタ２のリセットを行う。この書き込み動作
は、バッファに保持されたデータを書き込むのである
が、メモリセルの書き込み特性にばらつきがあるため、
書き込み終了までに十分な時間を要する。そのために、
書き込み時間は、例えば、４ｍｓｅｃに設定され、タイ
マーカウンタ２のリセットから４ｍｓｅｃ後に出力され
る分周出力Ａ２により、タイミング制御回路３は、書き
込みモード信号ＰＲＯＧＲＡＭを「Ｌ」レベルにし、書
き込み動作を終了させる。
「Ｈ」レベルとした状態で、制御信号＊ＣＥ及び＊ＷＥ
を「Ｌ」レベルにすると、タイミング制御回路３は内部
書き込み信号ＷＲＴを「Ｈ」レベルにする。これによ
り、不揮発性メモリは、書き込み可能状態になる。その
後、制御信号＊ＣＥ及び＊ＷＥをクロッキングすること
により、印加されたアドレスで指定される不揮発性メモ
リのバッファ（図示せず）にデータが書き込まれる。制
御信号＊ＣＥ、＊ＷＥのクロッキング終了に基づき、タ
イミング制御回路３は、消去モード信号ＥＲＡＳＥを
「Ｈ」レベルとし、不揮発性メモリの１セクタ分の消去
動作を開始させる。一方、消去モード信号「Ｈ」の発生
と同期して、タイミング制御回路３は、タイマーカウン
タ２をリセットする。不揮発性メモリの消去動作は、フ
ローティングゲートに注入された電荷をコントロールゲ
ートに引き抜く動作であり、１セクタのメモリセルの消
去が一括で行われるが、個々のメモリセルのばらつきに
より、その消去時間にもばらつきがある。従って、すべ
てのメモリセルの消去が完了するのに十分な時間をタイ
マーカウンタ２で設定している。例えば、リセットされ
てから４ｍｓｅｃ後に分周出力Ａ１が発生すると、タイ
ミング制御回路３は、消去モード信号ＥＲＡＳＥを
「Ｌ」レベルにする。これにより、消去動作が終了す
る。この消去モード信号ＥＲＡＳＥの終了を受けて、タ
イミング制御回路３は、書き込みモード信号ＰＲＯＧＲ
ＡＭを「Ｈ」レベルにし、消去されたセクタの書き込み
動作を開始させる。また、書き込みの開始と同期してタ
イマーカウンタ２のリセットを行う。この書き込み動作
は、バッファに保持されたデータを書き込むのである
が、メモリセルの書き込み特性にばらつきがあるため、
書き込み終了までに十分な時間を要する。そのために、
書き込み時間は、例えば、４ｍｓｅｃに設定され、タイ
マーカウンタ２のリセットから４ｍｓｅｃ後に出力され
る分周出力Ａ２により、タイミング制御回路３は、書き
込みモード信号ＰＲＯＧＲＡＭを「Ｌ」レベルにし、書
き込み動作を終了させる。
【０００８】
【発明が解決しようとする課題】上述した不揮発性メモ
リの消去時間及び書き込み時間は、メモリセルのばらつ
きにあわせて十分に長く設定されているために、消去時
間及び書き込み時間が長くなる欠点があった。また、消
去及び書き込み特性は、温度の低下や電源電圧の低下に
よって悪化するため消去時間及び書き込み時間が十分長
く設定されていても、消去不良や書き込み不良が発生す
る不都合があった。さらに、従来の不揮発性メモリは、
発信回路、タイマー回路、タイミング制御回路を内蔵し
ており、これらの回路がチップ面積全体の約２０％を占
めていた。
リの消去時間及び書き込み時間は、メモリセルのばらつ
きにあわせて十分に長く設定されているために、消去時
間及び書き込み時間が長くなる欠点があった。また、消
去及び書き込み特性は、温度の低下や電源電圧の低下に
よって悪化するため消去時間及び書き込み時間が十分長
く設定されていても、消去不良や書き込み不良が発生す
る不都合があった。さらに、従来の不揮発性メモリは、
発信回路、タイマー回路、タイミング制御回路を内蔵し
ており、これらの回路がチップ面積全体の約２０％を占
めていた。
【０００９】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルがロー及びカラムに配置されたメモリセル
アレイと、該メモリセルアレイのローアドレス及びカラ
ムアドレスを指定するローアドレスデコーダ及びカラム
アドレスデコーダと、消去モード信号または書き込みモ
ード信号により前記メモリセルアレイの指定された領域
の消去または書き込みを制御する制御回路と、該制御回
路によって消去モード時または書き込みモード時に高電
圧を発生する高電圧発生回路と、前記消去モード信号ま
たは書き込みモード信号が印加される外部端子とを備
え、前記外部端子に印加する消去モード信号または書き
込みモード信号のタイミングにより消去または書き込み
が制御されることを特徴とする。第２に、複数の不揮発
性メモリセルがロー及びカラムに配置されたメモリセル
アレイと、該メモリセルアレイのローアドレス及びカラ
ムアドレスを指定するローアドレスデコーダ及びカラム
アドレスデコーダと、消去モード信号または書き込みモ
ード信号により前記メモリセルアレイの指定された領域
の消去または書き込みを制御する制御回路と、該制御回
路によって消去モード時または書き込みモード時に高電
圧を発生する高電圧発生回路と、外部からの信号を保持
するレジスタとを備え、前記レジスタの出力を消去モー
ド信号または書き込みモード信号として前記制御回路に
印加することを特徴とする。第３に、消去モード信号ま
たは書き込みモード信号が印加される外部端子を備えた
不揮発性メモリの消去または書き込み方法において、前
記外部端子に所定の信号を印加した後、タイマーをセッ
トし、該タイマーの終了を検出したとき、前記外部端子
に別の信号を印加することにより、消去時間または書き
込み時間を制御することを特徴とする不揮発性メモリの
消去・書き込み方法である。
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルがロー及びカラムに配置されたメモリセル
アレイと、該メモリセルアレイのローアドレス及びカラ
ムアドレスを指定するローアドレスデコーダ及びカラム
アドレスデコーダと、消去モード信号または書き込みモ
ード信号により前記メモリセルアレイの指定された領域
の消去または書き込みを制御する制御回路と、該制御回
路によって消去モード時または書き込みモード時に高電
圧を発生する高電圧発生回路と、前記消去モード信号ま
たは書き込みモード信号が印加される外部端子とを備
え、前記外部端子に印加する消去モード信号または書き
込みモード信号のタイミングにより消去または書き込み
が制御されることを特徴とする。第２に、複数の不揮発
性メモリセルがロー及びカラムに配置されたメモリセル
アレイと、該メモリセルアレイのローアドレス及びカラ
ムアドレスを指定するローアドレスデコーダ及びカラム
アドレスデコーダと、消去モード信号または書き込みモ
ード信号により前記メモリセルアレイの指定された領域
の消去または書き込みを制御する制御回路と、該制御回
路によって消去モード時または書き込みモード時に高電
圧を発生する高電圧発生回路と、外部からの信号を保持
するレジスタとを備え、前記レジスタの出力を消去モー
ド信号または書き込みモード信号として前記制御回路に
印加することを特徴とする。第３に、消去モード信号ま
たは書き込みモード信号が印加される外部端子を備えた
不揮発性メモリの消去または書き込み方法において、前
記外部端子に所定の信号を印加した後、タイマーをセッ
トし、該タイマーの終了を検出したとき、前記外部端子
に別の信号を印加することにより、消去時間または書き
込み時間を制御することを特徴とする不揮発性メモリの
消去・書き込み方法である。
【００１０】
【発明の実施の形態】図１は、本発明の実施形態を示す
ブロック図である。メモリセルアレイ１１は、スプリッ
トゲート型の不揮発性メモリセルがロー及びカラムに多
数配置され、各々のメモリセルは、ローデコーダ１２と
カラムデコーダ１３によって指定される。また、セクタ
ー単位の一括消去の場合にはローアドレスデコーダ１２
にセクタアドレスを供給することによってセクターが指
定される。ローアドレスバッファ１４とカラムアドレス
バッファ１５は、制御信号＊ＣＥ（チップイネーブル信
号）及び＊ＷＥ（ライトイネーブル信号）の立ち下がり
によって、印加されたローアドレスデータＲＡＤ及びカ
ラムアドレスデータＣＡＤをラッチし、各々ローアドレ
スデコーダ１２とカラムアドレスデコーダ１３に供給す
る。
ブロック図である。メモリセルアレイ１１は、スプリッ
トゲート型の不揮発性メモリセルがロー及びカラムに多
数配置され、各々のメモリセルは、ローデコーダ１２と
カラムデコーダ１３によって指定される。また、セクタ
ー単位の一括消去の場合にはローアドレスデコーダ１２
にセクタアドレスを供給することによってセクターが指
定される。ローアドレスバッファ１４とカラムアドレス
バッファ１５は、制御信号＊ＣＥ（チップイネーブル信
号）及び＊ＷＥ（ライトイネーブル信号）の立ち下がり
によって、印加されたローアドレスデータＲＡＤ及びカ
ラムアドレスデータＣＡＤをラッチし、各々ローアドレ
スデコーダ１２とカラムアドレスデコーダ１３に供給す
る。
【００１１】モード制御回路１６は、制御信号＊ＯＥ
（アウトプットイネーブル信号）、＊ＣＥ、＊ＷＥと消
去モード信号ＥＲＡＳＥ及び書き込みモード信号ＰＲＯ
Ｇによって不揮発性メモリの内部動作を制御するもので
あるが、従来の不揮発性メモリのように発信回路、タイ
マーカウンタ、タイミング制御回路などは含まれていな
い。これらの各制御信号及びモード信号は、不揮発性メ
モリの外部端子１７から直接供給される。
（アウトプットイネーブル信号）、＊ＣＥ、＊ＷＥと消
去モード信号ＥＲＡＳＥ及び書き込みモード信号ＰＲＯ
Ｇによって不揮発性メモリの内部動作を制御するもので
あるが、従来の不揮発性メモリのように発信回路、タイ
マーカウンタ、タイミング制御回路などは含まれていな
い。これらの各制御信号及びモード信号は、不揮発性メ
モリの外部端子１７から直接供給される。
【００１２】高電圧発生回路１８は、モード制御回路１
６によって制御され、消去モード及び書き込みモードの
場合に、消去及び書き込みに必要な高電圧を電源電圧か
ら昇圧し、ローデコーダ１２によって指定されたワード
ラインまたはソースラインに供給する。
６によって制御され、消去モード及び書き込みモードの
場合に、消去及び書き込みに必要な高電圧を電源電圧か
ら昇圧し、ローデコーダ１２によって指定されたワード
ラインまたはソースラインに供給する。
【００１３】入出力バッファ１９は、書き込みモードに
おいては、制御信号＊ＷＥ、＊ＣＥによって制御され、
データの入出力端子２０に印加された書き込みを行うべ
きデータをデータラッチ２１に転送し、また、読み出し
モードにおいては、制御信号＊ＯＥによって制御され、
センスアンプ２２で読み出されたデータを入出力端子２
０から出力する。
おいては、制御信号＊ＷＥ、＊ＣＥによって制御され、
データの入出力端子２０に印加された書き込みを行うべ
きデータをデータラッチ２１に転送し、また、読み出し
モードにおいては、制御信号＊ＯＥによって制御され、
センスアンプ２２で読み出されたデータを入出力端子２
０から出力する。
【００１４】上述の不揮発性メモリの内部の動作タイミ
ングは、消去モード信号ＥＲＡＳＥ及び書き込みモード
信号ＰＲＯＧによって制御される。即ち、セクタ単位の
消去時間は、従来は内蔵されたタイマーカウンタに設定
された固定時間によって決められていたが、本発明では
外部から供給する消去モード信号ＥＲＡＳＥの印加時間
で制御される。書き込み時間も同様である。図２は、本
発明の他の実施形態を示すブロック図である。図１と異
なる部分は、消去モード信号ＥＲＡＳＥと書き込みモー
ド信号ＰＲＯＧを印加する外部端子１７をなくしたもの
である。そのために、入出力バッファ１９に接続された
２ビットのレジスタ２３を設け、このレジスタ２３の各
ビットの出力を消去モード信号ＥＲＡＳＥ及び書き込み
モード信号ＰＲＯＧとしてモード制御回路１６に印加す
る。レジスタ２３へのデータの転送は、データ入出力端
子２０に２ビットのデータを印加した状態で、制御信号
＊ＷＥと＊ＣＥの信号変化で制御する。従って、レジス
タ２３のビットＢ１、Ｂ２がともに「０」の場合には、
消去モード信号ＥＲＡＳＥ及び書き込みモード信号ＰＲ
ＯＧも発生しない状態である。ビットＢ１が「１」でビ
ットＢ２が「０」となると、消去モード信号ＥＲＡＳＥ
が発生した状態になる。その後、ビットＢ１が「０」に
なると消去モード信号ＥＲＡＳＥが消えて、消去時間が
終了する。同様に、ビットＢ２にが「０」から「１」に
変化したとき、書き込みモード信号ＰＲＯＧが発生した
状態になり、その後、ビットＢ２が「０」に変化すると
書き込みモード信号ＰＲＯＧが消え、書き込み時間が終
了する。
ングは、消去モード信号ＥＲＡＳＥ及び書き込みモード
信号ＰＲＯＧによって制御される。即ち、セクタ単位の
消去時間は、従来は内蔵されたタイマーカウンタに設定
された固定時間によって決められていたが、本発明では
外部から供給する消去モード信号ＥＲＡＳＥの印加時間
で制御される。書き込み時間も同様である。図２は、本
発明の他の実施形態を示すブロック図である。図１と異
なる部分は、消去モード信号ＥＲＡＳＥと書き込みモー
ド信号ＰＲＯＧを印加する外部端子１７をなくしたもの
である。そのために、入出力バッファ１９に接続された
２ビットのレジスタ２３を設け、このレジスタ２３の各
ビットの出力を消去モード信号ＥＲＡＳＥ及び書き込み
モード信号ＰＲＯＧとしてモード制御回路１６に印加す
る。レジスタ２３へのデータの転送は、データ入出力端
子２０に２ビットのデータを印加した状態で、制御信号
＊ＷＥと＊ＣＥの信号変化で制御する。従って、レジス
タ２３のビットＢ１、Ｂ２がともに「０」の場合には、
消去モード信号ＥＲＡＳＥ及び書き込みモード信号ＰＲ
ＯＧも発生しない状態である。ビットＢ１が「１」でビ
ットＢ２が「０」となると、消去モード信号ＥＲＡＳＥ
が発生した状態になる。その後、ビットＢ１が「０」に
なると消去モード信号ＥＲＡＳＥが消えて、消去時間が
終了する。同様に、ビットＢ２にが「０」から「１」に
変化したとき、書き込みモード信号ＰＲＯＧが発生した
状態になり、その後、ビットＢ２が「０」に変化すると
書き込みモード信号ＰＲＯＧが消え、書き込み時間が終
了する。
【００１５】図３は、図１及び図２に示された不揮発性
メモリを、たとえばマイクロコンピュータで制御する場
合のフローチャートであり、セクタの一括消去の場合で
ある。
メモリを、たとえばマイクロコンピュータで制御する場
合のフローチャートであり、セクタの一括消去の場合で
ある。
【００１６】まず、ローアドレスデータＲＡＤをセクタ
アドレスデータとして不揮発性メモリに供給し、制御信
号＊ＷＥ及び＊ＣＥを立ち下げることにより、セクタア
ドレスをローアドレスバッファ１４にラッチさせる。
（２４） 消去モード信号ＥＲＡＳＥを取り込む不揮発性メモリの
外部端子１７に「Ｈ」レベルの信号を印加する。これに
より、不揮発性メモリは、先に指定されたセクタの一括
消去を行う。（２５） マイクロコンピュータの内部タイマーにたとえば４ｍｓ
を設定し、計数動作を開始する。（２６） タイマーがカウントを終了したか否かを判定し、終了す
るまで判定を繰り返す。（２７） カウントが終了すると外部端子１７に印加していた
「Ｈ」レベルの信号を「Ｌ」レベルにする。これによ
り、不揮発性メモリの一括消去動作が終了する。（２
８） 次に、消去が完全に行われたをチェックするために、指
定されたセクタのカラムアドレスを指定し、そのアドレ
スからデータを読み出す。（２９） 読み出した結果、データがあれば、セクタ消去エラーと
してその後の処理、たとえば、再度消去を行う等の処理
を行う。（３０） データがない場合には、カラムアドレスデータがそのセ
クタの最後のアドレスか否か判定する。（３１） 最終アドレスでなければ、カラムアドレスに「１」を加
算して再度データの読み出しを行う。（３２） 最終アドレスの場合には、すべてのセルの消去が行われ
たものとして、セクタ単位の消去動作を終了する。
アドレスデータとして不揮発性メモリに供給し、制御信
号＊ＷＥ及び＊ＣＥを立ち下げることにより、セクタア
ドレスをローアドレスバッファ１４にラッチさせる。
（２４） 消去モード信号ＥＲＡＳＥを取り込む不揮発性メモリの
外部端子１７に「Ｈ」レベルの信号を印加する。これに
より、不揮発性メモリは、先に指定されたセクタの一括
消去を行う。（２５） マイクロコンピュータの内部タイマーにたとえば４ｍｓ
を設定し、計数動作を開始する。（２６） タイマーがカウントを終了したか否かを判定し、終了す
るまで判定を繰り返す。（２７） カウントが終了すると外部端子１７に印加していた
「Ｈ」レベルの信号を「Ｌ」レベルにする。これによ
り、不揮発性メモリの一括消去動作が終了する。（２
８） 次に、消去が完全に行われたをチェックするために、指
定されたセクタのカラムアドレスを指定し、そのアドレ
スからデータを読み出す。（２９） 読み出した結果、データがあれば、セクタ消去エラーと
してその後の処理、たとえば、再度消去を行う等の処理
を行う。（３０） データがない場合には、カラムアドレスデータがそのセ
クタの最後のアドレスか否か判定する。（３１） 最終アドレスでなければ、カラムアドレスに「１」を加
算して再度データの読み出しを行う。（３２） 最終アドレスの場合には、すべてのセルの消去が行われ
たものとして、セクタ単位の消去動作を終了する。
【００１７】上述において、タイマーに設定する時間を
マイクロコンピュータで自由に設定できるために、消去
時間が任意に設定できることになる。従って、周囲温度
の状況や電源電圧の状況をあらかじめ検出しておき、そ
の状況に応じてタイマーの設定時間を可変することが可
能となる。
マイクロコンピュータで自由に設定できるために、消去
時間が任意に設定できることになる。従って、周囲温度
の状況や電源電圧の状況をあらかじめ検出しておき、そ
の状況に応じてタイマーの設定時間を可変することが可
能となる。
【００１８】尚、書き込み動作においても、図３に示さ
れるのと同様に、タイマーによって書き込み時間が設定
される。
れるのと同様に、タイマーによって書き込み時間が設定
される。
【００１９】また、上述の説明は、外部端子１７にマイ
クロコンピュータから直接消去モード信号ＥＲＡＳＥ及
び書き込みモード信号ＰＲＯＧを印加する場合である
が、図２のようなレジスタ２３を有するものについて
は、データ入力端子２０から「０」または「１」のデー
タを転送することにより消去モード信号ＥＲＡＳＥや書
き込みモード信号ＰＲＯＧの発生及び消滅を制御するこ
とができる。
クロコンピュータから直接消去モード信号ＥＲＡＳＥ及
び書き込みモード信号ＰＲＯＧを印加する場合である
が、図２のようなレジスタ２３を有するものについて
は、データ入力端子２０から「０」または「１」のデー
タを転送することにより消去モード信号ＥＲＡＳＥや書
き込みモード信号ＰＲＯＧの発生及び消滅を制御するこ
とができる。
【００２０】
【発明の効果】上述の如く、本発明によれば、外部のマ
イクロコンピュータ等によって、消去時間や書き込み時
間が制御できるので、電源電圧や周囲温度の状況によ
り、時間設定を可変し、広範囲での動作が可能になり、
不揮発性メモリの使用範囲が拡大する利点がある。ま
た、不揮発性メモリのセル特性をマイコンがあらかじめ
チェックしておき、そのデータをマイクロコンピュータ
に記憶しておき、そのデータに基づいて、消去時間及び
書き込み時間を設定することにより、その不揮発性メモ
リの最適化が図ることができる。
イクロコンピュータ等によって、消去時間や書き込み時
間が制御できるので、電源電圧や周囲温度の状況によ
り、時間設定を可変し、広範囲での動作が可能になり、
不揮発性メモリの使用範囲が拡大する利点がある。ま
た、不揮発性メモリのセル特性をマイコンがあらかじめ
チェックしておき、そのデータをマイクロコンピュータ
に記憶しておき、そのデータに基づいて、消去時間及び
書き込み時間を設定することにより、その不揮発性メモ
リの最適化が図ることができる。
【００２１】更に、従来のような発信回路、タイマー回
路、タイミング制御回路が不要になるために、不揮発性
メモリのチップ面積が大幅に減少する利点がある。
路、タイミング制御回路が不要になるために、不揮発性
メモリのチップ面積が大幅に減少する利点がある。
【図１】本発明の実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】本発明の動作を示すフローチャートである。
【図４】従来例を示すブロック図である。
【図５】従来の不揮発性メモリの消去動作を示すタイミ
ング図である。
ング図である。
１１ メモリセルアレイ １２ ローデコーダ １３ カラムデコーダ １４ ローアドレスバッファ １５ カラムアドレスバッファ １６ モード制御回路 １７ 外部端子 １８ 高電圧発生回路 １９ 入出力バッファ ２０ 入出力端子 ２１ データラッチ ２２ センスアンプ ２３ レジスタ
Claims (3)
- 【請求項１】 複数の不揮発性メモリセルがロー及びカ
ラムに配置されたメモリセルアレイと、該メモリセルア
レイのローアドレス及びカラムアドレスを指定するロー
アドレスデコーダ及びカラムアドレスデコーダと、消去
モード信号または書き込みモード信号により前記メモリ
セルアレイの指定された領域の消去または書き込みを制
御する制御回路と、該制御回路によって消去モード時ま
たは書き込みモード時に高電圧を発生する高電圧発生回
路と、前記消去モード信号または書き込みモード信号が
印加される外部端子とを備え、前記外部端子に印加する
消去モード信号または書き込みモード信号のタイミング
により消去または書き込みが制御されることを特徴とす
る不揮発性メモリ。 - 【請求項２】 複数の不揮発性メモリセルがロー及びカ
ラムに配置されたメモリセルアレイと、該メモリセルア
レイのローアドレス及びカラムアドレスを指定するロー
アドレスデコーダ及びカラムアドレスデコーダと、消去
モード信号または書き込みモード信号により前記メモリ
セルアレイの指定された領域の消去または書き込みを制
御する制御回路と、該制御回路によって消去モード時ま
たは書き込みモード時に高電圧を発生する高電圧発生回
路と、外部からの信号を保持するレジスタとを備え、前
記レジスタの出力を消去モード信号または書き込みモー
ド信号として前記制御回路に印加することを特徴とする
不揮発性メモリ。 - 【請求項３】 消去モード信号または書き込みモード信
号が印加される外部端子を備えた不揮発性メモリの消去
または書き込み方法において、前記外部端子に所定の信
号を印加した後、タイマーをセットし、該タイマーの終
了を検出したとき、前記外部端子に別の信号を印加する
ことにより、消去時間または書き込み時間を制御するこ
とを特徴とする不揮発性メモリの消去及び書き込み方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28708298A JP2000113688A (ja) | 1998-10-08 | 1998-10-08 | 不揮発性メモリ及び不揮発性メモリの消去及び書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28708298A JP2000113688A (ja) | 1998-10-08 | 1998-10-08 | 不揮発性メモリ及び不揮発性メモリの消去及び書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113688A true JP2000113688A (ja) | 2000-04-21 |
Family
ID=17712827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28708298A Pending JP2000113688A (ja) | 1998-10-08 | 1998-10-08 | 不揮発性メモリ及び不揮発性メモリの消去及び書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000113688A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| KR100966895B1 (ko) * | 2004-01-06 | 2010-06-30 | 삼성전자주식회사 | 불휘발성 메모리의 테스트 장치 및 방법 |
-
1998
- 1998-10-08 JP JP28708298A patent/JP2000113688A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100966895B1 (ko) * | 2004-01-06 | 2010-06-30 | 삼성전자주식회사 | 불휘발성 메모리의 테스트 장치 및 방법 |
| JP2006004245A (ja) * | 2004-06-18 | 2006-01-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP4662019B2 (ja) * | 2004-06-18 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
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