JPH11273383A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11273383A JPH11273383A JP7554698A JP7554698A JPH11273383A JP H11273383 A JPH11273383 A JP H11273383A JP 7554698 A JP7554698 A JP 7554698A JP 7554698 A JP7554698 A JP 7554698A JP H11273383 A JPH11273383 A JP H11273383A
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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Abstract
(57)【要約】
【課題】 データ書き換え時間を短縮する。
【解決手段】 データ設定回路４は、消去のときはデー
タバスＤＢのデータを反転し書き込みのときはデータを
そのまま出力する。書込データラッチ回路５は、ビット
及び番地に対応したラッチ回路を備え、データ設定回路
４からのデータをアドレス信号で指定されたビット及び
番地のラッチ回路に取り込む。タイミング制御回路１２
は、複数番地に対するデータがラッチ回路５に順次取り
込まれた後に開始信号ＲＵＮＭを出力する。信号ＲＵＮ
Ｍに応じて、Ｘデコーダ７はアドレス信号によって指定
されたページに対応するワード線を選択し、書込回路６
はラッチ回路５中の出力に応じてデジット線を選択す
る。
タバスＤＢのデータを反転し書き込みのときはデータを
そのまま出力する。書込データラッチ回路５は、ビット
及び番地に対応したラッチ回路を備え、データ設定回路
４からのデータをアドレス信号で指定されたビット及び
番地のラッチ回路に取り込む。タイミング制御回路１２
は、複数番地に対するデータがラッチ回路５に順次取り
込まれた後に開始信号ＲＵＮＭを出力する。信号ＲＵＮ
Ｍに応じて、Ｘデコーダ７はアドレス信号によって指定
されたページに対応するワード線を選択し、書込回路６
はラッチ回路５中の出力に応じてデジット線を選択す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去、書
き込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
に関し、特に複数番地のメモリセルに対して同時に書き
換えを行うことにより、書き換え処理の高速化を図った
不揮発性半導体記憶装置に関するものである。
き込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）
に関し、特に複数番地のメモリセルに対して同時に書き
換えを行うことにより、書き換え処理の高速化を図った
不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、ＥＥＰＲＯＭを内蔵したマイクロ
コンピュータでは、ＥＥＰＲＯＭの任意の番地のデータ
を書き換える場合には、１番地ごとに消去と書き込みを
行っていた。図５は本発明のＥＥＰＲＯＭの書込動作を
説明するタイミングチャート図であるが、この図５を用
いて従来のＥＥＰＲＯＭの動作を説明すると、ＥＥＰＲ
ＯＭの複数番地、例えば０番地と１番地のデータを書き
換える場合には、図５（ｄ）、図５（ｅ）、図５（ｆ）
に示すように、時刻ｔ４以降の０番地書き換えと時刻ｔ
５以降の１番地書き換えの２回の書き換え（消去と書き
込みの１組で１回）が必要であった。
コンピュータでは、ＥＥＰＲＯＭの任意の番地のデータ
を書き換える場合には、１番地ごとに消去と書き込みを
行っていた。図５は本発明のＥＥＰＲＯＭの書込動作を
説明するタイミングチャート図であるが、この図５を用
いて従来のＥＥＰＲＯＭの動作を説明すると、ＥＥＰＲ
ＯＭの複数番地、例えば０番地と１番地のデータを書き
換える場合には、図５（ｄ）、図５（ｅ）、図５（ｆ）
に示すように、時刻ｔ４以降の０番地書き換えと時刻ｔ
５以降の１番地書き換えの２回の書き換え（消去と書き
込みの１組で１回）が必要であった。
【０００３】
【発明が解決しようとする課題】大容量のＥＥＰＲＯＭ
を搭載するマイクロコンピュータでは、ＥＥＰＲＯＭの
書き換え回数が多いので、一度にかかる書き換え時間を
極力抑えることが要求される。ところが、ＥＥＰＲＯＭ
の書き換え時間はマイクロコンピュータの通常のマシン
サイクルと比べて非常に長いため、従来のＥＥＰＲＯＭ
を搭載したマイクロコンピュータでは、ＥＥＰＲＯＭの
書き換え時間が非常に長いという問題点があった。
を搭載するマイクロコンピュータでは、ＥＥＰＲＯＭの
書き換え回数が多いので、一度にかかる書き換え時間を
極力抑えることが要求される。ところが、ＥＥＰＲＯＭ
の書き換え時間はマイクロコンピュータの通常のマシン
サイクルと比べて非常に長いため、従来のＥＥＰＲＯＭ
を搭載したマイクロコンピュータでは、ＥＥＰＲＯＭの
書き換え時間が非常に長いという問題点があった。
【０００４】本発明は、上記課題を解決するためになさ
れたもので、複数の番地の書き換えを同時に行うことに
より、書き換え時間を大幅に短縮することができる不揮
発性半導体記憶装置を提供することを目的とする。
れたもので、複数の番地の書き換えを同時に行うことに
より、書き換え時間を大幅に短縮することができる不揮
発性半導体記憶装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、請求項１に記載のように、複数のビット、
ページ及び番地に対応した複数のメモリセルがマトリク
ス状に配置されたメモリセルアレイと、対応ページが同
一のメモリセルに共通に接続された複数のワード線と、
対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、消去モードのときは複数
ビットの入力データを反転し、書き込みモードのときは
上記入力データをそのまま出力するデータ設定手段と、
ビット及び番地に対応した複数のラッチ回路を備え、デ
ータ設定手段から出力されたデータをアドレス信号によ
って指定されたビット及び番地のラッチ回路に取り込む
データラッチ手段と、開始信号が入力されたときに、複
数のワード線のうちのアドレス信号によって指定された
ページに対応するワード線を選択する行選択手段と、開
始信号が入力されたときに、データラッチ手段の各ラッ
チ回路の出力に応じてデジット線を選択する書込手段
と、複数番地への入力データに応じたデータがデータラ
ッチ手段に順次取り込まれた後に、上記開始信号を出力
する制御手段とを有し、複数番地のメモリセルに対して
同時に書き換えを行うようにしたものである。このよう
に、データ設定手段（４）は、消去のときは入力データ
を反転し、書き込みのときは入力データをそのまま出力
する。データラッチ手段（５）は、データ設定手段から
出力されたデータをアドレス信号によって指定されたビ
ット及び番地のラッチ回路に取り込む。そして、複数番
地への入力データに応じたデータ（反転データあるいは
入力データと同じデータ）がデータラッチ手段に順次取
り込まれた後に、制御手段（１２）が開始信号を出力
し、行選択手段（７）が複数のワード線のうちのアドレ
ス信号によって指定されたページに対応するワード線を
選択し、書込手段（６）がデータラッチ手段の各ラッチ
回路の出力に応じてデジット線を選択することにより、
複数番地のメモリセルに対して同時に書き換えが行われ
る。
記憶装置は、請求項１に記載のように、複数のビット、
ページ及び番地に対応した複数のメモリセルがマトリク
ス状に配置されたメモリセルアレイと、対応ページが同
一のメモリセルに共通に接続された複数のワード線と、
対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、消去モードのときは複数
ビットの入力データを反転し、書き込みモードのときは
上記入力データをそのまま出力するデータ設定手段と、
ビット及び番地に対応した複数のラッチ回路を備え、デ
ータ設定手段から出力されたデータをアドレス信号によ
って指定されたビット及び番地のラッチ回路に取り込む
データラッチ手段と、開始信号が入力されたときに、複
数のワード線のうちのアドレス信号によって指定された
ページに対応するワード線を選択する行選択手段と、開
始信号が入力されたときに、データラッチ手段の各ラッ
チ回路の出力に応じてデジット線を選択する書込手段
と、複数番地への入力データに応じたデータがデータラ
ッチ手段に順次取り込まれた後に、上記開始信号を出力
する制御手段とを有し、複数番地のメモリセルに対して
同時に書き換えを行うようにしたものである。このよう
に、データ設定手段（４）は、消去のときは入力データ
を反転し、書き込みのときは入力データをそのまま出力
する。データラッチ手段（５）は、データ設定手段から
出力されたデータをアドレス信号によって指定されたビ
ット及び番地のラッチ回路に取り込む。そして、複数番
地への入力データに応じたデータ（反転データあるいは
入力データと同じデータ）がデータラッチ手段に順次取
り込まれた後に、制御手段（１２）が開始信号を出力
し、行選択手段（７）が複数のワード線のうちのアドレ
ス信号によって指定されたページに対応するワード線を
選択し、書込手段（６）がデータラッチ手段の各ラッチ
回路の出力に応じてデジット線を選択することにより、
複数番地のメモリセルに対して同時に書き換えが行われ
る。
【０００６】また、請求項２に記載のように、上記書込
手段は、複数のデジット線のうち、所定値を保持したラ
ッチ回路が示すビット及び番地に対応するデジット線を
選択するものである。このように、データラッチ手段の
各ラッチ回路の中で、所定値（例えば「１」）が書き込
まれたラッチ回路に対応するビット及び番地のメモリセ
ルのみを選択して、消去／書き込みを行い、所定値でな
い値（例えば「０」）が書き込まれたラッチ回路に対応
するビット及び番地のメモリセルに対しては消去／書き
込みを行わない。これにより、メモリセルの書き換え回
数を削減することができ、メモリセルの耐久性を向上さ
せることができる。また、本発明の不揮発性半導体記憶
装置は、請求項３に記載のように、「１」から「０」へ
のデータ書き換えの場合には、消去のみの実施を前記制
御手段に指示する手段を有するものである。このよう
に、データの書き換えが「１」から「０」への場合は、
消去のみで済むので、書き換え時間を更に短縮すること
ができる。また、本発明の不揮発性半導体記憶装置は、
請求項４に記載のように、「０」から「１」へのデータ
書き換えの場合には、書き込みのみの実施を上記制御手
段に指示する手段を有するものである。このように、デ
ータの書き換えが「０」から「１」への場合は、書き込
みのみで済むので、書き換え時間を更に短縮することが
できる。
手段は、複数のデジット線のうち、所定値を保持したラ
ッチ回路が示すビット及び番地に対応するデジット線を
選択するものである。このように、データラッチ手段の
各ラッチ回路の中で、所定値（例えば「１」）が書き込
まれたラッチ回路に対応するビット及び番地のメモリセ
ルのみを選択して、消去／書き込みを行い、所定値でな
い値（例えば「０」）が書き込まれたラッチ回路に対応
するビット及び番地のメモリセルに対しては消去／書き
込みを行わない。これにより、メモリセルの書き換え回
数を削減することができ、メモリセルの耐久性を向上さ
せることができる。また、本発明の不揮発性半導体記憶
装置は、請求項３に記載のように、「１」から「０」へ
のデータ書き換えの場合には、消去のみの実施を前記制
御手段に指示する手段を有するものである。このよう
に、データの書き換えが「１」から「０」への場合は、
消去のみで済むので、書き換え時間を更に短縮すること
ができる。また、本発明の不揮発性半導体記憶装置は、
請求項４に記載のように、「０」から「１」へのデータ
書き換えの場合には、書き込みのみの実施を上記制御手
段に指示する手段を有するものである。このように、デ
ータの書き換えが「０」から「１」への場合は、書き込
みのみで済むので、書き換え時間を更に短縮することが
できる。
【０００７】
【発明の実施の形態】［実施の形態の１］次に、本発明
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示すＥＥＰＲＯＭの
ブロック図である。本実施の形態のＥＥＰＲＯＭは、複
数のメモリセルがマトリクス状に配置されたメモリセル
アレイ１と、アドレスバスＡＢに入力された８ビットの
アドレス信号のうちの下位４ビットに従って、番地０〜
Ｆ（１６進表記）のうちの１つの番地を指定する番地選
択信号ＳＥＬ０〜ＳＥＬＦを出力するアドレスデコーダ
２と、アドレスバスＡＢに入力された８ビットのアドレ
ス信号のうちの上位４ビットをラッチするアドレスデー
タラッチ回路３と、消去モードのときはデータバスＤＢ
に入力された８ビットのデータを反転してローカルデー
タバスＬＤＢに出力し、書き込みモードのときは該８ビ
ットのデータをローカルデータバスＬＤＢにそのまま出
力するデータ設定回路４と、データ設定回路４からロー
カルデータバスＬＤＢに出力されたデータを番地選択信
号ＳＥＬによって指定された番地のラッチ回路に取り込
む書込データラッチ回路５とを有する。
の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態を示すＥＥＰＲＯＭの
ブロック図である。本実施の形態のＥＥＰＲＯＭは、複
数のメモリセルがマトリクス状に配置されたメモリセル
アレイ１と、アドレスバスＡＢに入力された８ビットの
アドレス信号のうちの下位４ビットに従って、番地０〜
Ｆ（１６進表記）のうちの１つの番地を指定する番地選
択信号ＳＥＬ０〜ＳＥＬＦを出力するアドレスデコーダ
２と、アドレスバスＡＢに入力された８ビットのアドレ
ス信号のうちの上位４ビットをラッチするアドレスデー
タラッチ回路３と、消去モードのときはデータバスＤＢ
に入力された８ビットのデータを反転してローカルデー
タバスＬＤＢに出力し、書き込みモードのときは該８ビ
ットのデータをローカルデータバスＬＤＢにそのまま出
力するデータ設定回路４と、データ設定回路４からロー
カルデータバスＬＤＢに出力されたデータを番地選択信
号ＳＥＬによって指定された番地のラッチ回路に取り込
む書込データラッチ回路５とを有する。
【０００８】また、ＥＥＰＲＯＭは、複数の書込デジッ
ト線ＷＢのうち、書込データラッチ回路５中でデータ
「１」が書き込まれた番地に対応する書込デジット線を
選択レベルとする書込回路６と、複数の書込ワード線Ｗ
Ｗあるいは複数の読出ワード線ＲＷのうち、アドレスデ
ータラッチ回路３から出力された４ビットのアドレス信
号で指定されるページに対応する書込ワード線あるいは
読出ワード線を選択レベルにするＸデコーダ７と、８ビ
ット分のメモリセルの記憶情報を検出・増幅するセンス
アンプ８と、番地選択信号ＳＥＬ０〜ＳＥＬＦに従って
複数の読出デジット線ＲＢのうちの１本を選択し、この
選択読出デジット線をセンスアンプ８に接続するＹセレ
クタ９と、センスアンプ８から出力された８ビットのデ
ータを外部に出力するための出力バッファ１０と、消去
及び書き込み終了と同時に書込データラッチ回路５の全
データをクリアするデータラッチ消去回路１１と、外部
から入力される命令に応じて各種の制御信号を生成する
タイミング制御回路１２とを有する。
ト線ＷＢのうち、書込データラッチ回路５中でデータ
「１」が書き込まれた番地に対応する書込デジット線を
選択レベルとする書込回路６と、複数の書込ワード線Ｗ
Ｗあるいは複数の読出ワード線ＲＷのうち、アドレスデ
ータラッチ回路３から出力された４ビットのアドレス信
号で指定されるページに対応する書込ワード線あるいは
読出ワード線を選択レベルにするＸデコーダ７と、８ビ
ット分のメモリセルの記憶情報を検出・増幅するセンス
アンプ８と、番地選択信号ＳＥＬ０〜ＳＥＬＦに従って
複数の読出デジット線ＲＢのうちの１本を選択し、この
選択読出デジット線をセンスアンプ８に接続するＹセレ
クタ９と、センスアンプ８から出力された８ビットのデ
ータを外部に出力するための出力バッファ１０と、消去
及び書き込み終了と同時に書込データラッチ回路５の全
データをクリアするデータラッチ消去回路１１と、外部
から入力される命令に応じて各種の制御信号を生成する
タイミング制御回路１２とを有する。
【０００９】図２（ａ）はメモリセルアレイ１のブロッ
ク図である。本実施の形態のＥＥＰＲＯＭは、一度に処
理できる入出力データが８ビットのメモリであり、メモ
リセルアレイ１は、ビット０〜７の各ビットに対応した
８つのメモリブロック２０−０〜２０−７に区分され
る。各メモリブロックの構成は同一である。
ク図である。本実施の形態のＥＥＰＲＯＭは、一度に処
理できる入出力データが８ビットのメモリであり、メモ
リセルアレイ１は、ビット０〜７の各ビットに対応した
８つのメモリブロック２０−０〜２０−７に区分され
る。各メモリブロックの構成は同一である。
【００１０】そして、各メモリブロックには、図２
（ａ）に示すように、ページ０〜Ｆ（１６進表記）に対
応した縦１６個×番地０〜Ｆ（１６進表記）に対応した
横１６個のメモリセル２１が配置されている。
（ａ）に示すように、ページ０〜Ｆ（１６進表記）に対
応した縦１６個×番地０〜Ｆ（１６進表記）に対応した
横１６個のメモリセル２１が配置されている。
【００１１】したがって、本実施の形態のメモリセルア
レイ１の容量は２５６×８ビットとなる。メモリセル２
１の回路図を図２（ｂ）に示す。ここでは、図２（ａ）
のメモリセルアレイ１における、２ページ（縦）×２番
地（横）分について示している。各メモリセル２１は、
１つのメモリセルトランジスタ２２と１つのＮチャネル
ＭＯＳトランジスタ２２とから構成されている。
レイ１の容量は２５６×８ビットとなる。メモリセル２
１の回路図を図２（ｂ）に示す。ここでは、図２（ａ）
のメモリセルアレイ１における、２ページ（縦）×２番
地（横）分について示している。各メモリセル２１は、
１つのメモリセルトランジスタ２２と１つのＮチャネル
ＭＯＳトランジスタ２２とから構成されている。
【００１２】ページ０〜Ｆ（１６進表記）にそれぞれ対
応した各行のメモリセルトランジスタ２２のコントロー
ルゲートは各行ごとに設けられた書込ワード線ＷＷに接
続され、各行のＮチャネルトランジスタ２３のゲートは
各行ごとに設けられた読出ワード線ＲＷに接続されてい
る。なお、書込ワード線ＷＷと読出ワード線ＲＷはペー
ジ０〜Ｆに対応して設けられたものであるから、その数
はそれぞれ１６本である。
応した各行のメモリセルトランジスタ２２のコントロー
ルゲートは各行ごとに設けられた書込ワード線ＷＷに接
続され、各行のＮチャネルトランジスタ２３のゲートは
各行ごとに設けられた読出ワード線ＲＷに接続されてい
る。なお、書込ワード線ＷＷと読出ワード線ＲＷはペー
ジ０〜Ｆに対応して設けられたものであるから、その数
はそれぞれ１６本である。
【００１３】番地０〜Ｆ（１６進表記）にそれぞれ対応
した各列のメモリセルトランジスタ２２のドレインは各
列ごとに設けられた書込デジット線ＷＢに接続され、ソ
ースは同列のＮチャネルトランジスタ２３のドレインに
接続されている。また、各列のＮチャネルトランジスタ
２３のソースは各列ごとに設けられた読出デジット線Ｒ
Ｂに接続されている。なお、書込デジット線ＷＢと読出
デジット線ＲＢはビット０〜７及び番地０〜Ｆに対応し
て設けられたものであるから、その数はそれぞれ８×１
６＝１２８本である。
した各列のメモリセルトランジスタ２２のドレインは各
列ごとに設けられた書込デジット線ＷＢに接続され、ソ
ースは同列のＮチャネルトランジスタ２３のドレインに
接続されている。また、各列のＮチャネルトランジスタ
２３のソースは各列ごとに設けられた読出デジット線Ｒ
Ｂに接続されている。なお、書込デジット線ＷＢと読出
デジット線ＲＢはビット０〜７及び番地０〜Ｆに対応し
て設けられたものであるから、その数はそれぞれ８×１
６＝１２８本である。
【００１４】次に、消去モード、書き込みモード、読み
出しモードにおける書込ワード線ＷＷ、読出ワード線Ｒ
Ｗ、書込デジット線ＷＢ、読出デジット線ＲＢの動作電
圧を表１に示す。なお、表１では、「／」の左側が選択
時の電圧レベルを示し、「／」の右側が非選択時の電圧
レベルを示している。また、ＶCCは例えば５Ｖ程度の電
源電圧、ＶPPは例えば１０Ｖ程度の高電圧、Ｖ１は１／
２ＶPP、Ｖ２は例えば１Ｖ程度の電圧である。
出しモードにおける書込ワード線ＷＷ、読出ワード線Ｒ
Ｗ、書込デジット線ＷＢ、読出デジット線ＲＢの動作電
圧を表１に示す。なお、表１では、「／」の左側が選択
時の電圧レベルを示し、「／」の右側が非選択時の電圧
レベルを示している。また、ＶCCは例えば５Ｖ程度の電
源電圧、ＶPPは例えば１０Ｖ程度の高電圧、Ｖ１は１／
２ＶPP、Ｖ２は例えば１Ｖ程度の電圧である。
【００１５】
【表１】
【００１６】まず、消去モードでは、複数の書込ワード
線ＷＷのうち、選択書込ワード線に０Ｖが印加され、非
選択書込ワード線に１／２ＶPPが印加され、全ての読出
ワード線ＲＷに１／２ＶPPが印加される。同時に、複数
の書込デジット線ＷＢのうち、選択書込デジット線に高
電圧ＶPPが印加され、非選択書込デジット線に１／２Ｖ
PPが印加される。また、全ての読出デジット線ＲＢはフ
ローティング（オープン）状態となる。
線ＷＷのうち、選択書込ワード線に０Ｖが印加され、非
選択書込ワード線に１／２ＶPPが印加され、全ての読出
ワード線ＲＷに１／２ＶPPが印加される。同時に、複数
の書込デジット線ＷＢのうち、選択書込デジット線に高
電圧ＶPPが印加され、非選択書込デジット線に１／２Ｖ
PPが印加される。また、全ての読出デジット線ＲＢはフ
ローティング（オープン）状態となる。
【００１７】これにより、メモリセルアレイ１内のメモ
リセルトランジスタ２２のうち、選択書込ワード線およ
び選択書込デジット線で選択されるメモリセルトランジ
スタのコントロールゲートに０Ｖが印加され、ドレイン
に高電圧ＶPPが印加される。その結果、この選択メモリ
セルトランジスタのドレインとフローティングゲート間
に高電界が生じて、フローティングゲート中の電子がト
ンネル現象によってドレインに放出され、このトランジ
スタのしきい値電圧が低くなる。こうして、データ
「１」が消去される（データ「０」が書き込まれる）。
リセルトランジスタ２２のうち、選択書込ワード線およ
び選択書込デジット線で選択されるメモリセルトランジ
スタのコントロールゲートに０Ｖが印加され、ドレイン
に高電圧ＶPPが印加される。その結果、この選択メモリ
セルトランジスタのドレインとフローティングゲート間
に高電界が生じて、フローティングゲート中の電子がト
ンネル現象によってドレインに放出され、このトランジ
スタのしきい値電圧が低くなる。こうして、データ
「１」が消去される（データ「０」が書き込まれる）。
【００１８】次に、書き込みモードでは、複数の書込ワ
ード線ＷＷのうち、選択書込ワード線に高電圧ＶPPが印
加され、非選択書込ワード線に１／２ＶPPが印加され、
全ての読出ワード線ＲＷに０Ｖが印加される。同時に、
複数の書込デジット線ＷＢのうち、選択書込デジット線
に０Ｖが印加され、非選択書込デジット線に１／２ＶPP
が印加される。また、全ての読出デジット線ＲＢはフロ
ーティング（オープン）状態となる。
ード線ＷＷのうち、選択書込ワード線に高電圧ＶPPが印
加され、非選択書込ワード線に１／２ＶPPが印加され、
全ての読出ワード線ＲＷに０Ｖが印加される。同時に、
複数の書込デジット線ＷＢのうち、選択書込デジット線
に０Ｖが印加され、非選択書込デジット線に１／２ＶPP
が印加される。また、全ての読出デジット線ＲＢはフロ
ーティング（オープン）状態となる。
【００１９】これにより、メモリセルアレイ１内のメモ
リセルトランジスタ２２のうち、選択書込ワード線およ
び選択書込デジット線で選択されるメモリセルトランジ
スタのコントロールゲートに高電圧ＶPPが印加され、ド
レインに０Ｖが印加される。その結果、この選択メモリ
セルトランジスタのフローティングゲートとドレイン間
に高電界が生じて、フローティングゲートにトンネル現
象によって電子が注入され、このトランジスタのしきい
値電圧が高くなる。こうして、データ「１」が書き込ま
れる。
リセルトランジスタ２２のうち、選択書込ワード線およ
び選択書込デジット線で選択されるメモリセルトランジ
スタのコントロールゲートに高電圧ＶPPが印加され、ド
レインに０Ｖが印加される。その結果、この選択メモリ
セルトランジスタのフローティングゲートとドレイン間
に高電界が生じて、フローティングゲートにトンネル現
象によって電子が注入され、このトランジスタのしきい
値電圧が高くなる。こうして、データ「１」が書き込ま
れる。
【００２０】また、読み出しモードでは、複数の読出ワ
ード線ＲＷのうち、選択読出ワード線に電源電圧ＶCCが
印加され、非選択読出ワード線に０Ｖが印加される。こ
れにより、選択読出ワード線で選択されるＮチャネルト
ランジスタ２３がオン状態となる。その結果、選択メモ
リセルトランジスタのフローティングゲート中の電子の
量に応じて読出デジット線ＲＢの電位が変化するので、
メモリセル２１の記憶情報の読み出しが行われる。
ード線ＲＷのうち、選択読出ワード線に電源電圧ＶCCが
印加され、非選択読出ワード線に０Ｖが印加される。こ
れにより、選択読出ワード線で選択されるＮチャネルト
ランジスタ２３がオン状態となる。その結果、選択メモ
リセルトランジスタのフローティングゲート中の電子の
量に応じて読出デジット線ＲＢの電位が変化するので、
メモリセル２１の記憶情報の読み出しが行われる。
【００２１】次に、アドレスデコーダ２は、ＥＥＰＲＯ
Ｍ外部からアドレスバスＡＢに入力された８ビットのア
ドレス信号のうちの下位４ビットに従って、番地０〜Ｆ
（１６進表記）のうちの１つの番地を指定する番地選択
信号ＳＥＬ（ＳＥＬ０〜ＳＥＬＦ）を出力する。アドレ
スデータラッチ回路３は、外部からアドレスバスＡＢに
入力された８ビットのアドレス信号のうちの上位４ビッ
トをラッチして出力する。
Ｍ外部からアドレスバスＡＢに入力された８ビットのア
ドレス信号のうちの下位４ビットに従って、番地０〜Ｆ
（１６進表記）のうちの１つの番地を指定する番地選択
信号ＳＥＬ（ＳＥＬ０〜ＳＥＬＦ）を出力する。アドレ
スデータラッチ回路３は、外部からアドレスバスＡＢに
入力された８ビットのアドレス信号のうちの上位４ビッ
トをラッチして出力する。
【００２２】後述する書込データラッチ回路５にデータ
「１」を設定するためのデータ設定回路４は、書込／消
去モード選択信号ＥＷＳ０，ＥＷＳ１に従って、消去モ
ードのときは外部からデータバスＤＢに入力された８ビ
ットのデータを反転してローカルデータバスＬＤＢに出
力し、書き込みモードのときは該８ビットのデータをロ
ーカルデータバスＬＤＢにそのまま出力する。
「１」を設定するためのデータ設定回路４は、書込／消
去モード選択信号ＥＷＳ０，ＥＷＳ１に従って、消去モ
ードのときは外部からデータバスＤＢに入力された８ビ
ットのデータを反転してローカルデータバスＬＤＢに出
力し、書き込みモードのときは該８ビットのデータをロ
ーカルデータバスＬＤＢにそのまま出力する。
【００２３】図３は、データバスＤＢ、データ設定回路
４及びローカルデータバスＬＤＢの詳細を示すブロック
図である。ビット０〜７の各ビットごとに設けられたデ
ータ設定回路４は、入力がデータバスＤＢに接続され、
出力がローカルデータバスＬＤＢに接続され、制御入力
に書込／消去モード選択信号ＥＷＳ０が与えられたイン
バータ４１と、入力がデータバスＤＢに接続され、出力
がローカルデータバスＬＤＢに接続され、制御入力に書
込／消去モード選択信号ＥＷＳ１が与えられたバッファ
４２とから構成されている。このように、各データ設定
回路４内部の構成は同一である。
４及びローカルデータバスＬＤＢの詳細を示すブロック
図である。ビット０〜７の各ビットごとに設けられたデ
ータ設定回路４は、入力がデータバスＤＢに接続され、
出力がローカルデータバスＬＤＢに接続され、制御入力
に書込／消去モード選択信号ＥＷＳ０が与えられたイン
バータ４１と、入力がデータバスＤＢに接続され、出力
がローカルデータバスＬＤＢに接続され、制御入力に書
込／消去モード選択信号ＥＷＳ１が与えられたバッファ
４２とから構成されている。このように、各データ設定
回路４内部の構成は同一である。
【００２４】ここで、ビット０に対応して設けられたイ
ンバータ４１及びバッファ４２の入力は、データバスＤ
Ｂのビット０に接続され、このインバータ４１及びバッ
ファ４２の出力は、ローカルデータバスＬＤＢのビット
０に接続されている。また、ビット１に対応して設けら
れたインバータ４１及びバッファ４２の入力は、データ
バスＤＢのビット１に接続され、このインバータ４１及
びバッファ４２の出力は、ローカルデータバスＬＤＢの
ビット１に接続されている。
ンバータ４１及びバッファ４２の入力は、データバスＤ
Ｂのビット０に接続され、このインバータ４１及びバッ
ファ４２の出力は、ローカルデータバスＬＤＢのビット
０に接続されている。また、ビット１に対応して設けら
れたインバータ４１及びバッファ４２の入力は、データ
バスＤＢのビット１に接続され、このインバータ４１及
びバッファ４２の出力は、ローカルデータバスＬＤＢの
ビット１に接続されている。
【００２５】以下同様に、ビット２，３，４，５，６，
７に対応して設けられたインバータ４１及びバッファ４
２の入力は、データバスＤＢのビット２，３，４，５，
６，７にそれぞれ接続され、これらインバータ４１及び
バッファ４２の出力は、ローカルデータバスＬＤＢのビ
ット２，３，４，５，６，７にそれぞれ接続されてい
る。
７に対応して設けられたインバータ４１及びバッファ４
２の入力は、データバスＤＢのビット２，３，４，５，
６，７にそれぞれ接続され、これらインバータ４１及び
バッファ４２の出力は、ローカルデータバスＬＤＢのビ
ット２，３，４，５，６，７にそれぞれ接続されてい
る。
【００２６】各インバータ４１は、書込／消去モード選
択信号ＥＷＳ０がアクティブ（「Ｈ」レベル）のときイ
ネーブル状態となり、「Ｌ」レベルのときディセーブル
状態となる。また、バッファ４２は、書込／消去モード
選択信号ＥＷＳ１がアクティブ（「Ｈ」レベル）のとき
イネーブル状態となり、「Ｌ」レベルのときディセーブ
ル状態となる。
択信号ＥＷＳ０がアクティブ（「Ｈ」レベル）のときイ
ネーブル状態となり、「Ｌ」レベルのときディセーブル
状態となる。また、バッファ４２は、書込／消去モード
選択信号ＥＷＳ１がアクティブ（「Ｈ」レベル）のとき
イネーブル状態となり、「Ｌ」レベルのときディセーブ
ル状態となる。
【００２７】したがって、データ設定回路４は、書込／
消去モード選択信号ＥＷＳ０がアクティブとなり消去モ
ードが指定されたときは、データバスＤＢに入力された
８ビットのデータを反転してローカルデータバスＬＤＢ
に出力し、書込／消去モード選択信号ＥＷＳ１がアクテ
ィブとなり書き込みモードが指定されたときは、データ
バスＤＢに入力された８ビットのデータをローカルデー
タバスＬＤＢにそのまま出力する。
消去モード選択信号ＥＷＳ０がアクティブとなり消去モ
ードが指定されたときは、データバスＤＢに入力された
８ビットのデータを反転してローカルデータバスＬＤＢ
に出力し、書込／消去モード選択信号ＥＷＳ１がアクテ
ィブとなり書き込みモードが指定されたときは、データ
バスＤＢに入力された８ビットのデータをローカルデー
タバスＬＤＢにそのまま出力する。
【００２８】次に、書込データラッチ回路５の詳細を図
４に示す。図４では、ビット０〜７のうちのビット０の
分についてのみ示している。書込データラッチ回路５
は、ビット０〜７の各ビットごとに設けられ、１ビット
分の各書込データラッチ回路５は、図４に示すように、
番地０〜Ｆ（１６進表記）にそれぞれ対応した１６個の
ラッチ回路５１から構成されている。
４に示す。図４では、ビット０〜７のうちのビット０の
分についてのみ示している。書込データラッチ回路５
は、ビット０〜７の各ビットごとに設けられ、１ビット
分の各書込データラッチ回路５は、図４に示すように、
番地０〜Ｆ（１６進表記）にそれぞれ対応した１６個の
ラッチ回路５１から構成されている。
【００２９】各ラッチ回路５１のデータ入力は、ローカ
ルデータバスＬＤＢの対応ビットに接続されている。よ
って、ビット０に対応して設けられた書込データラッチ
回路５内の各ラッチ回路５１のデータ入力は、図４のよ
うに、ローカルデータバスＬＤＢのビット０に接続され
ている。
ルデータバスＬＤＢの対応ビットに接続されている。よ
って、ビット０に対応して設けられた書込データラッチ
回路５内の各ラッチ回路５１のデータ入力は、図４のよ
うに、ローカルデータバスＬＤＢのビット０に接続され
ている。
【００３０】また、ビット１に対応して設けられた書込
データラッチ回路５内の各ラッチ回路５１のデータ入力
は、ローカルデータバスＬＤＢのビット１に接続されて
いる。以下同様に、ビット２，３，４，５，６，７に対
応して設けられた書込データラッチ回路５内のラッチ回
路５１のデータ入力は、ローカルデータバスＬＤＢのビ
ット２，３，４，５，６，７にそれぞれ接続されてい
る。
データラッチ回路５内の各ラッチ回路５１のデータ入力
は、ローカルデータバスＬＤＢのビット１に接続されて
いる。以下同様に、ビット２，３，４，５，６，７に対
応して設けられた書込データラッチ回路５内のラッチ回
路５１のデータ入力は、ローカルデータバスＬＤＢのビ
ット２，３，４，５，６，７にそれぞれ接続されてい
る。
【００３１】一方、各ラッチ回路５１のクロック入力
は、対応番地を指定する番地選択信号ＳＥＬ（ＳＥＬ０
〜ＳＥＬＦ）に接続されている。よって、０番地に対応
して設けられたラッチ回路５１のクロック入力は、図４
に示すように、番地選択信号ＳＥＬ０に接続され、１番
地に対応して設けられたラッチ回路５１のクロック入力
は、番地選択信号ＳＥＬ１に接続されている。
は、対応番地を指定する番地選択信号ＳＥＬ（ＳＥＬ０
〜ＳＥＬＦ）に接続されている。よって、０番地に対応
して設けられたラッチ回路５１のクロック入力は、図４
に示すように、番地選択信号ＳＥＬ０に接続され、１番
地に対応して設けられたラッチ回路５１のクロック入力
は、番地選択信号ＳＥＬ１に接続されている。
【００３２】同様に、２，３，４，５，６，７，８，
９，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ番地に対応して設けられた
ラッチ回路５１のクロック入力は、番地選択信号ＳＥＬ
２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５，ＳＥＬ６，ＳＥＬ
７，ＳＥＬ８，ＳＥＬ９，ＳＥＬＡ，ＳＥＬＢ，ＳＥＬ
Ｃ，ＳＥＬＤ，ＳＥＬＥ，ＳＥＬＦにそれぞれ接続され
ている。
９，Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ番地に対応して設けられた
ラッチ回路５１のクロック入力は、番地選択信号ＳＥＬ
２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５，ＳＥＬ６，ＳＥＬ
７，ＳＥＬ８，ＳＥＬ９，ＳＥＬＡ，ＳＥＬＢ，ＳＥＬ
Ｃ，ＳＥＬＤ，ＳＥＬＥ，ＳＥＬＦにそれぞれ接続され
ている。
【００３３】そして、各ラッチ回路５１は、クロック入
力がアクティブ（「Ｈ」レベル）となったとき、データ
入力に入力された値をラッチして出力する。このとき、
各ラッチ回路５１は、消去あるいは書き込みが終了する
まで、データをラッチし続ける。
力がアクティブ（「Ｈ」レベル）となったとき、データ
入力に入力された値をラッチして出力する。このとき、
各ラッチ回路５１は、消去あるいは書き込みが終了する
まで、データをラッチし続ける。
【００３４】次に、書込回路６は、ビット０〜７の各ビ
ットごとに設けられ、１ビット分の各書込回路６は、図
４に示すように、番地０〜Ｆ（１６進表記）にそれぞれ
対応した１６個のレベルシフタ（電圧発生回路）６１か
ら構成されている。ここで、各レベルシフタ６１の入力
は、対応ビット及び対応番地のラッチ回路５１の出力に
接続されている。例えば、ビット０、０番地に対応した
レベルシフタ６１の入力は、ビット０、０番地に対応し
たラッチ回路５１の出力に接続されている。
ットごとに設けられ、１ビット分の各書込回路６は、図
４に示すように、番地０〜Ｆ（１６進表記）にそれぞれ
対応した１６個のレベルシフタ（電圧発生回路）６１か
ら構成されている。ここで、各レベルシフタ６１の入力
は、対応ビット及び対応番地のラッチ回路５１の出力に
接続されている。例えば、ビット０、０番地に対応した
レベルシフタ６１の入力は、ビット０、０番地に対応し
たラッチ回路５１の出力に接続されている。
【００３５】また、各レベルシフタ６１の出力は、対応
ビット及び対応番地の書込デジット線ＷＢ、読出デジッ
ト線ＲＢに接続されている。例えば、ビット０、０番地
に対応したレベルシフタ６１の入力は、ビット０、０番
地に対応した書込デジット線ＷＢ、読出デジット線ＲＢ
に接続されている。
ビット及び対応番地の書込デジット線ＷＢ、読出デジッ
ト線ＲＢに接続されている。例えば、ビット０、０番地
に対応したレベルシフタ６１の入力は、ビット０、０番
地に対応した書込デジット線ＷＢ、読出デジット線ＲＢ
に接続されている。
【００３６】そして、各レベルシフタ６１は、一括書込
許可信号ＥＭＥ及び一括書込開始信号ＲＵＮＭがアクテ
ィブで、自身に接続されたラッチ回路５１の出力が
「１」であるとき、自身に接続された書込デジット線Ｗ
Ｂを選択レベルとする。なお、選択レベルの値は、書込
／消去モード選択信号ＥＷＳ０，ＥＷＳ１に従って決定
される。
許可信号ＥＭＥ及び一括書込開始信号ＲＵＮＭがアクテ
ィブで、自身に接続されたラッチ回路５１の出力が
「１」であるとき、自身に接続された書込デジット線Ｗ
Ｂを選択レベルとする。なお、選択レベルの値は、書込
／消去モード選択信号ＥＷＳ０，ＥＷＳ１に従って決定
される。
【００３７】Ｘデコーダ７は、アドレスデータラッチ回
路３から出力された４ビットのアドレス信号に従って、
ページ０〜Ｆ（１６進表記）にそれぞれ対応した１６本
の書込ワード線ＷＷのうちの１本、あるいはページ０〜
Ｆにそれぞれ対応した１６本の読出ワード線ＲＷのうち
の１本を選択レベルとする。書込回路６と同様に、選択
レベルの値は、書込／消去モード選択信号ＥＷＳ０，Ｅ
ＷＳ１に従って決定される。
路３から出力された４ビットのアドレス信号に従って、
ページ０〜Ｆ（１６進表記）にそれぞれ対応した１６本
の書込ワード線ＷＷのうちの１本、あるいはページ０〜
Ｆにそれぞれ対応した１６本の読出ワード線ＲＷのうち
の１本を選択レベルとする。書込回路６と同様に、選択
レベルの値は、書込／消去モード選択信号ＥＷＳ０，Ｅ
ＷＳ１に従って決定される。
【００３８】ビット０〜７の各ビットごとに設けられた
センスアンプ８は、メモリセル２１の記憶情報を検出・
増幅する。ビット０〜７の各ビットごとに設けられたＹ
セレクタ９は、番地選択信号ＳＥＬ０〜ＳＥＬＦに従っ
て、番地０〜Ｆにそれぞれ対応した１６本の読出デジッ
ト線ＲＢのうちの１本を選択し、この選択読出デジット
線を対応するセンスアンプ８に接続する。例えば、ビッ
ト０に対応して設けられたＹセレクタ９は、選択読出デ
ジット線をビット０に対応して設けられたセンスアンプ
８に接続し、ビット１に対応して設けられたＹセレクタ
９は、選択読出デジット線をビット１に対応して設けら
れたセンスアンプ８に接続する。
センスアンプ８は、メモリセル２１の記憶情報を検出・
増幅する。ビット０〜７の各ビットごとに設けられたＹ
セレクタ９は、番地選択信号ＳＥＬ０〜ＳＥＬＦに従っ
て、番地０〜Ｆにそれぞれ対応した１６本の読出デジッ
ト線ＲＢのうちの１本を選択し、この選択読出デジット
線を対応するセンスアンプ８に接続する。例えば、ビッ
ト０に対応して設けられたＹセレクタ９は、選択読出デ
ジット線をビット０に対応して設けられたセンスアンプ
８に接続し、ビット１に対応して設けられたＹセレクタ
９は、選択読出デジット線をビット１に対応して設けら
れたセンスアンプ８に接続する。
【００３９】出力バッファ１０は、センスアンプ８から
出力された８ビットのデータをＥＥＰＲＯＭ外部に出力
する。データラッチ消去回路１１は、消去及び書き込み
終了と同時に書込データラッチ回路５の全データをクリ
アする（つまり、「０」にする）。
出力された８ビットのデータをＥＥＰＲＯＭ外部に出力
する。データラッチ消去回路１１は、消去及び書き込み
終了と同時に書込データラッチ回路５の全データをクリ
アする（つまり、「０」にする）。
【００４０】タイミング制御回路１２は、ＥＥＰＲＯＭ
外部のＣＰＵ等から入力される命令に応じて、一括書込
を許可するか否かを示す一括書込許可信号ＥＭＥ、消去
モードであるか書き込みモードであるかを示す書込／消
去モード選択信号ＥＷＳ０，ＥＷＳ１、一括書込を開始
することを示す一括書込開始信号ＲＵＮＭ等の制御信号
を生成する。
外部のＣＰＵ等から入力される命令に応じて、一括書込
を許可するか否かを示す一括書込許可信号ＥＭＥ、消去
モードであるか書き込みモードであるかを示す書込／消
去モード選択信号ＥＷＳ０，ＥＷＳ１、一括書込を開始
することを示す一括書込開始信号ＲＵＮＭ等の制御信号
を生成する。
【００４１】次に、以上のようなＥＥＰＲＯＭにおい
て、２ページの０，１番地に書き込みを行う場合の動作
を説明する。図５は本実施の形態のＥＥＰＲＯＭにおけ
る書込動作を説明するためのタイミングチャート図であ
る。
て、２ページの０，１番地に書き込みを行う場合の動作
を説明する。図５は本実施の形態のＥＥＰＲＯＭにおけ
る書込動作を説明するためのタイミングチャート図であ
る。
【００４２】最初に、タイミング制御回路１２は、外部
のＣＰＵ（不図示）等から一括消去を指示する命令が入
力されると、書込／消去モード選択信号ＥＷＳ０をアク
ティブ（「Ｈ」レベル）にして、消去モードを指定し、
同時に一括書込許可信号ＥＭＥをアクティブ（「Ｈ」レ
ベル）にして、一括書込を指定する（図５（ａ）の時刻
ｔ１）。このとき、書込／消去モード選択信号ＥＷＳ１
は「Ｌ」レベルのままである。
のＣＰＵ（不図示）等から一括消去を指示する命令が入
力されると、書込／消去モード選択信号ＥＷＳ０をアク
ティブ（「Ｈ」レベル）にして、消去モードを指定し、
同時に一括書込許可信号ＥＭＥをアクティブ（「Ｈ」レ
ベル）にして、一括書込を指定する（図５（ａ）の時刻
ｔ１）。このとき、書込／消去モード選択信号ＥＷＳ１
は「Ｌ」レベルのままである。
【００４３】続いて、アドレスバスＡＢには、２ページ
の０番地を指定するアドレス信号がＥＥＰＲＯＭ外部か
ら入力され、データバスＤＢのビット０〜７には、全て
「０」のデータが入力される（図５（ｂ））。書込／消
去モード選択信号ＥＷＳ０がアクティブになったことに
より、ビット０〜７に対応する各データ設定回路４で
は、インバータ４１がイネーブル状態となり、バッファ
４２がディセーブル状態となる。
の０番地を指定するアドレス信号がＥＥＰＲＯＭ外部か
ら入力され、データバスＤＢのビット０〜７には、全て
「０」のデータが入力される（図５（ｂ））。書込／消
去モード選択信号ＥＷＳ０がアクティブになったことに
より、ビット０〜７に対応する各データ設定回路４で
は、インバータ４１がイネーブル状態となり、バッファ
４２がディセーブル状態となる。
【００４４】よって、各データ設定回路４は、データバ
スＤＢの各ビットのデータを反転してローカルデータバ
スＬＤＢの各対応ビットに出力する。ここでは、データ
バスＤＢのビット０〜７には全て「０」のデータが入力
されているので、ローカルデータバスＬＤＢのビット０
〜７には全て「１」のデータが出力される。
スＤＢの各ビットのデータを反転してローカルデータバ
スＬＤＢの各対応ビットに出力する。ここでは、データ
バスＤＢのビット０〜７には全て「０」のデータが入力
されているので、ローカルデータバスＬＤＢのビット０
〜７には全て「１」のデータが出力される。
【００４５】次に、各書込データラッチ回路５は、デー
タ設定回路４からローカルデータバスＬＤＢに出力され
たデータを番地選択信号ＳＥＬによって指定された番地
のラッチ回路５１に取り込む。今、アドレスバスＡＢに
は、２ページの０番地を指定するアドレス信号が入力さ
れている。これにより、アドレスデコーダ２は、０番地
を指定する番地選択信号ＳＥＬ０のみをアクティブ
（「Ｈ」）とし、その他の番地選択信号ＳＥＬ１〜ＳＥ
ＬＦを「Ｌ」レベルとする。
タ設定回路４からローカルデータバスＬＤＢに出力され
たデータを番地選択信号ＳＥＬによって指定された番地
のラッチ回路５１に取り込む。今、アドレスバスＡＢに
は、２ページの０番地を指定するアドレス信号が入力さ
れている。これにより、アドレスデコーダ２は、０番地
を指定する番地選択信号ＳＥＬ０のみをアクティブ
（「Ｈ」）とし、その他の番地選択信号ＳＥＬ１〜ＳＥ
ＬＦを「Ｌ」レベルとする。
【００４６】よって、ビット０〜７に対応した各書込デ
ータラッチ回路５において、０番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータ「１」をラッチする。
ータラッチ回路５において、０番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータ「１」をラッチする。
【００４７】次いで、アドレスバスＡＢには、２ページ
の１番地を指定するアドレス信号が外部から入力され、
データバスＤＢのビット０〜７には、上記と同様に全て
「０」のデータが入力される（図５（ｂ））。書込／消
去モード選択信号ＥＷＳ０がアクティブなので、ビット
０〜７に対応する各データ設定回路４は、データバスＤ
Ｂの各ビットのデータを反転してローカルデータバスＬ
ＤＢの各対応ビットに出力する。これにより、ローカル
データバスＬＤＢのビット０〜７には全て「１」のデー
タが出力される。
の１番地を指定するアドレス信号が外部から入力され、
データバスＤＢのビット０〜７には、上記と同様に全て
「０」のデータが入力される（図５（ｂ））。書込／消
去モード選択信号ＥＷＳ０がアクティブなので、ビット
０〜７に対応する各データ設定回路４は、データバスＤ
Ｂの各ビットのデータを反転してローカルデータバスＬ
ＤＢの各対応ビットに出力する。これにより、ローカル
データバスＬＤＢのビット０〜７には全て「１」のデー
タが出力される。
【００４８】一方、２ページの１番地を指定するアドレ
ス信号がアドレスバスＡＢに入力されたことにより、ア
ドレスデコーダ２は、１番地を指定する番地選択信号Ｓ
ＥＬ１のみをアクティブ（「Ｈ」）とし、その他の番地
選択信号ＳＥＬ０，ＳＥＬ２〜ＳＥＬＦを「Ｌ」レベル
とする。
ス信号がアドレスバスＡＢに入力されたことにより、ア
ドレスデコーダ２は、１番地を指定する番地選択信号Ｓ
ＥＬ１のみをアクティブ（「Ｈ」）とし、その他の番地
選択信号ＳＥＬ０，ＳＥＬ２〜ＳＥＬＦを「Ｌ」レベル
とする。
【００４９】よって、ビット０〜７に対応した各書込デ
ータラッチ回路５において、１番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータ「１」をラッチする。こうして、ビット０
〜７の各ビットに対応した各書込データラッチ回路５に
おいて、０，１番地に対応したラッチ回路５１がデータ
「１」をラッチして出力する。なお、その他のラッチ回
路５１は、データ「１」をラッチしないので、その出力
は「０」である。
ータラッチ回路５において、１番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータ「１」をラッチする。こうして、ビット０
〜７の各ビットに対応した各書込データラッチ回路５に
おいて、０，１番地に対応したラッチ回路５１がデータ
「１」をラッチして出力する。なお、その他のラッチ回
路５１は、データ「１」をラッチしないので、その出力
は「０」である。
【００５０】続いて、タイミング制御回路１２には、外
部から一括書込開始を指示する命令が入力される。これ
により、タイミング制御回路１２は、一括書込開始信号
ＲＵＮＭをアクティブ（「Ｈ」レベル）にして、一括書
込開始を指定する（図５（ａ））。
部から一括書込開始を指示する命令が入力される。これ
により、タイミング制御回路１２は、一括書込開始信号
ＲＵＮＭをアクティブ（「Ｈ」レベル）にして、一括書
込開始を指定する（図５（ａ））。
【００５１】ビット０〜７に対応した各書込回路６は、
一括書込許可信号ＥＭＥ及び書込／消去モード選択信号
ＥＷＳ０がアクティブの状態で、一括書込開始信号ＲＵ
ＮＭがアクティブになると、番地０〜Ｆに対応した１６
本の書込デジット線ＷＢのうち、ラッチ回路５の出力が
「１」である番地に対応した書込デジット線を選択レベ
ル（高電圧ＶPP）とし、ラッチ回路５の出力が「０」で
ある番地に対応した書込デジット線を非選択レベル（１
／２ＶPP）とする。
一括書込許可信号ＥＭＥ及び書込／消去モード選択信号
ＥＷＳ０がアクティブの状態で、一括書込開始信号ＲＵ
ＮＭがアクティブになると、番地０〜Ｆに対応した１６
本の書込デジット線ＷＢのうち、ラッチ回路５の出力が
「１」である番地に対応した書込デジット線を選択レベ
ル（高電圧ＶPP）とし、ラッチ回路５の出力が「０」で
ある番地に対応した書込デジット線を非選択レベル（１
／２ＶPP）とする。
【００５２】今、各書込データラッチ回路５では、０，
１番地に対応したラッチ回路５１がデータ「１」をラッ
チしているので、０〜７の各ビットにおいて、０，１番
地に対応した書込デジット線ＷＢが選択レベルとなる。
なお、読出デジット線ＲＢは全てフローティング状態で
ある。
１番地に対応したラッチ回路５１がデータ「１」をラッ
チしているので、０〜７の各ビットにおいて、０，１番
地に対応した書込デジット線ＷＢが選択レベルとなる。
なお、読出デジット線ＲＢは全てフローティング状態で
ある。
【００５３】一方、Ｘデコーダ７は、一括書込許可信号
ＥＭＥ及び書込／消去モード選択信号ＥＷＳ０がアクテ
ィブの状態で、一括書込開始信号ＲＵＮＭがアクティブ
になると、ページ０〜Ｆに対応した１６本の書込ワード
線ＷＷのうち、アドレスデータラッチ回路３からのアド
レス信号で指定されるページに対応した書込ワード線を
選択レベル（０Ｖ）とし、その他の書込ワード線を非選
択レベル（１／２ＶPP）とし、全ての読出ワード線ＲＷ
を１／２ＶPPレベルとする。
ＥＭＥ及び書込／消去モード選択信号ＥＷＳ０がアクテ
ィブの状態で、一括書込開始信号ＲＵＮＭがアクティブ
になると、ページ０〜Ｆに対応した１６本の書込ワード
線ＷＷのうち、アドレスデータラッチ回路３からのアド
レス信号で指定されるページに対応した書込ワード線を
選択レベル（０Ｖ）とし、その他の書込ワード線を非選
択レベル（１／２ＶPP）とし、全ての読出ワード線ＲＷ
を１／２ＶPPレベルとする。
【００５４】アドレスバスＡＢには、２ページを指定す
るアドレス信号が入力されたので、２ページに対応した
書込ワード線ＷＷが選択レベルとなる。これで、メモリ
セルアレイ１内のメモリセル２１のうち、ビット０〜
７、２ページ、０，１番地に対応したメモリセル２１の
メモリセルトランジスタ２２のコントロールゲートに０
Ｖが印加され、ドレインに高電圧ＶPPが印加される。こ
うして、２ページ、０，１番地の同時消去が実施され
る。
るアドレス信号が入力されたので、２ページに対応した
書込ワード線ＷＷが選択レベルとなる。これで、メモリ
セルアレイ１内のメモリセル２１のうち、ビット０〜
７、２ページ、０，１番地に対応したメモリセル２１の
メモリセルトランジスタ２２のコントロールゲートに０
Ｖが印加され、ドレインに高電圧ＶPPが印加される。こ
うして、２ページ、０，１番地の同時消去が実施され
る。
【００５５】データラッチ消去回路１１は、タイミング
制御回路１２の制御に従って、消去終了と同時に書込デ
ータラッチ回路５の全データを「０」にする。次に、タ
イミング制御回路１２には、ＥＥＰＲＯＭ外部のＣＰＵ
から一括書き込みを指示する命令が入力される。この命
令に応じて、タイミング制御回路１２は、書込／消去モ
ード選択信号ＥＷＳ１をアクティブ（「Ｈ」レベル）に
して、書き込みモードを指定し、同時に一括書込許可信
号ＥＭＥをアクティブ（「Ｈ」レベル）にして、一括書
込を指定する（図５（ａ）の時刻ｔ２）。なお、タイミ
ング制御回路１２は、書込／消去モード選択信号ＥＷＳ
０については「Ｌ」レベルとする。
制御回路１２の制御に従って、消去終了と同時に書込デ
ータラッチ回路５の全データを「０」にする。次に、タ
イミング制御回路１２には、ＥＥＰＲＯＭ外部のＣＰＵ
から一括書き込みを指示する命令が入力される。この命
令に応じて、タイミング制御回路１２は、書込／消去モ
ード選択信号ＥＷＳ１をアクティブ（「Ｈ」レベル）に
して、書き込みモードを指定し、同時に一括書込許可信
号ＥＭＥをアクティブ（「Ｈ」レベル）にして、一括書
込を指定する（図５（ａ）の時刻ｔ２）。なお、タイミ
ング制御回路１２は、書込／消去モード選択信号ＥＷＳ
０については「Ｌ」レベルとする。
【００５６】続いて、アドレスバスＡＢには、２ページ
の０番地を指定するアドレス信号がＥＥＰＲＯＭ外部か
ら入力され、データバスＤＢには、２ページの０番地に
書き込むべき８ビットのデータが入力される（図５
（ｂ））。書込／消去モード選択信号ＥＷＳ１がアクテ
ィブになったことにより、ビット０〜７に対応する各デ
ータ設定回路４では、バッファ４２がイネーブル状態と
なり、インバータ４１がディセーブル状態となる。
の０番地を指定するアドレス信号がＥＥＰＲＯＭ外部か
ら入力され、データバスＤＢには、２ページの０番地に
書き込むべき８ビットのデータが入力される（図５
（ｂ））。書込／消去モード選択信号ＥＷＳ１がアクテ
ィブになったことにより、ビット０〜７に対応する各デ
ータ設定回路４では、バッファ４２がイネーブル状態と
なり、インバータ４１がディセーブル状態となる。
【００５７】よって、各データ設定回路４は、データバ
スＤＢの各ビットのデータをローカルデータバスＬＤＢ
の各対応ビットにそのまま出力する。次いで、各書込デ
ータラッチ回路５は、データ設定回路４からローカルデ
ータバスＬＤＢに出力されたデータを番地選択信号ＳＥ
Ｌによって指定された番地のラッチ回路５１に取り込
む。
スＤＢの各ビットのデータをローカルデータバスＬＤＢ
の各対応ビットにそのまま出力する。次いで、各書込デ
ータラッチ回路５は、データ設定回路４からローカルデ
ータバスＬＤＢに出力されたデータを番地選択信号ＳＥ
Ｌによって指定された番地のラッチ回路５１に取り込
む。
【００５８】今、アドレスバスＡＢには、２ページの０
番地を指定するアドレス信号が入力されている。これに
より、アドレスデコーダ２は、０番地を指定する番地選
択信号ＳＥＬ０のみをアクティブ（「Ｈ」）とし、その
他の番地選択信号ＳＥＬ１〜ＳＥＬＦを「Ｌ」レベルと
する。
番地を指定するアドレス信号が入力されている。これに
より、アドレスデコーダ２は、０番地を指定する番地選
択信号ＳＥＬ０のみをアクティブ（「Ｈ」）とし、その
他の番地選択信号ＳＥＬ１〜ＳＥＬＦを「Ｌ」レベルと
する。
【００５９】よって、ビット０〜７に対応した各書込デ
ータラッチ回路５において、０番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータをラッチする。
ータラッチ回路５において、０番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータをラッチする。
【００６０】次いで、アドレスバスＡＢには、２ページ
の１番地を指定するアドレス信号が外部から入力され、
データバスＤＢには、２ページの１番地に書き込むべき
８ビットのデータが入力される（図５（ｂ））。書込／
消去モード選択信号ＥＷＳ１がアクティブなので、ビッ
ト０〜７に対応する各データ設定回路４は、データバス
ＤＢの各ビットのデータをローカルデータバスＬＤＢの
各対応ビットにそのまま出力する。
の１番地を指定するアドレス信号が外部から入力され、
データバスＤＢには、２ページの１番地に書き込むべき
８ビットのデータが入力される（図５（ｂ））。書込／
消去モード選択信号ＥＷＳ１がアクティブなので、ビッ
ト０〜７に対応する各データ設定回路４は、データバス
ＤＢの各ビットのデータをローカルデータバスＬＤＢの
各対応ビットにそのまま出力する。
【００６１】一方、２ページの１番地を指定するアドレ
ス信号がアドレスバスＡＢに入力されたことにより、ア
ドレスデコーダ２は、１番地を指定する番地選択信号Ｓ
ＥＬ１のみをアクティブ（「Ｈ」）とし、その他の番地
選択信号ＳＥＬ０，ＳＥＬ２〜ＳＥＬＦを「Ｌ」レベル
とする。
ス信号がアドレスバスＡＢに入力されたことにより、ア
ドレスデコーダ２は、１番地を指定する番地選択信号Ｓ
ＥＬ１のみをアクティブ（「Ｈ」）とし、その他の番地
選択信号ＳＥＬ０，ＳＥＬ２〜ＳＥＬＦを「Ｌ」レベル
とする。
【００６２】よって、ビット０〜７に対応した各書込デ
ータラッチ回路５において、１番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータをラッチする。こうして、ビット０〜７の
各ビットに対応した各書込データラッチ回路５におい
て、０番地に対応したラッチ回路５１が０番地への書込
データをラッチし、１番地に対応したラッチ回路５１が
１番地への書込データをラッチする。
ータラッチ回路５において、１番地に対応したラッチ回
路５１がローカルデータバスＬＤＢの対応ビットに出力
されたデータをラッチする。こうして、ビット０〜７の
各ビットに対応した各書込データラッチ回路５におい
て、０番地に対応したラッチ回路５１が０番地への書込
データをラッチし、１番地に対応したラッチ回路５１が
１番地への書込データをラッチする。
【００６３】続いて、タイミング制御回路１２には、外
部から一括書込開始を指示する命令が入力される。これ
により、タイミング制御回路１２は、一括書込開始信号
ＲＵＮＭをアクティブ（「Ｈ」レベル）にして、一括書
込開始を指定する（図５（ａ））。
部から一括書込開始を指示する命令が入力される。これ
により、タイミング制御回路１２は、一括書込開始信号
ＲＵＮＭをアクティブ（「Ｈ」レベル）にして、一括書
込開始を指定する（図５（ａ））。
【００６４】ビット０〜７に対応した各書込回路６は、
一括書込許可信号ＥＭＥ及び書込／消去モード選択信号
ＥＷＳ１がアクティブの状態で、一括書込開始信号ＲＵ
ＮＭがアクティブになると、番地０〜Ｆに対応した１６
本の書込デジット線ＷＢのうち、ラッチ回路５の出力が
「１」である番地に対応した書込デジット線を選択レベ
ル（０Ｖ）とし、ラッチ回路５の出力が「０」である番
地に対応した書込デジット線を非選択レベル（１／２Ｖ
PP）とする。
一括書込許可信号ＥＭＥ及び書込／消去モード選択信号
ＥＷＳ１がアクティブの状態で、一括書込開始信号ＲＵ
ＮＭがアクティブになると、番地０〜Ｆに対応した１６
本の書込デジット線ＷＢのうち、ラッチ回路５の出力が
「１」である番地に対応した書込デジット線を選択レベ
ル（０Ｖ）とし、ラッチ回路５の出力が「０」である番
地に対応した書込デジット線を非選択レベル（１／２Ｖ
PP）とする。
【００６５】今、各書込データラッチ回路５では、０，
１番地への書込データをラッチしているので、該書込デ
ータの「１」をラッチしたラッチ回路５１の出力が
「１」となり、該書込データの「０」をラッチしたラッ
チ回路５１の出力が「０」となっている。よって、０，
１番地に対応した書込デジット線ＷＢのうち、書込デー
タの値が「１」のビットに対応した書込デジット線が選
択レベルとなる。なお、読出デジット線ＲＢは全てフロ
ーティング状態である。
１番地への書込データをラッチしているので、該書込デ
ータの「１」をラッチしたラッチ回路５１の出力が
「１」となり、該書込データの「０」をラッチしたラッ
チ回路５１の出力が「０」となっている。よって、０，
１番地に対応した書込デジット線ＷＢのうち、書込デー
タの値が「１」のビットに対応した書込デジット線が選
択レベルとなる。なお、読出デジット線ＲＢは全てフロ
ーティング状態である。
【００６６】一方、Ｘデコーダ７は、一括書込許可信号
ＥＭＥ及び書込／消去モード選択信号ＥＷＳ１がアクテ
ィブの状態で、一括書込開始信号ＲＵＮＭがアクティブ
になると、ページ０〜Ｆに対応した１６本の書込ワード
線ＷＷのうち、アドレスデータラッチ回路３からのアド
レス信号で指定されるページに対応した書込ワード線を
選択レベル（高電圧ＶPP）とし、その他の書込ワード線
を非選択レベル（１／２ＶPP）とし、全ての読出ワード
線ＲＷを０Ｖとする。
ＥＭＥ及び書込／消去モード選択信号ＥＷＳ１がアクテ
ィブの状態で、一括書込開始信号ＲＵＮＭがアクティブ
になると、ページ０〜Ｆに対応した１６本の書込ワード
線ＷＷのうち、アドレスデータラッチ回路３からのアド
レス信号で指定されるページに対応した書込ワード線を
選択レベル（高電圧ＶPP）とし、その他の書込ワード線
を非選択レベル（１／２ＶPP）とし、全ての読出ワード
線ＲＷを０Ｖとする。
【００６７】アドレスバスＡＢには、２ページを指定す
るアドレス信号が入力されたので、２ページに対応した
書込ワード線ＷＷが選択レベルとなる。これで、メモリ
セルアレイ１内のメモリセル２１のうち、２ページ、０
番地に対応し、かつ０番地への書込データの値が「１」
のビットに対応したメモリセル２１のメモリセルトラン
ジスタ２２のコントロールゲートに高電圧ＶPPが印加さ
れ、ドレインに０Ｖが印加される。同時に、２ページ、
１番地に対応し、かつ１番地への書込データの値が
「１」のビットに対応したメモリセル２１のメモリセル
トランジスタ２２のコントロールゲートに高電圧ＶPPが
印加され、ドレインに０Ｖが印加される。
るアドレス信号が入力されたので、２ページに対応した
書込ワード線ＷＷが選択レベルとなる。これで、メモリ
セルアレイ１内のメモリセル２１のうち、２ページ、０
番地に対応し、かつ０番地への書込データの値が「１」
のビットに対応したメモリセル２１のメモリセルトラン
ジスタ２２のコントロールゲートに高電圧ＶPPが印加さ
れ、ドレインに０Ｖが印加される。同時に、２ページ、
１番地に対応し、かつ１番地への書込データの値が
「１」のビットに対応したメモリセル２１のメモリセル
トランジスタ２２のコントロールゲートに高電圧ＶPPが
印加され、ドレインに０Ｖが印加される。
【００６８】こうして、２ページ、０，１番地の同時書
き込みが実施される。データラッチ消去回路１１は、タ
イミング制御回路１２の制御に従って、書き込み終了と
同時に書込データラッチ回路５の全データを「０」にす
る。以上のように、本実施の形態では、複数の番地のメ
モリセル２１に対して同時に書き換えを行う。
き込みが実施される。データラッチ消去回路１１は、タ
イミング制御回路１２の制御に従って、書き込み終了と
同時に書込データラッチ回路５の全データを「０」にす
る。以上のように、本実施の形態では、複数の番地のメ
モリセル２１に対して同時に書き換えを行う。
【００６９】１回の書き換え時間（ｔ１−ｔ３間）につ
いては、従来の書き換え時間（ｔ４−ｔ５間）に比べて
複数番地への入力データに応じたデータを書込データラ
ッチ回路５に順次転送する分だけ長くなるが、この転送
時間はメモリセル２１への実際の消去／書込時間（一括
書込開始信号ＲＵＮＭがアクティブになってから消去／
書き込みが終了するまでの時間）に比べて極めて短い。
いては、従来の書き換え時間（ｔ４−ｔ５間）に比べて
複数番地への入力データに応じたデータを書込データラ
ッチ回路５に順次転送する分だけ長くなるが、この転送
時間はメモリセル２１への実際の消去／書込時間（一括
書込開始信号ＲＵＮＭがアクティブになってから消去／
書き込みが終了するまでの時間）に比べて極めて短い。
【００７０】したがって、従来の１つの番地のデータ書
き換え時間とほぼ同じ時間で複数番地のデータ書き換え
を実現することができ、大幅な書き換え時間の短縮を実
現することができる。
き換え時間とほぼ同じ時間で複数番地のデータ書き換え
を実現することができ、大幅な書き換え時間の短縮を実
現することができる。
【００７１】また、書込データラッチ回路５中でデータ
「１」が書き込まれたラッチ回路５１に対応する番地の
メモリセル２１のみを選択して、消去／書き込みを行
い、データ「０」が書き込まれたラッチ回路５１に対応
する番地のメモリセル２１に対しては消去／書き込みを
行わない。これにより、メモリセル２１の書き換え回数
を削減することができ、メモリセル２１の耐久性を向上
させることができる。
「１」が書き込まれたラッチ回路５１に対応する番地の
メモリセル２１のみを選択して、消去／書き込みを行
い、データ「０」が書き込まれたラッチ回路５１に対応
する番地のメモリセル２１に対しては消去／書き込みを
行わない。これにより、メモリセル２１の書き換え回数
を削減することができ、メモリセル２１の耐久性を向上
させることができる。
【００７２】なお、本実施の形態では、２ページの０，
１番地に同時に書き換えを行う場合について説明した
が、２つの番地以上でも同時に書き換えを行うことがで
きる。この場合には、アドレスバスＡＢへのアドレス信
号の入力とデータバスＤＢへのデータ入力とを繰り返し
行うことによって、書込データラッチ回路５へのデータ
書き込みを繰り返し行い、所望の番地分だけ書込データ
ラッチ回路５にデータ転送した後に、一括書込開始信号
ＲＵＮＭをアクティブにすればよい。
１番地に同時に書き換えを行う場合について説明した
が、２つの番地以上でも同時に書き換えを行うことがで
きる。この場合には、アドレスバスＡＢへのアドレス信
号の入力とデータバスＤＢへのデータ入力とを繰り返し
行うことによって、書込データラッチ回路５へのデータ
書き込みを繰り返し行い、所望の番地分だけ書込データ
ラッチ回路５にデータ転送した後に、一括書込開始信号
ＲＵＮＭをアクティブにすればよい。
【００７３】また、本実施の形態では、複数の番地に同
時に書き換えを行う一括書込の場合について説明した
が、従来のように、１つの番地ごとにバイト書き換えを
行うこともできる。以下、このバイト書き換えの場合の
動作について説明する。
時に書き換えを行う一括書込の場合について説明した
が、従来のように、１つの番地ごとにバイト書き換えを
行うこともできる。以下、このバイト書き換えの場合の
動作について説明する。
【００７４】まず、タイミング制御回路１２は、外部の
ＣＰＵからバイト消去を指示する命令が入力されると、
書込／消去モード選択信号ＥＷＳ０をアクティブにして
消去モードを指定する（図５（ｄ）の時刻ｔ４）。この
とき、一括書込許可信号ＥＭＥは「Ｌ」レベルである。
ＣＰＵからバイト消去を指示する命令が入力されると、
書込／消去モード選択信号ＥＷＳ０をアクティブにして
消去モードを指定する（図５（ｄ）の時刻ｔ４）。この
とき、一括書込許可信号ＥＭＥは「Ｌ」レベルである。
【００７５】アドレスバスＡＢには、２ページの０番地
を指定するアドレス信号がＥＥＰＲＯＭ外部から入力さ
れ、データバスＤＢのビット０〜７には、全て「０」の
データが入力される（図５（ｅ））。書込／消去モード
選択信号ＥＷＳ０がアクティブになったことにより、各
データ設定回路４は、データバスＤＢの各ビットのデー
タを反転してローカルデータバスＬＤＢの各対応ビット
に出力する。
を指定するアドレス信号がＥＥＰＲＯＭ外部から入力さ
れ、データバスＤＢのビット０〜７には、全て「０」の
データが入力される（図５（ｅ））。書込／消去モード
選択信号ＥＷＳ０がアクティブになったことにより、各
データ設定回路４は、データバスＤＢの各ビットのデー
タを反転してローカルデータバスＬＤＢの各対応ビット
に出力する。
【００７６】ビット０〜７に対応した各書込データラッ
チ回路５においては、０番地に対応したラッチ回路５１
がローカルデータバスＬＤＢの対応ビットに出力された
データ「１」をラッチする。
チ回路５においては、０番地に対応したラッチ回路５１
がローカルデータバスＬＤＢの対応ビットに出力された
データ「１」をラッチする。
【００７７】続いて、各書込回路６は、一括書込許可信
号ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ０
がアクティブとなってから所定時間後に、ラッチ回路５
の出力が「１」である番地に対応した書込デジット線を
選択レベル（高電圧ＶPP）とし、ラッチ回路５の出力が
「０」である番地に対応した書込デジット線を非選択レ
ベル（１／２ＶPP）とする。ここでは、０〜７の各ビッ
トにおいて、０番地に対応した書込デジット線ＷＢが選
択レベルとなる。
号ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ０
がアクティブとなってから所定時間後に、ラッチ回路５
の出力が「１」である番地に対応した書込デジット線を
選択レベル（高電圧ＶPP）とし、ラッチ回路５の出力が
「０」である番地に対応した書込デジット線を非選択レ
ベル（１／２ＶPP）とする。ここでは、０〜７の各ビッ
トにおいて、０番地に対応した書込デジット線ＷＢが選
択レベルとなる。
【００７８】一方、Ｘデコーダ７は、一括書込許可信号
ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ０が
アクティブとなってから所定時間後に、アドレスデータ
ラッチ回路３からのアドレス信号で指定されるページに
対応した書込ワード線を選択レベル（０Ｖ）とし、その
他の書込ワード線を非選択レベル（１／２ＶPP）とし、
全ての読出ワード線ＲＷを１／２ＶPPレベルとする。こ
こでは、２ページに対応した書込ワード線ＷＷが選択レ
ベルとなる。
ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ０が
アクティブとなってから所定時間後に、アドレスデータ
ラッチ回路３からのアドレス信号で指定されるページに
対応した書込ワード線を選択レベル（０Ｖ）とし、その
他の書込ワード線を非選択レベル（１／２ＶPP）とし、
全ての読出ワード線ＲＷを１／２ＶPPレベルとする。こ
こでは、２ページに対応した書込ワード線ＷＷが選択レ
ベルとなる。
【００７９】こうして、メモリセルアレイ１内のメモリ
セル２１のうち、ビット０〜７、２ページ、０番地に対
応したメモリセル２１のメモリセルトランジスタ２２の
コントロールゲートに０Ｖが印加され、ドレインに高電
圧ＶPPが印加され、２ページ、０番地の消去が実施され
る。
セル２１のうち、ビット０〜７、２ページ、０番地に対
応したメモリセル２１のメモリセルトランジスタ２２の
コントロールゲートに０Ｖが印加され、ドレインに高電
圧ＶPPが印加され、２ページ、０番地の消去が実施され
る。
【００８０】データラッチ消去回路１１は、タイミング
制御回路１２の制御に従って、消去終了と同時に書込デ
ータラッチ回路５の全データを「０」にする。次に、タ
イミング制御回路１２には、ＥＥＰＲＯＭ外部のＣＰＵ
からバイト書き込みを指示する命令が入力される。この
命令に応じて、タイミング制御回路１２は、書込／消去
モード選択信号ＥＷＳ１をアクティブにして、書き込み
モードを指定する（図５（ｄ））。このとき、一括書込
許可信号ＥＭＥは「Ｌ」レベルである。
制御回路１２の制御に従って、消去終了と同時に書込デ
ータラッチ回路５の全データを「０」にする。次に、タ
イミング制御回路１２には、ＥＥＰＲＯＭ外部のＣＰＵ
からバイト書き込みを指示する命令が入力される。この
命令に応じて、タイミング制御回路１２は、書込／消去
モード選択信号ＥＷＳ１をアクティブにして、書き込み
モードを指定する（図５（ｄ））。このとき、一括書込
許可信号ＥＭＥは「Ｌ」レベルである。
【００８１】アドレスバスＡＢには、２ページの０番地
を指定するアドレス信号がＥＥＰＲＯＭ外部から入力さ
れ、データバスＤＢには、２ページの０番地に書き込む
べき８ビットのデータが入力される（図５（ｂ））。書
込／消去モード選択信号ＥＷＳ１がアクティブになった
ことにより、各データ設定回路４は、データバスＤＢの
各ビットのデータをローカルデータバスＬＤＢの各対応
ビットにそのまま出力する。
を指定するアドレス信号がＥＥＰＲＯＭ外部から入力さ
れ、データバスＤＢには、２ページの０番地に書き込む
べき８ビットのデータが入力される（図５（ｂ））。書
込／消去モード選択信号ＥＷＳ１がアクティブになった
ことにより、各データ設定回路４は、データバスＤＢの
各ビットのデータをローカルデータバスＬＤＢの各対応
ビットにそのまま出力する。
【００８２】ビット０〜７に対応した各書込データラッ
チ回路５においては、０番地に対応したラッチ回路５１
がローカルデータバスＬＤＢの対応ビットに出力された
データをラッチする。
チ回路５においては、０番地に対応したラッチ回路５１
がローカルデータバスＬＤＢの対応ビットに出力された
データをラッチする。
【００８３】続いて、各書込回路６は、一括書込許可信
号ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ１
がアクティブとなってから所定時間後に、ラッチ回路５
の出力が「１」である番地に対応した書込デジット線を
選択レベル（０Ｖ）とし、ラッチ回路５の出力が「０」
である番地に対応した書込デジット線を非選択レベル
（１／２ＶPP）とする。ここでは、０〜７の各ビットに
おいて、０番地に対応した書込デジット線ＷＢが選択レ
ベルとなる。
号ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ１
がアクティブとなってから所定時間後に、ラッチ回路５
の出力が「１」である番地に対応した書込デジット線を
選択レベル（０Ｖ）とし、ラッチ回路５の出力が「０」
である番地に対応した書込デジット線を非選択レベル
（１／２ＶPP）とする。ここでは、０〜７の各ビットに
おいて、０番地に対応した書込デジット線ＷＢが選択レ
ベルとなる。
【００８４】一方、Ｘデコーダ７は、一括書込許可信号
ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ１が
アクティブとなってから所定時間後に、アドレスデータ
ラッチ回路３からのアドレス信号で指定されるページに
対応した書込ワード線を選択レベル（高電圧ＶPP）と
し、その他の書込ワード線を非選択レベル（１／２ＶP
P）とし、全ての読出ワード線ＲＷを０Ｖとする。ここ
では、２ページに対応した書込ワード線ＷＷが選択レベ
ルとなる。
ＥＭＥが「Ｌ」レベルである場合、選択信号ＥＷＳ１が
アクティブとなってから所定時間後に、アドレスデータ
ラッチ回路３からのアドレス信号で指定されるページに
対応した書込ワード線を選択レベル（高電圧ＶPP）と
し、その他の書込ワード線を非選択レベル（１／２ＶP
P）とし、全ての読出ワード線ＲＷを０Ｖとする。ここ
では、２ページに対応した書込ワード線ＷＷが選択レベ
ルとなる。
【００８５】こうして、メモリセルアレイ１内のメモリ
セル２１のうち、２ページ、０番地に対応し、かつ０番
地への書込データの値が「１」のビットに対応したメモ
リセル２１のメモリセルトランジスタ２２のコントロー
ルゲートに高電圧ＶPPが印加され、ドレインに０Ｖが印
加され、２ページ、０番地の書き込みが実施される。デ
ータラッチ消去回路１１は、タイミング制御回路１２の
制御に従って、書き込み終了と同時に書込データラッチ
回路５の全データを「０」にする。以上のようにして、
バイト書き換えを実施することができる。
セル２１のうち、２ページ、０番地に対応し、かつ０番
地への書込データの値が「１」のビットに対応したメモ
リセル２１のメモリセルトランジスタ２２のコントロー
ルゲートに高電圧ＶPPが印加され、ドレインに０Ｖが印
加され、２ページ、０番地の書き込みが実施される。デ
ータラッチ消去回路１１は、タイミング制御回路１２の
制御に従って、書き込み終了と同時に書込データラッチ
回路５の全データを「０」にする。以上のようにして、
バイト書き換えを実施することができる。
【００８６】［実施の形態の２］本実施の形態の１で
は、消去と書き込みを順次実施することによってＥＥＰ
ＲＯＭの書き換えを行っているが、消去あるいは書き込
みのどちらか一方のみによってＥＥＰＲＯＭの書き換え
を実現することもできる。本実施の形態では、まずＣＰ
Ｕ（不図示）が読み出しを指示する命令をＥＥＰＲＯＭ
に与える。
は、消去と書き込みを順次実施することによってＥＥＰ
ＲＯＭの書き換えを行っているが、消去あるいは書き込
みのどちらか一方のみによってＥＥＰＲＯＭの書き換え
を実現することもできる。本実施の形態では、まずＣＰ
Ｕ（不図示）が読み出しを指示する命令をＥＥＰＲＯＭ
に与える。
【００８７】タイミング制御回路１２は、ＣＰＵから読
み出しを指示する命令が入力されると、読出モード選択
信号ＲＥをアクティブにして、読み出しモードを指定す
る。アドレスバスＡＢには、２ページの０番地を指定す
るアドレス信号がＣＰＵから入力される。これにより、
アドレスデコーダ２は、０番地を指定する番地選択信号
ＳＥＬ０のみをアクティブ（「Ｈ」）とし、その他の番
地選択信号ＳＥＬ１〜ＳＥＬＦを「Ｌ」レベルとする。
み出しを指示する命令が入力されると、読出モード選択
信号ＲＥをアクティブにして、読み出しモードを指定す
る。アドレスバスＡＢには、２ページの０番地を指定す
るアドレス信号がＣＰＵから入力される。これにより、
アドレスデコーダ２は、０番地を指定する番地選択信号
ＳＥＬ０のみをアクティブ（「Ｈ」）とし、その他の番
地選択信号ＳＥＬ１〜ＳＥＬＦを「Ｌ」レベルとする。
【００８８】各書込回路６は、読出モード選択信号ＲＥ
がアクティブになると、全ての書込デジット線ＷＢを０
Ｖとする。また、読出デジット線ＲＢに電圧Ｖ２を与え
てプリチャージを行う。
がアクティブになると、全ての書込デジット線ＷＢを０
Ｖとする。また、読出デジット線ＲＢに電圧Ｖ２を与え
てプリチャージを行う。
【００８９】一方、Ｘデコーダ７は、読出モード選択信
号ＲＥがアクティブになると、ページ０〜Ｆに対応した
１６本の読出ワード線ＲＷのうち、アドレスデータラッ
チ回路３からのアドレス信号で指定されるページに対応
した読出ワード線を選択レベル（電源電圧ＶCC）とし、
その他の読出ワード線を非選択レベル（０Ｖ）とし、全
ての書込ワード線ＷＷを０Ｖとする。
号ＲＥがアクティブになると、ページ０〜Ｆに対応した
１６本の読出ワード線ＲＷのうち、アドレスデータラッ
チ回路３からのアドレス信号で指定されるページに対応
した読出ワード線を選択レベル（電源電圧ＶCC）とし、
その他の読出ワード線を非選択レベル（０Ｖ）とし、全
ての書込ワード線ＷＷを０Ｖとする。
【００９０】これにより、選択されたメモリセル２１の
記憶情報が読出デジット線ＲＢに出力される。ビット０
〜７の各ビットごとに設けられたＹセレクタ９は、番地
選択信号ＳＥＬ０〜ＳＥＬＦに従って、０番地に対応し
た読出デジット線ＲＢをセンスアンプ８に接続する。こ
うして、出力バッファ１０を介して２ページ、０番地の
データが外部に出力される。
記憶情報が読出デジット線ＲＢに出力される。ビット０
〜７の各ビットごとに設けられたＹセレクタ９は、番地
選択信号ＳＥＬ０〜ＳＥＬＦに従って、０番地に対応し
た読出デジット線ＲＢをセンスアンプ８に接続する。こ
うして、出力バッファ１０を介して２ページ、０番地の
データが外部に出力される。
【００９１】次に、ＣＰＵは、２ページの１番地を指定
するアドレス信号と読み出しを指示する命令をＥＥＰＲ
ＯＭに与えることにより、２ページ、１番地のデータを
上記と同様に読み出す。続いて、ＣＰＵは、２ページ、
０番地から読み出した読出データと次に２ページ、０番
地へ書き込むべき書込データとを比較すると共に、２ペ
ージ、１番地から読み出した読出データと次に２ペー
ジ、１番地へ書き込むべき書込データとを比較する。
するアドレス信号と読み出しを指示する命令をＥＥＰＲ
ＯＭに与えることにより、２ページ、１番地のデータを
上記と同様に読み出す。続いて、ＣＰＵは、２ページ、
０番地から読み出した読出データと次に２ページ、０番
地へ書き込むべき書込データとを比較すると共に、２ペ
ージ、１番地から読み出した読出データと次に２ペー
ジ、１番地へ書き込むべき書込データとを比較する。
【００９２】そして、ＣＰＵは、次に２ページ、０番地
へ書き込む書込データが現在２ページ、０番地に記憶さ
れているデータ（２ページ、０番地の読出データと同
一）に対して、「１」から「０」への書き換えのみを示
し、かつ次に２ページ、１番地へ書き込む書込データが
現在２ページ、１番地に記憶されているデータ（読出デ
ータ）に対して、「１」から「０」への書き換えのみを
示している場合は、「０」への書き換えだけを行えばよ
いので、実施の形態の１で説明した０，１番地の同時消
去のみを実施する。
へ書き込む書込データが現在２ページ、０番地に記憶さ
れているデータ（２ページ、０番地の読出データと同
一）に対して、「１」から「０」への書き換えのみを示
し、かつ次に２ページ、１番地へ書き込む書込データが
現在２ページ、１番地に記憶されているデータ（読出デ
ータ）に対して、「１」から「０」への書き換えのみを
示している場合は、「０」への書き換えだけを行えばよ
いので、実施の形態の１で説明した０，１番地の同時消
去のみを実施する。
【００９３】また、ＣＰＵは、次に２ページ、０番地へ
書き込む書込データが現在２ページ、０番地に記憶され
ているデータに対して、「０」から「１」への書き換え
のみを示し、かつ次に２ページ、１番地へ書き込む書込
データが現在２ページ、１番地に記憶されているデータ
に対して、「０」から「１」への書き換えのみを示して
いる場合は、「１」への書き換えだけを行えばよいの
で、上述した０，１番地の同時書き込みのみを実施す
る。
書き込む書込データが現在２ページ、０番地に記憶され
ているデータに対して、「０」から「１」への書き換え
のみを示し、かつ次に２ページ、１番地へ書き込む書込
データが現在２ページ、１番地に記憶されているデータ
に対して、「０」から「１」への書き換えのみを示して
いる場合は、「１」への書き換えだけを行えばよいの
で、上述した０，１番地の同時書き込みのみを実施す
る。
【００９４】以上のように、データの書き換えが「１」
から「０」、あるいは「０」から「１」の場合は、消去
あるいは書き込みのどちらか一方で済むので、書き換え
時間を更に短縮することができる。なお、１つの番地に
対するバイト消去あるいはバイト書き込みを行ってもよ
いことは言うまでもない。
から「０」、あるいは「０」から「１」の場合は、消去
あるいは書き込みのどちらか一方で済むので、書き換え
時間を更に短縮することができる。なお、１つの番地に
対するバイト消去あるいはバイト書き込みを行ってもよ
いことは言うまでもない。
【００９５】なお、以上の実施の形態では、ビット０〜
７の各ビットごとにメモリセルアレイ１や書込データラ
ッチ回路５等の各回路を配置し、これら各ビット対応の
回路内に番地０〜Ｆに対応する構成を設けているが、こ
のような配置を採用したのは配線の容易性を考慮したた
めである。したがって、番地０〜Ｆごとに各回路を配置
してもよい。
７の各ビットごとにメモリセルアレイ１や書込データラ
ッチ回路５等の各回路を配置し、これら各ビット対応の
回路内に番地０〜Ｆに対応する構成を設けているが、こ
のような配置を採用したのは配線の容易性を考慮したた
めである。したがって、番地０〜Ｆごとに各回路を配置
してもよい。
【００９６】
【発明の効果】本発明によれば、請求項１に記載のよう
に、データ設定手段が、消去のときは入力データを反転
し書き込みのときは入力データをそのまま出力し、複数
番地への入力データに応じたデータがデータラッチ手段
に順次取り込まれた後に、制御手段が開始信号を出力す
ることにより、行選択手段ワード線を選択し、書込手段
がデジット線を選択するので、複数番地のメモリセルに
対して同時に書き換えを行うことができる。その結果、
従来の１つの番地のデータ書き換え時間とほぼ同じ時間
で複数番地のデータ書き換えを実現することができ、大
幅な書き換え時間の短縮を実現することができる。
に、データ設定手段が、消去のときは入力データを反転
し書き込みのときは入力データをそのまま出力し、複数
番地への入力データに応じたデータがデータラッチ手段
に順次取り込まれた後に、制御手段が開始信号を出力す
ることにより、行選択手段ワード線を選択し、書込手段
がデジット線を選択するので、複数番地のメモリセルに
対して同時に書き換えを行うことができる。その結果、
従来の１つの番地のデータ書き換え時間とほぼ同じ時間
で複数番地のデータ書き換えを実現することができ、大
幅な書き換え時間の短縮を実現することができる。
【００９７】また、請求項２に記載のように、データラ
ッチ手段の各ラッチ回路の中で、所定値（例えば
「１」）が書き込まれたラッチ回路に対応するビット及
び番地のメモリセルのみを選択して、消去／書き込みを
行い、所定値でない値（例えば「０」）が書き込まれた
ラッチ回路に対応するビット及び番地のメモリセルに対
しては消去／書き込みを行わないことにより、メモリセ
ルの書き換え回数を削減することができ、メモリセルの
耐久性を向上させることができる。
ッチ手段の各ラッチ回路の中で、所定値（例えば
「１」）が書き込まれたラッチ回路に対応するビット及
び番地のメモリセルのみを選択して、消去／書き込みを
行い、所定値でない値（例えば「０」）が書き込まれた
ラッチ回路に対応するビット及び番地のメモリセルに対
しては消去／書き込みを行わないことにより、メモリセ
ルの書き換え回数を削減することができ、メモリセルの
耐久性を向上させることができる。
【００９８】また、請求項３に記載のように、「１」か
ら「０」へのデータ書き換えの場合には、消去のみを実
施するので、データ書き換え時間を更に短縮することが
できる。
ら「０」へのデータ書き換えの場合には、消去のみを実
施するので、データ書き換え時間を更に短縮することが
できる。
【００９９】また、請求項４に記載のように、「０」か
ら「１」へのデータ書き換えの場合には、書き込みのみ
を実施するので、データ書き換え時間を更に短縮するこ
とができる。
ら「１」へのデータ書き換えの場合には、書き込みのみ
を実施するので、データ書き換え時間を更に短縮するこ
とができる。
【図１】 本発明の第１の実施の形態を示すＥＥＰＲＯ
Ｍのブロック図である。
Ｍのブロック図である。
【図２】 図１のメモリセルアレイのブロック図及びメ
モリセルの回路図である。
モリセルの回路図である。
【図３】 図１のデータバス、データ設定回路及びロー
カルデータバスの詳細を示すブロック図である。
カルデータバスの詳細を示すブロック図である。
【図４】 図１のローカルデータバス及び書込データラ
ッチ回路の詳細を示すブロック図である。
ッチ回路の詳細を示すブロック図である。
【図５】 図１のＥＥＰＲＯＭ及び従来のＥＥＰＲＯＭ
における書込動作を説明するためのタイミングチャート
図である。
における書込動作を説明するためのタイミングチャート
図である。
１…メモリセルアレイ、２…アドレスデコーダ、３…ア
ドレスデータラッチ回路、４…データ設定回路、５…書
込データラッチ回路、６…書込回路、７…Ｘデコーダ、
８…センスアンプ、９…Ｙセレクタ、１０…出力バッフ
ァ、１１…データラッチ消去回路、１２…タイミング制
御回路、２０−０〜２０−７…メモリブロック、２１…
メモリセル、ＷＷ…書込ワード線、ＲＷ…読出ワード
線、ＷＢ…書込デジット線、ＲＢ…読出デジット線。
ドレスデータラッチ回路、４…データ設定回路、５…書
込データラッチ回路、６…書込回路、７…Ｘデコーダ、
８…センスアンプ、９…Ｙセレクタ、１０…出力バッフ
ァ、１１…データラッチ消去回路、１２…タイミング制
御回路、２０−０〜２０−７…メモリブロック、２１…
メモリセル、ＷＷ…書込ワード線、ＲＷ…読出ワード
線、ＷＢ…書込デジット線、ＲＢ…読出デジット線。
【手続補正書】
【提出日】平成１１年４月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、請求項１に記載のように、複数のビット、
ページ及び番地に対応した複数のメモリセルがマトリク
ス状に配置されたメモリセルアレイと、対応ページが同
一のメモリセルに共通に接続された複数のワード線と、
対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、消去モードのときは複数
ビットの入力データ「０」または「１」を反転し、書き
込みモードのときは上記入力データ「１」または「０」
をそのまま出力することによりそれぞれデジット線選択
情報「１」または非選択情報「０」を出力するデータ設
定手段と、ビット及び番地に対応した複数のラッチ回路
を備え、データ設定手段から出力されたデジット線選択
情報「１」または非選択情報「０」をアドレス信号によ
って指定されたビット及び番地のラッチ回路に取り込む
データラッチ手段と、開始信号が入力されたときに、複
数のワード線のうちのアドレス信号によって指定された
ページに対応するワード線を選択する行選択手段と、開
始信号が入力されたときに、データラッチ手段の各ラッ
チ回路から出力されるデジット線選択情報「１」に対応
するデジット線のみを選択する書込手段と、複数番地へ
の入力データに応じたデジット線選択情報「１」または
非選択情報「０」がデータラッチ手段に順次取り込まれ
た後に、上記開始信号を出力する制御手段とを有し、デ
ジット線選択情報「１」に対応するデジット線につなが
る複数番地のメモリセルに対してのみ同時に書き換えを
行うようにしたものである。このように、データ設定手
段（４）は、消去のときは入力データを反転し、書き込
みのときは入力データをそのまま出力する。データラッ
チ手段（５）は、データ設定手段から出力されたデータ
をアドレス信号によって指定されたビット及び番地のラ
ッチ回路に取り込む。そして、複数番地への入力データ
に応じたデータ（反転データあるいは入力データと同じ
データ）がデータラッチ手段に順次取り込まれた後に、
制御手段（１２）が開始信号を出力し、行選択手段
（７）が複数のワード線のうちのアドレス信号によって
指定されたページに対応するワード線を選択し、書込手
段（６）がデータラッチ手段の各ラッチ回路の出力に応
じてデジット線を選択することにより、複数番地のメモ
リセルに対して同時に書き換えが行われる。
記憶装置は、請求項１に記載のように、複数のビット、
ページ及び番地に対応した複数のメモリセルがマトリク
ス状に配置されたメモリセルアレイと、対応ページが同
一のメモリセルに共通に接続された複数のワード線と、
対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、消去モードのときは複数
ビットの入力データ「０」または「１」を反転し、書き
込みモードのときは上記入力データ「１」または「０」
をそのまま出力することによりそれぞれデジット線選択
情報「１」または非選択情報「０」を出力するデータ設
定手段と、ビット及び番地に対応した複数のラッチ回路
を備え、データ設定手段から出力されたデジット線選択
情報「１」または非選択情報「０」をアドレス信号によ
って指定されたビット及び番地のラッチ回路に取り込む
データラッチ手段と、開始信号が入力されたときに、複
数のワード線のうちのアドレス信号によって指定された
ページに対応するワード線を選択する行選択手段と、開
始信号が入力されたときに、データラッチ手段の各ラッ
チ回路から出力されるデジット線選択情報「１」に対応
するデジット線のみを選択する書込手段と、複数番地へ
の入力データに応じたデジット線選択情報「１」または
非選択情報「０」がデータラッチ手段に順次取り込まれ
た後に、上記開始信号を出力する制御手段とを有し、デ
ジット線選択情報「１」に対応するデジット線につなが
る複数番地のメモリセルに対してのみ同時に書き換えを
行うようにしたものである。このように、データ設定手
段（４）は、消去のときは入力データを反転し、書き込
みのときは入力データをそのまま出力する。データラッ
チ手段（５）は、データ設定手段から出力されたデータ
をアドレス信号によって指定されたビット及び番地のラ
ッチ回路に取り込む。そして、複数番地への入力データ
に応じたデータ（反転データあるいは入力データと同じ
データ）がデータラッチ手段に順次取り込まれた後に、
制御手段（１２）が開始信号を出力し、行選択手段
（７）が複数のワード線のうちのアドレス信号によって
指定されたページに対応するワード線を選択し、書込手
段（６）がデータラッチ手段の各ラッチ回路の出力に応
じてデジット線を選択することにより、複数番地のメモ
リセルに対して同時に書き換えが行われる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】また、請求項２に記載のように、上記書込
手段は、複数のデジット線のうち、デジット線選択情報
「１」を保持したラッチ回路が示すビット及び番地に対
応するデジット線を選択するものである。このように、
データラッチ手段の各ラッチ回路の中で、所定値（例え
ば「１」）が書き込まれたラッチ回路に対応するビット
及び番地のメモリセルのみを選択して、消去／書き込み
を行い、所定値でない値（例えば「０」）が書き込まれ
たラッチ回路に対応するビット及び番地のメモリセルに
対しては消去／書き込みを行わない。これにより、メモ
リセルの書き換え回数を削減することができ、メモリセ
ルの耐久性を向上させることができる。また、本発明の
不揮発性半導体記憶装置は、請求項３に記載のように、
「１」から「０」へのデータ書き換えの場合には、消去
のみの実施を前記制御手段に指示する手段を有するもの
である。このように、データの書き換えが「１」から
「０」への場合は、消去のみで済むので、書き換え時間
を更に短縮することができる。また、本発明の不揮発性
半導体記憶装置は、請求項４に記載のように、「０」か
ら「１」へのデータ書き換えの場合には、書き込みのみ
の実施を上記制御手段に指示する手段を有するものであ
る。このように、データの書き換えが「０」から「１」
への場合は、書き込みのみで済むので、書き換え時間を
更に短縮することができる。
手段は、複数のデジット線のうち、デジット線選択情報
「１」を保持したラッチ回路が示すビット及び番地に対
応するデジット線を選択するものである。このように、
データラッチ手段の各ラッチ回路の中で、所定値（例え
ば「１」）が書き込まれたラッチ回路に対応するビット
及び番地のメモリセルのみを選択して、消去／書き込み
を行い、所定値でない値（例えば「０」）が書き込まれ
たラッチ回路に対応するビット及び番地のメモリセルに
対しては消去／書き込みを行わない。これにより、メモ
リセルの書き換え回数を削減することができ、メモリセ
ルの耐久性を向上させることができる。また、本発明の
不揮発性半導体記憶装置は、請求項３に記載のように、
「１」から「０」へのデータ書き換えの場合には、消去
のみの実施を前記制御手段に指示する手段を有するもの
である。このように、データの書き換えが「１」から
「０」への場合は、消去のみで済むので、書き換え時間
を更に短縮することができる。また、本発明の不揮発性
半導体記憶装置は、請求項４に記載のように、「０」か
ら「１」へのデータ書き換えの場合には、書き込みのみ
の実施を上記制御手段に指示する手段を有するものであ
る。このように、データの書き換えが「０」から「１」
への場合は、書き込みのみで済むので、書き換え時間を
更に短縮することができる。
Claims (4)
- 【請求項１】 複数のビット、ページ及び番地に対応し
た複数のメモリセルがマトリクス状に配置されたメモリ
セルアレイと、 対応ページが同一のメモリセルに共通に接続された複数
のワード線と、 対応ビット及び対応番地が同一のメモリセルに共通に接
続された複数のデジット線と、 消去モードのときは複数ビットの入力データを反転し、
書き込みモードのときは前記入力データをそのまま出力
するデータ設定手段と、 ビット及び番地に対応した複数のラッチ回路を備え、デ
ータ設定手段から出力されたデータをアドレス信号によ
って指定されたビット及び番地のラッチ回路に取り込む
データラッチ手段と、 開始信号が入力されたときに、複数のワード線のうちの
アドレス信号によって指定されたページに対応するワー
ド線を選択する行選択手段と、 開始信号が入力されたときに、データラッチ手段の各ラ
ッチ回路の出力に応じてデジット線を選択する書込手段
と、 複数番地への入力データに応じたデータがデータラッチ
手段に順次取り込まれた後に、前記開始信号を出力する
制御手段とを有し、 複数番地のメモリセルに対して同時に書き換えを行うこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 前記書込手段は、複数のデジット線のうち、所定値を保
持したラッチ回路が示すビット及び番地に対応するデジ
ット線を選択するものであることを特徴とする不揮発性
半導体記憶装置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、 「１」から「０」へのデータ書き換えの場合には、消去
のみの実施を前記制御手段に指示する手段を有すること
を特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１記載の不揮発性半導体記憶装置
において、 「０」から「１」へのデータ書き換えの場合には、書き
込みのみの実施を前記制御手段に指示する手段を有する
ことを特徴とする不揮発性半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554698A JP3012589B2 (ja) | 1998-03-24 | 1998-03-24 | 不揮発性半導体記憶装置 |
| MYPI99001012A MY117042A (en) | 1998-03-24 | 1999-03-18 | Nonvolatile semiconductor memory device |
| US09/271,508 US6026022A (en) | 1998-03-24 | 1999-03-18 | Nonvolatile semiconductor memory device |
| KR1019990009921A KR100291633B1 (ko) | 1998-03-24 | 1999-03-23 | 불휘발성 반도체 메모리 장치 |
| EP99105870A EP0945874B1 (en) | 1998-03-24 | 1999-03-23 | Nonvolatile semiconductor memory device |
| DE69927199T DE69927199T2 (de) | 1998-03-24 | 1999-03-23 | Nichtflüchtige Halbleiterspeicheranordnung |
| CN99105594A CN1109348C (zh) | 1998-03-24 | 1999-03-24 | 非易失性半导体存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554698A JP3012589B2 (ja) | 1998-03-24 | 1998-03-24 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273383A true JPH11273383A (ja) | 1999-10-08 |
| JP3012589B2 JP3012589B2 (ja) | 2000-02-21 |
Family
ID=13579315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7554698A Expired - Fee Related JP3012589B2 (ja) | 1998-03-24 | 1998-03-24 | 不揮発性半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6026022A (ja) |
| EP (1) | EP0945874B1 (ja) |
| JP (1) | JP3012589B2 (ja) |
| KR (1) | KR100291633B1 (ja) |
| CN (1) | CN1109348C (ja) |
| DE (1) | DE69927199T2 (ja) |
| MY (1) | MY117042A (ja) |
Families Citing this family (8)
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|---|---|---|---|---|
| JP2003077282A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| JP3851865B2 (ja) | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| JP3816907B2 (ja) | 2003-07-04 | 2006-08-30 | Ｎｅｃエレクトロニクス株式会社 | 表示データの記憶装置 |
| US7092288B2 (en) * | 2004-02-04 | 2006-08-15 | Atmel Corporation | Non-volatile memory array with simultaneous write and erase feature |
| CN100368990C (zh) * | 2005-12-02 | 2008-02-13 | 浙江大学 | 利用定时器控制异步计算的指令的方法 |
| CN101350222B (zh) * | 2007-07-16 | 2010-10-13 | 盛群半导体股份有限公司 | 可擦洗可编程只读存储器之分页烧录装置及其控制方法 |
| US10395752B2 (en) * | 2017-10-11 | 2019-08-27 | Globalfoundries Inc. | Margin test for multiple-time programmable memory (MTPM) with split wordlines |
| CN112037833B (zh) * | 2019-06-04 | 2023-06-06 | 华邦电子股份有限公司 | 电阻式存储器及其数据写入方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276200A (ja) * | 1985-05-31 | 1986-12-06 | Fujitsu Ltd | プログラマブルｒｏｍの書き込み方式 |
| JPH0736274B2 (ja) * | 1985-10-08 | 1995-04-19 | 日本電気株式会社 | 読出し専用メモリ |
| US4763305A (en) * | 1985-11-27 | 1988-08-09 | Motorola, Inc. | Intelligent write in an EEPROM with data and erase check |
| JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02146192A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去及び書込可能な不揮発性メモリー |
| JP3010632B2 (ja) * | 1989-02-27 | 2000-02-21 | 日本電気株式会社 | 電気的に消去及び書込み可能な不揮発性メモリー |
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
| JP3236105B2 (ja) * | 1993-03-17 | 2001-12-10 | 富士通株式会社 | 不揮発性半導体記憶装置及びその動作試験方法 |
| JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
| US5517453A (en) * | 1994-09-15 | 1996-05-14 | National Semiconductor Corporation | Memory with multiple erase modes |
| KR0169418B1 (ko) * | 1995-10-30 | 1999-02-01 | 김광호 | 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리 |
| US5777923A (en) * | 1996-06-17 | 1998-07-07 | Aplus Integrated Circuits, Inc. | Flash memory read/write controller |
| JP3789977B2 (ja) * | 1996-05-10 | 2006-06-28 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
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1998
- 1998-03-24 JP JP7554698A patent/JP3012589B2/ja not_active Expired - Fee Related
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- 1999-03-18 MY MYPI99001012A patent/MY117042A/en unknown
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