JPH11283379A - 不揮発性メモリのデータ記憶装置 - Google Patents
不揮発性メモリのデータ記憶装置Info
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- JPH11283379A JPH11283379A JP8363298A JP8363298A JPH11283379A JP H11283379 A JPH11283379 A JP H11283379A JP 8363298 A JP8363298 A JP 8363298A JP 8363298 A JP8363298 A JP 8363298A JP H11283379 A JPH11283379 A JP H11283379A
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Abstract
(57)【要約】
【課題】 データ書き換えに伴う不揮発性メモリの内部
セルの特性劣化を低減する。 【解決手段】 レジスタ１５に論理値「０」がセットさ
れた状態で、アドレスデータＡ０〜Ａ１５の解読結果に
従いフラッシュメモリ６のデータ領域がアドレス指定さ
れると、書き込み信号ＰＲＯＧＲＡＭが通常の書き込み
時間Ｔ１より短い時間Ｔ２だけ発生し、Ｎチャンネル型
ＭＯＳトランジスタ９が時間Ｔ２だけオンし、高電圧Ｖ
Ｐが時間Ｔ２だけフラッシュメモリ６のデータ領域の記
憶セルに供給される。
セルの特性劣化を低減する。 【解決手段】 レジスタ１５に論理値「０」がセットさ
れた状態で、アドレスデータＡ０〜Ａ１５の解読結果に
従いフラッシュメモリ６のデータ領域がアドレス指定さ
れると、書き込み信号ＰＲＯＧＲＡＭが通常の書き込み
時間Ｔ１より短い時間Ｔ２だけ発生し、Ｎチャンネル型
ＭＯＳトランジスタ９が時間Ｔ２だけオンし、高電圧Ｖ
Ｐが時間Ｔ２だけフラッシュメモリ６のデータ領域の記
憶セルに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリの
記憶領域に応じて書き込み電圧印加時間を可変とする、
不揮発性メモリのデータ記憶装置に関する。
記憶領域に応じて書き込み電圧印加時間を可変とする、
不揮発性メモリのデータ記憶装置に関する。
【０００２】
【従来の技術】最近のマイクロコンピュータはフラッシ
ュメモリを内蔵し、フラッシュメモリにプログラムデー
タ、テーブルデータ等を記憶させる傾向が高い。これ
は、フラッシュメモリがデータを全記憶領域又は部分的
記憶領域を単位として電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有し、
汎用性且つ開発期間短縮等の作用効果を奏する点に起因
する。
ュメモリを内蔵し、フラッシュメモリにプログラムデー
タ、テーブルデータ等を記憶させる傾向が高い。これ
は、フラッシュメモリがデータを全記憶領域又は部分的
記憶領域を単位として電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有し、
汎用性且つ開発期間短縮等の作用効果を奏する点に起因
する。
【０００３】さて、フラッシュメモリの各ビットに対応
する記憶セルはフローティングゲートを有するＭＯＳト
ランジスタで構成され、例えばスプリットゲート型のＭ
ＯＳトランジスタで構成される。図２はスプリットゲー
ト型の記億セルの書き込み状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示
す。図ａの記憶セルを書き込み状態とする場合、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々２ボルト、０ボルト、１２ボルトの電圧
を印加すれば良い。この場合、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けていないにも関わらず前記容量結合の作用として
高電圧印加（例えば１１ボルト）を受けたのと等価状態
となる。以上の電圧設定において、ドレイン（３）及び
ソース（４）間に電子の連なるチャネル（５）が形成さ
れ、チャネル（５）中のホットエレクトロンが絶縁膜
（図示せず）を介してフローティングゲート（２）に注
入され、フローティングゲート（２）は負に帯電する。
これが記憶セルのプログラムされた状態である。
する記憶セルはフローティングゲートを有するＭＯＳト
ランジスタで構成され、例えばスプリットゲート型のＭ
ＯＳトランジスタで構成される。図２はスプリットゲー
ト型の記億セルの書き込み状態を示すセル構造図であ
り、（１）はコントロールゲート、（２）はフローティ
ングゲート、（３）はドレイン、（４）はソースを示
す。図ａの記憶セルを書き込み状態とする場合、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々２ボルト、０ボルト、１２ボルトの電圧
を印加すれば良い。この場合、コントロールゲート
（１）及びフローティングゲート（２）の間とフローテ
ィングゲート（２）及びソース（４）の間とが容量結合
され、フローティングゲート（２）は、実際は電圧印加
を受けていないにも関わらず前記容量結合の作用として
高電圧印加（例えば１１ボルト）を受けたのと等価状態
となる。以上の電圧設定において、ドレイン（３）及び
ソース（４）間に電子の連なるチャネル（５）が形成さ
れ、チャネル（５）中のホットエレクトロンが絶縁膜
（図示せず）を介してフローティングゲート（２）に注
入され、フローティングゲート（２）は負に帯電する。
これが記憶セルのプログラムされた状態である。
【０００４】図３はプログラムされたスプリットゲート
型の記憶セルの読み出し状態を示すセル構造図、図４は
プログラムされていないスプリットゲート型の記憶セル
の読み出し状態を示すセル構造図である。図３及び図４
の何れの記憶セルも読み出し状態とする場合、例えば、
コントロールゲート（１）、ドレイン（３）、ソース
（４）に各々４ボルト、０ボルト、２ボルトの電圧を印
加すれば良い。図３の場合、フローティングゲート
（２）が電子注入により負に帯電している為、ドレイン
（３）及びソース（４）間にチャネルが形成されず、記
憶セルはオフする。一方、図４の場合、フローティング
ゲート（２）が電子注入を受けず負に帯電していない
為、ドレイン（３）及びソース（４）間にチャネルが形
成され、記憶セルはオンする。記憶セルの読み出し電流
はセンスアンプ（図示せず）に供給され、センスアンプ
は記憶セルの読み出し電流及び基準電流の比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力する。例えば、記憶セルがプ
ログラムされている場合、記憶セルの読み出し電流が基
準電流より小さくなり、センスアンプは論理値「０」を
出力する。一方、記憶セルがプログラムされていない場
合、記憶セルの読み出し電流が基準電流より大きくな
り、センスアンプは論理値「１」を出力する。
型の記憶セルの読み出し状態を示すセル構造図、図４は
プログラムされていないスプリットゲート型の記憶セル
の読み出し状態を示すセル構造図である。図３及び図４
の何れの記憶セルも読み出し状態とする場合、例えば、
コントロールゲート（１）、ドレイン（３）、ソース
（４）に各々４ボルト、０ボルト、２ボルトの電圧を印
加すれば良い。図３の場合、フローティングゲート
（２）が電子注入により負に帯電している為、ドレイン
（３）及びソース（４）間にチャネルが形成されず、記
憶セルはオフする。一方、図４の場合、フローティング
ゲート（２）が電子注入を受けず負に帯電していない
為、ドレイン（３）及びソース（４）間にチャネルが形
成され、記憶セルはオンする。記憶セルの読み出し電流
はセンスアンプ（図示せず）に供給され、センスアンプ
は記憶セルの読み出し電流及び基準電流の比較結果に応
じて電圧値０ボルト（論理値「０」）又は電圧値５ボル
ト（論理値「１」）を出力する。例えば、記憶セルがプ
ログラムされている場合、記憶セルの読み出し電流が基
準電流より小さくなり、センスアンプは論理値「０」を
出力する。一方、記憶セルがプログラムされていない場
合、記憶セルの読み出し電流が基準電流より大きくな
り、センスアンプは論理値「１」を出力する。
【０００５】図５はプログラムされたスプリットゲート
型の記憶セルの消去状態を示すセル構造図であり、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々１４ボルト、０ボルト、０ボルトの電圧
を印加すれば良い。この場合、ドレイン（３）及びソー
ス（４）間は同電位の為にチャネルは形成されず、フロ
ーティングゲート（２）の注入電子は絶縁膜を介してコ
ントロールゲート（１）に移動するのみで、フローティ
ングゲート（２）の帯電電子は消滅する。これが記憶セ
ルの消去状態である。
型の記憶セルの消去状態を示すセル構造図であり、例え
ば、コントロールゲート（１）、ドレイン（３）、ソー
ス（４）に各々１４ボルト、０ボルト、０ボルトの電圧
を印加すれば良い。この場合、ドレイン（３）及びソー
ス（４）間は同電位の為にチャネルは形成されず、フロ
ーティングゲート（２）の注入電子は絶縁膜を介してコ
ントロールゲート（１）に移動するのみで、フローティ
ングゲート（２）の帯電電子は消滅する。これが記憶セ
ルの消去状態である。
【０００６】この様に、フラッシュメモリの記憶セルに
は、書き込み状態、読み出し状態、消去状態の各々に応
じて、コントロールゲート（１）、ドレイン（３）、ソ
ース（４）に対して一定電圧を一定時間だけ供給してい
た。
は、書き込み状態、読み出し状態、消去状態の各々に応
じて、コントロールゲート（１）、ドレイン（３）、ソ
ース（４）に対して一定電圧を一定時間だけ供給してい
た。
【０００７】
【発明が解決しようとする課題】フラッシュメモリは、
先に述べた様に、書き換え可能な不揮発性の特性を有す
る為、多種多様のデータ（プログラムデータ、テーブル
データ等）を記憶可能である。マイクロコンピュータと
同じチップ上にフラッシュメモリを集積する場合、フラ
ッシュメモリの全記憶領域を所定分割し、各分割記憶領
域にプログラムデータ、テーブルデータ等を記憶させる
仕様も提案されている。この場合、テーブルデータ記憶
領域（以下「データ領域」と称する）の書き換え頻度の
方がプログラムデータ記憶領域（以下「プログラム領
域」と称する）の書き換え頻度に比べて圧倒的に高くな
る（例えば、プログラム領域の書き換え回数が数１０回
程度であるのに対し、データ領域の書き換え回数は数万
回程度）。これは両者の使用目的から明らかである。し
かし、実際は、フラッシュメモリの全記憶領域に対し同
じ条件で書き込みを行っているのが現状である。
先に述べた様に、書き換え可能な不揮発性の特性を有す
る為、多種多様のデータ（プログラムデータ、テーブル
データ等）を記憶可能である。マイクロコンピュータと
同じチップ上にフラッシュメモリを集積する場合、フラ
ッシュメモリの全記憶領域を所定分割し、各分割記憶領
域にプログラムデータ、テーブルデータ等を記憶させる
仕様も提案されている。この場合、テーブルデータ記憶
領域（以下「データ領域」と称する）の書き換え頻度の
方がプログラムデータ記憶領域（以下「プログラム領
域」と称する）の書き換え頻度に比べて圧倒的に高くな
る（例えば、プログラム領域の書き換え回数が数１０回
程度であるのに対し、データ領域の書き換え回数は数万
回程度）。これは両者の使用目的から明らかである。し
かし、実際は、フラッシュメモリの全記憶領域に対し同
じ条件で書き込みを行っているのが現状である。
【０００８】さて、記憶セルのプログラム消去を実行す
ると、フローティングゲート（２）の注入電子がコント
ロールゲート（１）に移動する過程で両ゲート（１）
（２）間の絶縁膜にトラップされる現象が生じる。従っ
て、記憶セルのプログラム消去動作を繰り返すに従い、
フローティングゲート（２）からコントロールゲート
（１）への注入電子の移動が困難となり、この結果、記
憶セルの書き込み特性、読み出し特性、消去特性が悪化
の一途を辿ることになる。従って、フラッシュメモリの
全記憶領域の内、データ領域の特性がプログラム領域の
特性より早く悪化してしまう問題があった。即ち、フラ
ッシュメモリはプログラム領域の特性が良好でもデータ
領域の特性が悪化してしまえば使い物にならなくなって
しまう問題があった。
ると、フローティングゲート（２）の注入電子がコント
ロールゲート（１）に移動する過程で両ゲート（１）
（２）間の絶縁膜にトラップされる現象が生じる。従っ
て、記憶セルのプログラム消去動作を繰り返すに従い、
フローティングゲート（２）からコントロールゲート
（１）への注入電子の移動が困難となり、この結果、記
憶セルの書き込み特性、読み出し特性、消去特性が悪化
の一途を辿ることになる。従って、フラッシュメモリの
全記憶領域の内、データ領域の特性がプログラム領域の
特性より早く悪化してしまう問題があった。即ち、フラ
ッシュメモリはプログラム領域の特性が良好でもデータ
領域の特性が悪化してしまえば使い物にならなくなって
しまう問題があった。
【０００９】そこで、本発明は、不揮発性メモリ（フラ
ッシュメモリ）の長寿命化を図ることを目的とする。
ッシュメモリ）の長寿命化を図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データの一括又は部
分的な電気消去及びデータの書き込み読み出しが可能な
特性を有する不揮発性メモリのデータ記憶装置であっ
て、前記不揮発性メモリの第１記憶領域又は第２記憶領
域に対応する領域指示データを保持する保持手段と、前
記保持手段の値に応じて、前記不揮発性メモリの第１記
憶領域及び第２記憶領域を構成する内部セルに対し、書
き込み電圧印加時間を可変とする手段を備えたことを特
徴とする。
解決する為に成されたものであり、データの一括又は部
分的な電気消去及びデータの書き込み読み出しが可能な
特性を有する不揮発性メモリのデータ記憶装置であっ
て、前記不揮発性メモリの第１記憶領域又は第２記憶領
域に対応する領域指示データを保持する保持手段と、前
記保持手段の値に応じて、前記不揮発性メモリの第１記
憶領域及び第２記憶領域を構成する内部セルに対し、書
き込み電圧印加時間を可変とする手段を備えたことを特
徴とする。
【００１１】
【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。フラッシュメモリの記憶セルのプログラ
ム状態設定は、フローティングゲートの電子注入量に起
因し即ちソースの印加電圧に起因する。従って、記憶セ
ルは、ソース印加電圧が高い程、確実なプログラム状態
となる反面、書き換え回数の増加に伴い書き込み特性、
読み出し特性、消去特性が悪化するといった、相反する
２面性を有する。そこで、フラッシュメモリの全記憶領
域を分割し、分割記憶領域にプログラムデータ、テーブ
ルデータを記憶させる場合、フラッシュメモリの特性を
利用し、プログラムデータ記憶領域（以下「プログラム
領域」と称する）に対しては記憶セルのソースに高電圧
ＶＰ（例えば１２ボルト）を時間Ｔ１（例えば１．６ｍ
ｓｅｃ）だけ印加し、テーブルデータ記憶領域（以下
「データ領域」と称する）に対しては記憶セルのソース
に高電圧ＶＰを時間Ｔ１より短い時間Ｔ２（例えば０．
８ｍｓｅｃ）だけ印加する。但し、時間Ｔ２は記憶セル
をプログラム状態とできる最低時間以上の値とする。即
ち、プログラム領域及びデータ領域は書き込みに関して
同じ高電圧ＶＰを受けるが、データ領域は高電圧ＶＰを
時間Ｔ２（＜Ｔ１）しか受けない為、結果として、デー
タ領域はプログラム領域より低い書き込み電圧を受けた
のと等価となる。これより、フラッシュメモリのデータ
領域に関しては、書き換え動作を繰り返しても、トラッ
プ現象の減少に伴い、書き込み特性、読み出し特性、消
去特性の悪化を低減でき、長寿命化を図ることができ
る。
的に説明する。フラッシュメモリの記憶セルのプログラ
ム状態設定は、フローティングゲートの電子注入量に起
因し即ちソースの印加電圧に起因する。従って、記憶セ
ルは、ソース印加電圧が高い程、確実なプログラム状態
となる反面、書き換え回数の増加に伴い書き込み特性、
読み出し特性、消去特性が悪化するといった、相反する
２面性を有する。そこで、フラッシュメモリの全記憶領
域を分割し、分割記憶領域にプログラムデータ、テーブ
ルデータを記憶させる場合、フラッシュメモリの特性を
利用し、プログラムデータ記憶領域（以下「プログラム
領域」と称する）に対しては記憶セルのソースに高電圧
ＶＰ（例えば１２ボルト）を時間Ｔ１（例えば１．６ｍ
ｓｅｃ）だけ印加し、テーブルデータ記憶領域（以下
「データ領域」と称する）に対しては記憶セルのソース
に高電圧ＶＰを時間Ｔ１より短い時間Ｔ２（例えば０．
８ｍｓｅｃ）だけ印加する。但し、時間Ｔ２は記憶セル
をプログラム状態とできる最低時間以上の値とする。即
ち、プログラム領域及びデータ領域は書き込みに関して
同じ高電圧ＶＰを受けるが、データ領域は高電圧ＶＰを
時間Ｔ２（＜Ｔ１）しか受けない為、結果として、デー
タ領域はプログラム領域より低い書き込み電圧を受けた
のと等価となる。これより、フラッシュメモリのデータ
領域に関しては、書き換え動作を繰り返しても、トラッ
プ現象の減少に伴い、書き込み特性、読み出し特性、消
去特性の悪化を低減でき、長寿命化を図ることができ
る。
【００１２】以下、実施例を説明する。図１は本発明の
不揮発性メモリのデータ記憶装置を示すブロック図であ
る。図１において、（６）はフラッシュメモリ（不揮発
性メモリ）であり、データを全領域又は部分領域単位で
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる不揮発性の特性を有する。フラッシュメモリ
（６）は、例えばマイクロコンピュータと同じチップ上
に集積され、プログラムデータを記憶する「プログラム
領域」及びテーブルデータを記憶する「データ領域」に
分割される。詳しくは、フラッシュメモリ（６）は、例
えば００００Ｈ〜ＦＦＦＦＨ（Ｈ：ヘキサデシマル）の
アドレスを有し、特定アドレスを境に「データ領域」及
び「プログラム領域」に分割されているものとする。
（７）はアドレスデコーダであり、１６ビットのアドレ
スデータＡ０〜Ａ１５の解読結果に基づいてフラッシュ
メモリ（６）をアドレス指定するものである。（８）は
高電圧発生回路であり、フラッシュメモリ（６）の各ビ
ットに対応する記憶セルの書き込み用の高電圧ＶＰを発
生するものである。（９）はスイッチング用のＮチャン
ネル型ＭＯＳトランジスタであり、ドレインソース路は
高電圧発生回路（８）の出力及びフラッシュメモリ
（１）の各記憶セルのソース間に介挿される。
不揮発性メモリのデータ記憶装置を示すブロック図であ
る。図１において、（６）はフラッシュメモリ（不揮発
性メモリ）であり、データを全領域又は部分領域単位で
電気消去でき且つデータを繰り返し書き込み及び読み出
しできる不揮発性の特性を有する。フラッシュメモリ
（６）は、例えばマイクロコンピュータと同じチップ上
に集積され、プログラムデータを記憶する「プログラム
領域」及びテーブルデータを記憶する「データ領域」に
分割される。詳しくは、フラッシュメモリ（６）は、例
えば００００Ｈ〜ＦＦＦＦＨ（Ｈ：ヘキサデシマル）の
アドレスを有し、特定アドレスを境に「データ領域」及
び「プログラム領域」に分割されているものとする。
（７）はアドレスデコーダであり、１６ビットのアドレ
スデータＡ０〜Ａ１５の解読結果に基づいてフラッシュ
メモリ（６）をアドレス指定するものである。（８）は
高電圧発生回路であり、フラッシュメモリ（６）の各ビ
ットに対応する記憶セルの書き込み用の高電圧ＶＰを発
生するものである。（９）はスイッチング用のＮチャン
ネル型ＭＯＳトランジスタであり、ドレインソース路は
高電圧発生回路（８）の出力及びフラッシュメモリ
（１）の各記憶セルのソース間に介挿される。
【００１３】（１５）はレジスタ（保持手段）であり、
フラッシュメモリ（６）の「データ領域」を書き換える
際に論理値「０」且つ「プログラム領域」を書き換える
際に論理値「１」となる領域指示データを保持するもの
である。レジスタ（１６）に対する領域指示データの供
給方法としては、ＰＲＯＭライタ等の外部装置を用いる
方法が考えられるが、マイクロコンピュータと同じチッ
プ上にフラッシュメモリ（６）を集積する場合は「プロ
グラム領域」の命令解読結果を用いる方法等も考えられ
る。
フラッシュメモリ（６）の「データ領域」を書き換える
際に論理値「０」且つ「プログラム領域」を書き換える
際に論理値「１」となる領域指示データを保持するもの
である。レジスタ（１６）に対する領域指示データの供
給方法としては、ＰＲＯＭライタ等の外部装置を用いる
方法が考えられるが、マイクロコンピュータと同じチッ
プ上にフラッシュメモリ（６）を集積する場合は「プロ
グラム領域」の命令解読結果を用いる方法等も考えられ
る。
【００１４】（１０）はカウンタであり、複数のＴ型フ
リップフロップの直列体から成り、クロックＣＬＫを多
段分周するものである。本発明の実施の形態において
は、カウンタ（１０）の任意の２個のＴ型フリップフロ
ップの出力線を導出し、一方の出力はクロックＣＬＫの
計数開始から時間Ｔ１（例えば１．６ｍｓｅｃ）後に立
ち上がり、他方の出力はクロックＣＬＫの計数開始から
時間Ｔ２（例えば０．８ｍｓｅｃ）後に立ち上がるもの
とする。ＡＮＤゲート（１１）（１２）及びＯＲゲート
（１３）は切換回路を構成し、ＡＮＤゲート（１１）
（１２）の一方の入力は各々カウンタ（１０）の出力Ｔ
１、Ｔ２と接続され、ＡＮＤゲート（１１）（１２）の
他方の入力は各々レジスタ（１５）の出力と接続、反転
接続される。即ち、レジスタ（１５）の値が論理値
「０」の時、ＯＲゲート（１３）の出力はカウンタ（１
０）の計数開始から時間Ｔ２経過後に立ち上がる。一
方、レジスタ（１５）の値が論理値「１」の時、ＯＲゲ
ート（１３）の出力はカウンタ（１０）の計数開始から
時間Ｔ１経過後に立ち上がる。（１４）は制御部であ
り、フラッシュメモリ（６）単体を制御する場合はＰＲ
ＯＭライタに相当し、フラッシュメモリ（６）をマイク
ロコンピュータと同じチップ上に集積した場合はＣＰＵ
に相当する。制御部（１４）は、フラッシュメモリ
（６）に対し、動作許可信号＊ＣＥ、書き込み許可信号
＊ＷＥ、読み出し許可信号＊ＯＥ、消去信号ＥＲＡＳ
Ｅ、書き込み信号ＰＲＯＧＲＡＭを供給する。制御部
（１４）の書き込み信号ＰＲＯＧＲＡＭはＮチャンネル
型ＭＯＳトランジスタ（９）のゲートに供給される。即
ち、Ｎチャンネル型ＭＯＳトランジスタ（９）は書き込
み信号ＰＲＯＧＲＡＭがハイレベルの期間だけオンし、
フラッシュメモリ（６）に対する高電圧ＶＰの印加時間
を制御する。一方、制御部（１４）の書き込み信号ＰＲ
ＯＧＲＡＭはカウンタ（１０）にも供給される。詳しく
は、カウンタ（１０）は書き込み信号ＰＲＯＧＲＡＭの
立ち上がりに同期して計数を開始し、書き込み信号ＰＲ
ＯＧＲＡＭの立ち下がりに同期して計数を停止する。制
御部（１４）は切換回路の出力を受け、ＯＲゲート（１
３）の出力が立ち上がると、書き込み信号ＰＲＯＧＲＡ
Ｍは立ち下がる。従って、レジスタ（１５）の値が論理
値「０」の時、書き込み信号ＰＲＯＧＲＡＭは時間Ｔ２
だけハイレベルとなり、レジスタ（１５）の値が論理値
「１」の時、書き込み信号ＰＲＯＧＲＡＭは時間Ｔ１だ
けハイレベルとなる。
リップフロップの直列体から成り、クロックＣＬＫを多
段分周するものである。本発明の実施の形態において
は、カウンタ（１０）の任意の２個のＴ型フリップフロ
ップの出力線を導出し、一方の出力はクロックＣＬＫの
計数開始から時間Ｔ１（例えば１．６ｍｓｅｃ）後に立
ち上がり、他方の出力はクロックＣＬＫの計数開始から
時間Ｔ２（例えば０．８ｍｓｅｃ）後に立ち上がるもの
とする。ＡＮＤゲート（１１）（１２）及びＯＲゲート
（１３）は切換回路を構成し、ＡＮＤゲート（１１）
（１２）の一方の入力は各々カウンタ（１０）の出力Ｔ
１、Ｔ２と接続され、ＡＮＤゲート（１１）（１２）の
他方の入力は各々レジスタ（１５）の出力と接続、反転
接続される。即ち、レジスタ（１５）の値が論理値
「０」の時、ＯＲゲート（１３）の出力はカウンタ（１
０）の計数開始から時間Ｔ２経過後に立ち上がる。一
方、レジスタ（１５）の値が論理値「１」の時、ＯＲゲ
ート（１３）の出力はカウンタ（１０）の計数開始から
時間Ｔ１経過後に立ち上がる。（１４）は制御部であ
り、フラッシュメモリ（６）単体を制御する場合はＰＲ
ＯＭライタに相当し、フラッシュメモリ（６）をマイク
ロコンピュータと同じチップ上に集積した場合はＣＰＵ
に相当する。制御部（１４）は、フラッシュメモリ
（６）に対し、動作許可信号＊ＣＥ、書き込み許可信号
＊ＷＥ、読み出し許可信号＊ＯＥ、消去信号ＥＲＡＳ
Ｅ、書き込み信号ＰＲＯＧＲＡＭを供給する。制御部
（１４）の書き込み信号ＰＲＯＧＲＡＭはＮチャンネル
型ＭＯＳトランジスタ（９）のゲートに供給される。即
ち、Ｎチャンネル型ＭＯＳトランジスタ（９）は書き込
み信号ＰＲＯＧＲＡＭがハイレベルの期間だけオンし、
フラッシュメモリ（６）に対する高電圧ＶＰの印加時間
を制御する。一方、制御部（１４）の書き込み信号ＰＲ
ＯＧＲＡＭはカウンタ（１０）にも供給される。詳しく
は、カウンタ（１０）は書き込み信号ＰＲＯＧＲＡＭの
立ち上がりに同期して計数を開始し、書き込み信号ＰＲ
ＯＧＲＡＭの立ち下がりに同期して計数を停止する。制
御部（１４）は切換回路の出力を受け、ＯＲゲート（１
３）の出力が立ち上がると、書き込み信号ＰＲＯＧＲＡ
Ｍは立ち下がる。従って、レジスタ（１５）の値が論理
値「０」の時、書き込み信号ＰＲＯＧＲＡＭは時間Ｔ２
だけハイレベルとなり、レジスタ（１５）の値が論理値
「１」の時、書き込み信号ＰＲＯＧＲＡＭは時間Ｔ１だ
けハイレベルとなる。
【００１５】フラッシュメモリ（６）のデータ書き換え
に関し、レジスタ（１５）に論理値「０」がセットされ
た状態で、アドレスデータＡ０〜Ａ１５の解読結果に従
いフラッシュメモリ（６）のデータ領域の所定範囲がア
ドレス指定されると、データ領域領域の所定範囲のデー
タは消去信号ＥＲＡＳＥの発生に伴い電気消去され、そ
の後、書き込み信号ＰＲＯＧＲＡＭの発生に伴いプログ
ラム領域の所定範囲の記憶セルに高電圧ＶＰが通常の書
き込み時間より短い時間Ｔ２だけ印加され、これよりデ
ータ領域の書き換え動作が終了する。
に関し、レジスタ（１５）に論理値「０」がセットされ
た状態で、アドレスデータＡ０〜Ａ１５の解読結果に従
いフラッシュメモリ（６）のデータ領域の所定範囲がア
ドレス指定されると、データ領域領域の所定範囲のデー
タは消去信号ＥＲＡＳＥの発生に伴い電気消去され、そ
の後、書き込み信号ＰＲＯＧＲＡＭの発生に伴いプログ
ラム領域の所定範囲の記憶セルに高電圧ＶＰが通常の書
き込み時間より短い時間Ｔ２だけ印加され、これよりデ
ータ領域の書き換え動作が終了する。
【００１６】フラッシュメモリ（６）は量産品の状態で
データを書き換えできる不揮発性の特性を有する為、使
用者がフラッシュメモリ（６）のデータ領域及びプログ
ラム領域の境界を使用者の希望する個々のアドレス値に
設定する場合が考えられる。レジスタ（１５）の値はフ
ラッシュメモリ（６）のデータ領域及びプログラム領域
の境界とは１対１の関連性がない為、データ領域の増減
に容易に対応できる。
データを書き換えできる不揮発性の特性を有する為、使
用者がフラッシュメモリ（６）のデータ領域及びプログ
ラム領域の境界を使用者の希望する個々のアドレス値に
設定する場合が考えられる。レジスタ（１５）の値はフ
ラッシュメモリ（６）のデータ領域及びプログラム領域
の境界とは１対１の関連性がない為、データ領域の増減
に容易に対応できる。
【００１７】以上より、本発明の実施の形態によれば、
レジスタ（１５）の値に応じてフラッシュメモリ（６）
のデータ領域及びプログラム領域に対する書き込み電圧
印加時間を可変とする様にした。従って、フラッシュメ
モリ（６）のデータ領域において書き換え回数の増加に
伴う書き込み特性、読み出し特性、消去特性の悪化を低
減でき、フラッシュメモリ（６）の長寿命化を実現でき
る。また、フラッシュメモリ（６）のデータ領域及びプ
ログラム領域の境界（書き込み電圧を変化させる境界）
の変更にも容易に対応できる。
レジスタ（１５）の値に応じてフラッシュメモリ（６）
のデータ領域及びプログラム領域に対する書き込み電圧
印加時間を可変とする様にした。従って、フラッシュメ
モリ（６）のデータ領域において書き換え回数の増加に
伴う書き込み特性、読み出し特性、消去特性の悪化を低
減でき、フラッシュメモリ（６）の長寿命化を実現でき
る。また、フラッシュメモリ（６）のデータ領域及びプ
ログラム領域の境界（書き込み電圧を変化させる境界）
の変更にも容易に対応できる。
【００１８】
【発明の効果】本発明によれば、保持手段の値に応じて
不揮発性メモリの第１記憶領域（テーブルデータ等を記
憶する比較的書き換え回数が多い領域）及び第２記憶領
域（プログラムデータ等を記憶する比較的書き換え回数
が少ない領域）に対する書き込み電圧印加時間を可変と
する様にした。従って、不揮発性メモリのデータ領域に
おいて書き換え回数の増加に伴う書き込み特性、読み出
し特性、消去特性の悪化を低減でき、不揮発性メモリの
長寿命化を実現できる。また、不揮発性メモリのデータ
領域及びプログラム領域の境界（書き込み電圧を変化さ
せる境界）の変更にも容易に対応できる等の利点が得ら
れる。
不揮発性メモリの第１記憶領域（テーブルデータ等を記
憶する比較的書き換え回数が多い領域）及び第２記憶領
域（プログラムデータ等を記憶する比較的書き換え回数
が少ない領域）に対する書き込み電圧印加時間を可変と
する様にした。従って、不揮発性メモリのデータ領域に
おいて書き換え回数の増加に伴う書き込み特性、読み出
し特性、消去特性の悪化を低減でき、不揮発性メモリの
長寿命化を実現できる。また、不揮発性メモリのデータ
領域及びプログラム領域の境界（書き込み電圧を変化さ
せる境界）の変更にも容易に対応できる等の利点が得ら
れる。
【図１】本発明の不揮発性メモリのデータ記憶装置を示
す回路ブロック図である。
す回路ブロック図である。
【図２】不揮発性メモリの記憶セルの書き込み状態を示
す構造図である。
す構造図である。
【図３】不揮発性メモリのプログラムされた記憶セルの
読み出し状態を示す構造図である。
読み出し状態を示す構造図である。
【図４】不揮発性メモリのプログラムされていない記憶
セルの読み出し状態を示す構造図である。
セルの読み出し状態を示す構造図である。
【図５】不揮発性メモリの記憶セルの消去状態を示す構
造図である。
造図である。
（６） フラッシュメモリ （７） アドレスデコーダ （８） 高電圧発生回路 （９） Ｎチャンネル型ＭＯＳトランジスタ （１０） カウンタ （１４） 制御部 （１５） レジスタ
Claims (1)
- 【請求項１】 データの一括又は部分的な電気消去及び
データの書き込み読み出しが可能な特性を有する不揮発
性メモリのデータ記憶装置であって、 前記不揮発性メモリの第１記憶領域又は第２記憶領域に
対応する領域指示データを保持する保持手段と、 前記保持手段の値に応じて、前記不揮発性メモリの第１
記憶領域及び第２記憶領域を構成する内部セルに対し、
書き込み電圧印加時間を可変とする手段を備えたことを
特徴とする不揮発性メモリのデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8363298A JP3519940B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8363298A JP3519940B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11283379A true JPH11283379A (ja) | 1999-10-15 |
| JP3519940B2 JP3519940B2 (ja) | 2004-04-19 |
Family
ID=13807855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8363298A Expired - Fee Related JP3519940B2 (ja) | 1998-03-30 | 1998-03-30 | 不揮発性メモリのデータ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3519940B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079418B2 (en) | 2003-11-06 | 2006-07-18 | Sanyo Electric Co., Ltd. | Semiconductor storage apparatus and microcomputer having the same |
-
1998
- 1998-03-30 JP JP8363298A patent/JP3519940B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7079418B2 (en) | 2003-11-06 | 2006-07-18 | Sanyo Electric Co., Ltd. | Semiconductor storage apparatus and microcomputer having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3519940B2 (ja) | 2004-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040127 |
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| A61 | First payment of annual fees (during grant procedure) |
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