JP4101535B2 - 半導体メモリ装置及びこれに用いるデータリード方法 - Google Patents

半導体メモリ装置及びこれに用いるデータリード方法 Download PDF

Info

Publication number
JP4101535B2
JP4101535B2 JP2002058741A JP2002058741A JP4101535B2 JP 4101535 B2 JP4101535 B2 JP 4101535B2 JP 2002058741 A JP2002058741 A JP 2002058741A JP 2002058741 A JP2002058741 A JP 2002058741A JP 4101535 B2 JP4101535 B2 JP 4101535B2
Authority
JP
Japan
Prior art keywords
spare
address
memory array
read
main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002058741A
Other languages
English (en)
Other versions
JP2002373496A (ja
Inventor
台 ▲ヒー▼ 趙
永 宅 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002373496A publication Critical patent/JP2002373496A/ja
Application granted granted Critical
Publication of JP4101535B2 publication Critical patent/JP4101535B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/08Address circuits; Decoders; Word-line control circuits

Landscapes

  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【0001】
【発明の属する技術の分野】
本発明は、電気的に消去及びプログラム可能な不揮発性半導体メモリ装置及びこれに用いるデータリード方法に係るもので、特に、NAND構造からなったメモリセルを有する電気的に消去及びプログラム可能な不揮発性半導体メモリ装置の及びこれに用いるデータリード方法に関する。
【0002】
【従来の技術】
通常、半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。ここで、揮発性半導体メモリ装置は、さらに、ダイナミックランダムアクセスメモリとステーティックランダムアクセスメモリとに分類される。このような揮発性半導体メモリ装置は、読み出しと書き込みの速度面においては速いが、外部電源供給が切れるとメモリセルに貯蔵された内容が消えてしまうという短所を有している。一方、不揮発性半導体メモリ装置は、MROM(mask read only memory)、PROM(programmable read only memory)、消去及びプログラム可能なEPROM(erasable programmable read only memory)、電気的に消去及びプログラム可能なEEPROM(electrically erasable programmable read only memory)などに分類される。
【0003】
このような種類の不揮発性半導体メモリ装置は、外部の電源供給が中断されてもメモリセル内にその内容を永久的に保存できるので、電源供給の如何にかかわらずに保存されるべき内容を記憶させるに主に用いられる。しかし、前述したMROM、PROM、EPROMの場合には、一般の使用者が電子的システムを通じて自体的に消去と書込(またはプログラム)を行う作業が自由でない。即ち、オン−ボード状態でプログラムされた内容を消去するかまたは再プログラムすることが容易でないのである。これとは異なって、EEPROMの場合には電気的に消去及び書込を行う作業がシステム自体で可能であるので、継続的な内容更新を必要とするシステムプログラム貯蔵装置及び補助記憶装置への応用が持続的に拡大されつつある。
【0004】
即ち、最近のコンピューターまたはマイクロプロセッサにより制御される種々の電子的装置では、高密度の電気的に消去及びプログラム可能なEEPROMの開発が一層要求されている。さらに、携帯用コンピューターまたはノートブックに用いる大きさのバッテリ電源コンピューターシステムにおいて、補助メモリ装置として回転磁気ディスクを有するハードディスク装置を使用するのは、相対的に広い面積を占有するため、そのようなシステムの設計者はより小さい面積を占有する高密度、高性能のEEPROMの開発に大きな興味を感じてきた。
【0005】
高密度EEPROMを達成するためには、メモリセルが占有する面積を減らすことが主に重要な課題である。このような課題を解決するため、セル当たり選択トランジスタの個数とビットラインとの接続開口の個数を減らし得るNAND構造からなったメモリセルを有するEEPROMが開発された。このようなNAND構造セルは、1988年に発行されたIEDM、ページ412〜415において題目“NEW DEVICE TECHNOLOGIES FOR 5V−ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL”の下に開示されている。
【0006】
また、NANDセルストリング(またはNANDセルユニット)がN型半導体基板に形成されたP型ウェル領域上に形成される改良された装置構造と、この装置構造を用いる改良された消去及び再プログラム技術が1990年に発行されたSymposium on VLSI Technology、ページ129〜130において題目“A NAND STRUCTRUED CELL WITH A NEW PROGRAMING TECHNOLOGY FOR HIGHLY RELIABLE 5V−ONLY FLASH EEPROM”の下に開示されている。
【0007】
上記のようにEEPROM設計技術が進歩するのに従い出現したフラッシュ消去機能を有するNAND型フラッシュEEPROMは、通常のEEPROMに比べ集積度が高くて大容量補助記憶装置への応用に非常に有利である。このフラッシュEEPROMは、単位メモリセルアレイ構成をどんな形態にするかに従いNAND型、NOR型、またはAND型に区別され、NAND型がNOR型及びAND型に比べ高い集積度を有する。
【0008】
このNANDフラッシュEEPROMのメモリセルは、一般にp−型基板の上面にソース、ドレイン領域として機能するn−型の領域を一定した間隔をおき形成した後、ソースとドレイン領域との間に位置するチャンネル領域の上部に互いに絶縁層により隔離されたフローティングゲート及びコントロールゲートを順次形成することにより作られる。そして、絶縁層で覆われる導電層のフローティングゲート(FG)には、コントロールゲート(CG)に印加されるプログラム電圧によりプログラムデータとして機能する電荷が蓄積される。
【0009】
以下、NAND型フラッシュEEPROMの動作中で消去、書き込み及び読み出し動作を説明する。消去と書込動作は、上記の場合に普通F−Nトンネリング電流(トンネル電流)を用いることにより達成される。例えば、消去のときには、基板に相当に高い電位を印加してコントロールゲートに低い電位を印加する。この場合、コントロールゲート及びフローティングゲート間のキャパシタンスとフローティングゲート及び基板間のキャパシタンスとの比により決定された電位がフローティングゲートに印加される。このフローティングゲートに印加されたフローティングゲート電圧Vfgと基板に印加された基板電圧Vsubとの間の電位差がF−Nトンネリングを起こし得る電位差よりも大きければ、フローティングゲートに集まっていた電子がフローティングゲートから基板へ移動する。このような動作が起きればコントロールゲート、フローティングゲート、ソース及びドレインから構成されたメモリセルトランジスタのしきい電圧Vtが低くなる。しきい電圧Vtが充分に低くなってコントロールゲートとソースとに0Vを印加してドレインに適当に高い量の電圧を加えたときに電流が流れると、通常これを“ERASE”されたといい、論理的に“1”を書いて表示する。
【0010】
一方、書き込みのときには、ソースとドレインとに0Vを印加しコントロールゲートに非常に高い電圧を印加する。このとき、チャンネル領域には、反転層が形成されながらソースとドレインとの全てが0Vの電位を有する。コントロールゲートとフローティングゲートとの間、そしてフローティングゲート及びチャンネル領域間のキャパシタンスの比により決定されたVfgとVchannel(0V)との間に印加された電位差がF−Nトンネリングを起こし得る程度に充分に大きくなれば、電子がチャンネル領域からフローティングゲートに移動する。この場合、しきい電圧Vtが増加し、予め設定された量の電圧をコントロールゲートに加えソースには0Vを加えドレインに適当量の電圧を加えたときに電流が流れなくなると、通常これを“PROGRAM”されたといい、論理的に“0”を表示する。
【0011】
このようなNANDフラッシュメモリでメモリセルアレイの基本単位は、第1選択トランジスタ、第2選択トランジスタ、そして前記第1、第2選択トランジスタの間でフローティングゲートをそれぞれ有し、ドレイン−ソースチャンネルが互いに直列に接続した複数個のメモリセルトランジスタから構成されたセルストリングを単位構造として有する。ここで、このセルストリングは、本分野でNANDセルユニットとも称されることを注目されたい。
【0012】
通常のNANDフラッシュメモリは、セルストリングを複数に有するメモリセルアレイと、このセルストリングにデータをやり取りするためのビットラインと、このビットラインと交差してセルストリング内のメモリセルトランジスタ及び選択トランジスタのゲートを制御するためのワードラインと、このワードラインを選択するためのX−デコーダーと、メモリセルトランジスタの入出力データを感知し貯蔵するためビットラインに接続したページバッファと、このページバッファにデータ入出力を調節するYデコーダー回路と、を含む。
【0013】
メモリセルアレイの構成においてページ単位は、一つのワードラインにコントロールゲートを共通に接続した全てのメモリセルトランジスタをいう。複数個のメモリセルトランジスタを含む複数個のページは、セルブロックと称され、一つのセルブロックの単位は通常ビットライン当たり1個または複数個のセルストリングを含む。
【0014】
このようなNANDフラッシュメモリは、一般にリード、プログラム動作をページ単位で行い、消去動作をブロック単位で行う。実際的にメモリセルトランジスタのフローティングゲートとチャンネルとの間で電子が移動する現象は、プログラム及び消去動作でのみ起こり、リード動作においては前述した動作が終了した後にメモリセルトランジスタに貯蔵されたデータを害さずにそのまま読み取りだけをする動作が起こる。
【0015】
このリード動作においてNANDフラッシュメモリの非選択されたコントロールゲートには、選択されたメモリセルのコントロールゲートに印加される電圧よりも一層高い電圧が印加される。すると、選択されたメモリセルトランジスタのプログラム状態に従い対応するビットライン上には、電流が流れるかまたは流れなくなる。決められた電圧条件でプログラムされたメモリセルのしきい電圧が基準値よりも高いと、そのメモリセルはオフセルに判読されて対応するビットライン上には高いレベルの電圧が充電される。反対に、プログラムされたメモリセルのしきい電圧が基準値よりも低いと、そのメモリセルはオンセルに判読されて該当するビットラインは低いレベルに放電される。このようなビットラインの状態は、ページバッファともいわれるセンスアンプを通じて“0”または“1”に最終的に判読されるのである。
【0016】
ところが、一つのビットラインに接続されたセルストリングの個数が多くなるわけで、ビットラインのローディングが大きく、オンセルを感知する過程においてオンセルを通じて流れる電流の量が少ない。従って、電圧発生時間(voltage developing time)を比較的長くすべきであるのでセンシングタイムが長くなる。つまり、ページバッファでデータを判読する時間がそれほど長くなってリード動作が相対的に遅くなる。上記のような問題点を解決するためNANDフラッシュメモリは、リード動作のときにページ単位の動作をする。このページ単位の動作においては、1ページにある全てのセルのデータを一度に判読して順次その結果を出す動作、即ち、シリアルアクセス動作が起こる。従って、データの容量が多いときに一ビット当たりデータ判読時間を結果的に減らすことにより、単位セルでの相対的に長いセンシングタイムを補償することができるようになる。
【0017】
このメモリセルアレイ内で一つのページは、メインメモリアレイのページとスペアメモリアレイのページとに区分され、メインメモリアレイは一般のデータを貯蔵するに用いられ、スペアメモリアレイはエラー訂正コード或いはページ情報などを貯蔵するに用いられる。
【0018】
通常のNANDフラッシュメモリにおいては、メインメモリアレイ内で別途のコマンドなしに次のページのメインメモリアレイにリード動作が移されるメインシーケンシャルリード(main sequential read)動作モードと、スペアメモリアレイ内でのみリードが行われるスペアシーケンシャルリード動作モードと、メインメモリアレイ及びスペアメモリアレイの全てを連続的に読み出す全体ページシーケンシャルリード動作モードとがあり、これによりデータを効果的にリードしていた。
【0019】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体メモリ装置では、全体ページシーケンシャルリード動作において、各シーケンシャルリードでのスタートアドレスがかならずメインメモリアレイに決められている。従って、スペアメモリアレイ内のページ情報を予め読んでからメインメモリアレイにアクセスしようとする使用者では、このシーケンシャルリード動作モードを最適に活用することができないという問題点がある。
また、従来の不揮発性半導体メモリ装置では、高速のランダムアクセスを必要とするエラー訂正コード情報及び貯蔵データに対するページ情報などのような少数のデータを予めリードしようとする場合、NAND型フラッシュメモリでは最適の動作モードを支援することが難しくなる。
【0020】
本発明はこのような課題を解決し、外部コマンド或いはオプション信号としてスペアメモリアレイの論理的アドレスをメインメモリアレイの前後で自由に指定することができる不揮発性半導体メモリ装置を提供することを目的とする。
また、本発明の他の目的は、全体ページシーケンシャルリード動作モードを最適に支援することができる不揮発性半導体メモリ装置を提供することにある。
また、本発明の更なる他の目的は、メインメモリアレイ内のデータよりもスペアメモリアレイ内の特定したデータを先にアクセスできるように支援する不揮発性半導体メモリ装置の及びこれに用いるデータリード方法を提供することにある。
さらに、本発明の更なる他の目的は、複数のメインメモリアレイの物理的アドレスがスペアメモリアレイの物理的アドレスよりも先にある場合にもスペアメモリアレイに貯蔵されたデータを優先的にリードすることができる不揮発性半導体メモリ装置及びこれに用いるデータリード方法を提供することにある。
【0021】
【課題を解決するための手段】
本発明は上述の課題を解決するために、複数のNANDセルストリングからなったメインメモリアレイとスペアメモリアレイとを有するメモリセルアレイを備えた不揮発性半導体メモリ装置に用いるデータリード方法であって、メインメモリアレイの物理的アドレスがスペアメモリアレイの物理的アドレスよりも先にある場合にもスペアスタート全体ページシーケンシャルリードモードに進入する外部コマンドに応じて、スペアメモリアレイの論理的アドレスをメインメモリアレイの論理的アドレスよりも先に指定することにより、スペアメモリアレイに貯蔵されたデータが優先的にリードされるようにする。
【0022】
また、本発明は上述の課題を解決するために、複数のNANDセルストリングからなったメインメモリアレイとスペアメモリアレイを有するメモリセルアレイ及びメモリセルアレイのコラムパスを選択するためのコラムセレクタ並びにコラムセレクタにコラムデコーディング信号を印加するコラムデコーダーを備えた不揮発性半導体メモリ装置であって、印加される外部アドレスをカウンティングしてコラムアドレスカウンティング信号をコラムデコーダーに出力してメインメモリアレイの物理的アドレスがスペアメモリアレイの物理的アドレスよりも先にある場合にもスペアスタート全体ページシーケンシャルリードモードに進入する外部コマンドの入力のときにスペアメモリアレイの論理的アドレスをメインメモリアレイの論理的アドレスよりも先に指定されるようにするアドレスカウンタと、スペアスタートリード信号及びスペアイネーブル信号を受信してファイナルポイント信号を生成するファイナルポイント移動回路と、次の番のスペアスタート全体ページシーケンシャルリードモードに進入するためファイナルポイント信号に応じて最後のコラムアドレスを検出しこれをページエンド信号として出力するファイナルコラムアドレス検出器と、スペアスタートリード信号に応じてリセットに関連されたスペア対メイン信号を生成するスペア対メインコントローラーと、ページエンド信号及びスペア対メイン信号に応じてアドレスカウンタをリセットしてカウンティング値を論理的アドレス開始番地に戻すためのリセットコントローラーとを備える。
【0023】
ここで、スペアメモリアレイの論理的アドレスは、メインメモリアレイの前後で移動するように形成し、通常のシーケンシャルリードモードに加えてスペアスタートシーケンシャルリードモードを追加的に支援し、スペアメモリアレイに貯蔵した情報を先にリードすることが必要なメモリ応用分野においてその使用が拡張できるように設けることが好ましい。
【0024】
【発明の実施の形態】
以下、本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の実施の形態について図面を用いて詳しく説明する。尚、図1以外の他の図面には、図1に示した構成要素と同一乃至類似した機能を行う構成要素に同一の参照符号を付して示す。
【0025】
図1は、本発明による不揮発性半導体メモリ装置の一実施形態にそって区別されたメモリセルアレイの物理的アドレスマップとメイン及びスペアスタートリードモードでの論理的アドレスマップとの間の関係を示す図である。図1に示すように、本発明による不揮発性半導体メモリ装置の一実施形態は、NANDフラッシュメモリのコラムアドレス構造を用いた例であり、物理的なアドレスの0番地から511番地まではメインメモリアレイ10に割り当てられ、物理的なアドレスの512番地から527番地まではスペアメモリアレイ20に割り当てられる。上記のようなコラムアドレスの構造は、コマンド(command)に従い論理的なアドレスが変わるようになっている。
【0026】
即ち、通常使用する00h、01h、50hコマンドを印加すると、論理的なアドレスは物理的アドレスと一致する。スペアスタート全体ページシーケンシャルリードをさす本実施例のコマンドを印加すると、この論理的アドレスはスペアメモリアレイ20に0番地から15番地までが割り当てられ、メインメモリアレイ10には16番地から527番地までが割り当てられる。従って、本実施の形態では、使用者にリードモードを最適に多様に支援するためスペアメモリアレイ20がまずアクセスされた後、メインメモリアレイ10がアクセスされるようにするスペアスタート全体ページシーケンシャルリードをコンベンショナルモードに追加的に提供するのである。
【0027】
図2〜図5は、各種シーケンシャルリードの実施例を示す図である。図2は、図1に示した不揮発性半導体メモリ装置による通常のメインデータオンリーシーケンシャルリード(main data only sequential reed)モードの動作を示す図である。この場合にスペアメモリアレイ20に対するアクセスは起こらず、メインメモリアレイ10内で別途のコマンドなしで次のページのメインメモリアレイ10へリード動作が移される。
【0028】
図3は、図1に示した不揮発性半導体メモリ装置によるスペアデータオンリーシーケンシャルリード(spare data only sequential reed)モードの動作を示す図である。この場合は、スペアメモリアレイ20内でのみデータリードが行われる。
【0029】
図4は、図1に示した不揮発性半導体メモリ装置によるメインスタート全体ページシーケンシャルリード(main start whole page sequential reed)モードの動作を示す図であり、メインメモリアレイ10とスペアメモリアレイ20の全てを連続的に読み出す。ここで、論理的アドレスは、メインメモリアレイ10に0番地から511番地まで割り当てられ、スペアメモリアレイ20には512番地から527番地まで割り当てられる。この図4に示した場合に使用者は、スペアメモリアレイ20をメインメモリアレイ10よりも先にアクセスすることができないため、その使用に制限がある。従って、図5に示すような動作モードが必要なのである。
【0030】
図5は、図1に示した不揮発性半導体メモリ装置によるスペアスタート全体ページシーケンシャルリード(spare start whole page sequential reed)モードの動作を示す図である。ここで、論理的アドレスは、スペアメモリアレイ20に0番地から15番地まで割り当てられ、メインメモリアレイ10には16番地から527番地まで割り当てられる。
【0031】
そして、この図5に示したようなスペアスタート全体ページシーケンシャルリードモードの動作と、図4に示したようなメインスタート全体ページシーケンシャルリードモードの動作とを全て支援するため、図6に示したような機能ブロックを有する不揮発性半導体メモリ装置を備えることが必要になる。図6は、図1に示した不揮発性半導体メモリ装置がスペアスタートリードとメインスタートリードとを行うための関連回路を示すブロック図である。
【0032】
図6に示すように、本発明による不揮発性半導体メモリ装置の一実施形態は、NANDセルストリングを複数に有するメモリセルアレイを構成するメインメモリアレイ10及びスペアメモリアレイ20と、このNANDセルストリングに接続されたワードラインを選択するためのXデコーダー2と、NANDセルストリング内のメモリセルトランジスタの入出力データを感知し貯蔵するためビットラインを通じて接続したセンスアンプ及びラッチ4、6と、このセンスアンプ及びラッチ4、6に接続されて指定されたコラムパスを選択するためのコラムセレクタ7、8と、このコラムセレクタ7、8に接続されてコラムパス選択動作が行われるようにするためコラムデコーディング信号を印加するコラムデコーダー30と、外部から印加されるアドレスを臨時で貯蔵及びバッファーリングするためのアドレスバッファ70と、このアドレスバッファ70から出力されたアドレスを受信してコラムアドレスカウンティング信号をコラムデコーダー30に出力するアドレスカウンター100と、外部クロックに応じてクロックを生成することによりアドレスカウンタ100でアドレスカウンティング値が一つずつ増加されるようにするためのクロック発生器90と、次の番のシーケンシャルリードに進入するため最後のコラムアドレスを検出してページエンド信号を出力するファイナルYアドレス検出器(FYAD)40と、シーケンシャルリードの時にページエンド信号に応じてアドレスカウンタ100をリセットしてカウンティング値を論理的アドレス0番地に戻すためのリセットコントローラー75と、スペアスタートリード信号及びスペアオンリーリード信号をゲーティングしてその応答をアドレスカウンタ100に印加するためのゲーティング部60と、スペアスタートリード信号及びスペアイネーブル信号を受信してファイナルポイント信号を生成しこれをファイナルYアドレス検出器40に印加するファイナルポイント移動回路50と、スペアスタートリード信号に応じてリセットに関連したスペア対メイン信号をリセットコントローラー75に印加するためのスペア対メインコントローラー80と、から構成される。
【0033】
一方、図7は、図4に示したようなメインスタート全体ページシーケンシャルリードモードの動作だけを支援するコンベンショナル技術を示すブロック図である。図7の構成は、図6に示した構成においてファイナルポイント移動回路50、ゲーティング部60、及びスペア対メインコントローラー80の構成が除外されている。
【0034】
図8は、図6に示した中のアドレスカウンタ100の細部を示す回路図である。スペアスタート全体ページシーケンシャルリードモードの動作を行うためにアドレスカウンタ100は、スペアメモリアレイへの進入を知らせるAs、A0からA8までを合算して総10ビットのカウンティング出力端を有する。それぞれ1ビットの出力端を有して互いに接続された単位ビットカウンタ105、115、125はT−フリップフロップでそれぞれ構成され、一つのT−フリップフロップは入力端子としてデータDATA、クロックCLK、セットSET、及びリセットRESET端を有し、出力端子として正出力端子Qと反転出力端子nQとを備えている。
【0035】
単位ビットカウンタ105は、クロック端にクロックCLKを受信し、セット端にコラムアドレス(Yアドレス)0とロードイネーブル信号とをANDゲーティングするANDゲート103の出力をセットSET信号として受信する。また、リセット端に印加されるリセットRESET信号は、インバーター101、ANDゲート102、ORゲート104により生成される。このインバーター101はコラムアドレス(Yアドレス)0を反転し、ANDゲート102はインバーター101の出力とロードイネーブル信号とをANDゲーティングし、更にORゲート104はANDゲート102の出力とメインリセット信号とをORゲーティングする。
【0036】
同様に単位ビットカウンタ115は、クロック端に前述した単位ビットカウンタ105の端に接続したT−フリップフロップの反転出力端子nQの出力を受信し、セット端にコラムアドレス(Yアドレス)8とロードイネーブル信号とをANDゲーティングするANDゲート103の出力をセットSET信号として受信する。また、リセット端に印加されるリセットRESET信号は、インバーター111、ANDゲート112、ORゲート114により生成される。単位ビットカウンタ125は、クロック端にT−フリップフロップ(単位ビットカウンタ)115の反転出力端子nQの出力を受信し、セット端にANDゲート123の出力をセットSET信号として受信する。また、リセット端に印加されるリセットRESET信号は、インバーター121、ANDゲート122、ORゲート124により生成される。
【0037】
インバーター121は、図6に示したゲーティング部60の出力AsResetを反転し、ANDゲート122はインバーター121の出力とロードイネーブル信号とをANDゲーティングし、ORゲート124はANDゲート122の出力とスペアリセット信号とをORゲーティングする。
【0038】
図8に示したアドレスカウンタ100の単位カウンタは、ロードイネーブル信号が入力されてアドレスバッファ70(図6参照)で入力されたアドレスが0または1であれば、それぞれセットSET端子及びリセットRESET端子が活性化される。従って、正出力端子Qの論理は、1又は0になる。図8に示したアドレスカウンタ100の正出力端子Qと反転出力端子nQとは、クロックCLKの立ち上がりエッジ(rising edge)でそれぞれ現在の状態と反転された論理とを有し、結果的にアドレスカウンティングを行うことになる。
【0039】
図9は、図6に示したスペア対メインコントローラー80の細部を示す回路図で、カウンティング出力AsとA3をアンドゲーティングするANDゲート81、CLKを反転するインバーター82、クロック端にANDゲート81の出力を受信しリセット端にインバーター82の出力を受信してラッチするD−フリップフロップ83、及びこのD−フリップフロップ83の出力とスペアスタートリード信号をANDゲーティングするANDゲート84で構成される。
【0040】
図10は、図6に示したリセットコントローラー75の細部を示す回路図であり、スペアオンリーリード信号を反転するインバーター75−1と、このインバーター75−1の出力とネクスト(next)ページリード信号(ページエンド信号の遅延信号)とをANDゲーティングするANDゲート75−2と、パワーアップ信号及びANDゲート75−2の出力並びにスペア対メイン信号を受信してORゲーティングするORゲート75−3と、スペア対メイン信号及びパワーアップ信号並びにネクストページリード信号(ページエンド信号の遅延信号)を受信してORゲーティングするORゲート75−4と、から構成される。そして、ORゲート75−3の出力はスペアリセット信号となり、ORゲート75−4の出力はメインリセット信号となる。
【0041】
一方、図11は、図7に示したリセットコントローラーの細部を示す回路図であり、(図10と同様に)インバーター76−1、ANDゲート76−2、及びORゲート76−3、76−4から構成されている。しかし、この図11に示した構成ではスペア対メイン信号が印加されないことを注目したい。
【0042】
図12は、図9に示したスペア対メインコントローラー80の動作タイミング図であり、スペアメモリアレイとメインメモリアレイを区別するスペア対メイン信号の生成タイミングを示している。
図13は、図6に示したファイナルポイント移動回路50の細部を示す回路図であり、スペアスタートリード信号を反転するインバーター51と、このインバーター51の出力及びスペアイネーブル信号をANDゲーティングするANDゲート52と、から構成される。このANDゲート52の出力は、ファイナルポイント信号final_527となる。
【0043】
図14は、図6に示したファイナルYアドレス検出器(FYAD)40の細部を示す回路図であり、スペアメモリアレイファイナルアドレス信号とファイナルポイント信号とをNANDゲーティングするためのNANDゲート41、ファイナルポイント信号を反転するためのインバーター42、このインバーター42の出力とメインフィールドファイナルアドレス信号とをNANDゲーティングするNANDゲート43、及びNANDゲート41、43の各出力を受信してNOR応答を生成するためのNORゲート44から構成される。そして、このNORゲート44の出力はページエンド信号になる。
【0044】
以下、このような本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の一実施形態により実行するスペアスタート全体ページシーケンシャルリードモードの動作を詳細に説明する。
【0045】
まず、Xデコーダー2のローデコーディング動作により図6に示したメインメモリアレイ10とスペアメモリアレイ20とにある1ページのメモリセルトランジスタがローアドレスに応じて選択される。従って、1ページにある全てのメモリセルのデータは、ページバッファともいわれるセンスアンプ及びラッチ4、6に一度に貯蔵される。その後、スペアスタート全体ページシーケンシャルリードモードの動作を行うためにコラムセレクタ7は、スペアメモリアレイ20に接続したセンスアンプ及びラッチ6をメインメモリアレイ10に接続したセンスアンプ及びラッチ4よりもさきにラッチイネーブルさせてスペアメモリアレイ20の貯蔵データが出力されるようにしなければならない。ここで、本実施形態の場合、コラムセレクタ7及びコラムデコーダー30の内部的構成が通常の構成と差異がなく同一であり、コラムアドレスカウンタ100のカウンティング動作だけが異なっている。
【0046】
リードモードにおいて図6に示したゲーティング部60は、活性化されたスペアスタートリード信号を受信して図8に示したコラムアドレスカウンタ100のT−フリップフロップ(単位ビットカウンタ)125に接続したANDゲート123の一側入力にスペアリセット(AsReset)信号として提供する。このスペアリセット信号は、ANDゲート123によりロードイネーブル信号と共にANDゲーティングされ、その結果は単位ビットカウンタ125のセット端SETに印加されて単位ビットカウンタ125をセットさせる。
【0047】
図8に示したアドレスカウンタ100内で単位カウンタとして機能する単位ビットカウンタ(T−フリップフロップ)105、115、125のセットSET端子及びリセットRESET端子は、それぞれロードイネーブル信号が印加されるとき、アドレスバッファ70(図6参照)から印加されたアドレスが0または1であればそれぞれ活性化されて、正出力端Qの論理値は1または0として現れる。また、クロックCLKが単位ビットカウンタ105に印加されると、クロックの立ち上がりエッジで正出力端Qと反転出力端nQとにそれぞれ現在状態と反転された位相を有し、結果的に(反転した状態で)カウンティングがなされるように構成される。
【0048】
このような動作をするアドレスカウンタ100によりスペアメモリアレイ20には論理的アドレス0番地から15番地までが割り当てられ、メインメモリアレイ10には16番地から527番地までが割り当てられる。即ち、図8に示したアドレスカウンタ100は、図1に示した物理的アドレスを基準にし512、513、...、526、527、0、1、...、510、511の順にカウンティングする予定(方法)でカウンティングをする。
【0049】
この際、アドレスカウンタ100のカウンティング動作が527番地から0番地へ超える(移る)ことができるように、527番地が選択された後、次に入るクロックにおいてアドレスカウンタ100はリセット(0番地に)される。以下、アドレスカウンタ100をリセットするリセットコントローラー75の動作を詳細に説明する。
【0050】
図10に示したように構成されたリセットコントローラー75は、スペア対メイン信号を図9に示した構成によるスペア対メインコントローラー80から受信し、スペアリセット信号とメインリセット信号とを生成して図8に示した単位ビットカウンタ(T−フリップフロップ)105、115、125のリセットRESET端子に接続されたORゲート104、114、124の一側入力に印加する。よって、アドレスカウンタ100は、物理的アドレスを基準にして527番地までをカウンティングした後リセットされ、0番地から511番地までを新しくカウンティングし始める。
【0051】
また、図9に示したように構成されたスペア対メインコントローラー80がスペア対メイン信号を生成する動作は以下の通りである。図9に示したように、D−フリップフロップ83のリセットRESET端子にはクロックCLKの反転した信号が入力されため、出力端QにはクロックCLKの下がりエッジ(falling edge)で常に0値が現れる。この出力端Qの論理値が1になる場合は、スペアメモリアレイ20へのアドレス進入の後、即ち、As=1で、A3が1の場合である。
【0052】
即ち、物理的アドレスが527の場合だけである。D−フリップフロップ83は、続いて発生するクロックの下がりエッジでリセットされるので出力端Qの出力はクロックに同期される。このフリップフロップ83の出力は、ANDゲート84によりスペアスタートリード信号と共にANDゲーティングされる。従って、スペアスタートリード信号が活性化されたときにのみスペア対メイン信号が生成され、その他の場合には常に0の値に固定されることになる。図12には、図9に示したスペア対メインコントローラー80より発生するスペア対メイン信号の生成タイミングを具体的に示している。
【0053】
つまり、このような動作をするリセットコントローラー75によりアドレスカウンタ100は、本実施例によるリードモードの場合に物理的アドレスを基準にして512、513、...、526、527、0、1、...、510、511の順にカウンティングを行う。
【0054】
その後、次のページに対するスペアスタート全体ページシーケンシャルリードモードの動作が行われなければならない。このとき、現在リードアウトされるデータが最後のコラムアドレスに対応した(達した)データであることを感知する必要がある。この機能を行うブロックがファイナルYアドレス検出器(FYAD)40である。即ち、FYAD40は、物理的アドレス511番地で活性化されてページエンド信号を出力する。このページエンド信号は、所定タイムだけ遅延された後にリセットコントローラー75に印加される。
【0055】
通常のメインメモリアレイオンリーシーケンシャルリードモードの動作においてFYAD40は、メインメモリアレイの最後のコラムアドレスで活性化される。また、スペアメモリアレイオンリーシーケンシャルリードモードの動作とメインスタート全体ページシーケンシャルリードモードとの動作でFYAD40は、スペアメモリアレイの最後のコラムアドレスで活性化される。さらに、本実施の形態により実行するスペアスタート全体ページシーケンシャルリードモードの動作においても、メインメモリアレイの最後のコラムアドレスでFYAD40は活性化される。しかし、この場合には、活性化される最後のコラムアドレスが異なってくる。
【0056】
即ち、通常のシーケンシャルリードにおいて最後のコラムアドレスが527になる場合には、スペアメモリアレイイネーブル信号が活性化されているときだけである。ところが、スペアスタート全体ページシーケンシャルリードモードの動作においては、イネーブル信号が活性化されていながら最後のコラムアドレスはメインメモリアレイの最後のコラムアドレス、即ち、511番地である。従って、FYAD40を527番地で活性化させていた信号を511番地で活性化するようにすべきである。
【0057】
これは図13に示したように構成されたファイナルポイント移動回路50により達成される。図13に示したファイナルポイントの出力信号fianl_527が実質的に512番地で活性化されると、これは図14に示した構成からなるFYAD40のインバーター42及びNANDゲート41の一側入力に印加される。これにより、FYAD40は、最後のコラムアドレス511番地でNORゲート44を介してページエンド信号を出力する。従って、リセットコントローラー75は、アドレスカウンタ100をリセットするとともに、このアドレスカウンタ100が次のページに対しても物理的アドレスを基準にして512、513、...、526、527、0、1、...、510、511の順にカウンティングを行う。
【0058】
このように本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の一実施形態は、物理的アドレスを選択するコラムセレクタ7及びコラムデコーダー30の構成を変化させず、図7に示した構成に比べ(加えて)追加構成された図6に示した機能ブロックを用いることで、外部コマンドに従いスペアスタート全体ページシーケンシャルリードモードの動作を良好に行うことが可能になる。
【0059】
以上、本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法の実施形態を図面にそって詳細に説明したが、本発明の技術的思想の範囲内で本発明を変形または変更できるのは本発明が属する分野の当業者には明白なものであり、このような変形及び変更もやはり本発明の特許請求の範囲に属すると言える。
例えば、本発明による不揮発性半導体メモリ装置を思案(用途)の異なった種々の電子機器に用いる場合、アドレスカウンタ(100)の内部構造及びそれに従うカウンティングを変更できるのは勿論可能である。
【0060】
【発明の効果】
このように本発明による不揮発性半導体メモリ装置及びこれに用いるデータリード方法によれば、外部コマンドに従いスペアメモリアレイの論理的アドレスをメインメモリアレイの前後に移動できるため、通常のシーケンシャルリードモードに加えてスペアスタートシーケンシャルリードモードを追加的に支援する効果を備えることができる。従って、スペアメモリアレイに貯蔵された情報を先にリードすることが必要なメモリ応用分野においてその使用が拡張されるという効果がある。
【図面の簡単な説明】
【図1】本発明による不揮発性半導体メモリ装置の一実施形態にそって区別されたメモリセルアレイの物理的アドレスマップとメイン及びスペアスタートリードモードでの論理的アドレスマップとの間の関係を示す図。
【図2】図1に示した不揮発性半導体メモリ装置による通常のメインデータオンリーシーケンシャルリードモードの動作を示す図。
【図3】図1に示した不揮発性半導体メモリ装置によるスペアデータオンリーシーケンシャルリードモードの動作を示す図。
【図4】図1に示した不揮発性半導体メモリ装置によるメインスタート全体ページシーケンシャルリードモードの動作を示す図。
【図5】図1に示した不揮発性半導体メモリ装置によるスペアスタート全体ページシーケンシャルリードモードの動作を示す図。
【図6】図1に示した不揮発性半導体メモリ装置がスペアスタートリードとメインスタートリードとを行うための関連回路を示すブロック図。
【図7】図4に示したメインスタート全体ページシーケンシャルリードモードの動作だけを支援するコンベンショナル技術を示すブロック図。
【図8】図6に示したアドレスカウンタの細部を示す回路図。
【図9】図6に示したスペア対メインコントローラーの細部を示す回路図。
【図10】図6に示したリセットコントローラーの細部を示す回路図。
【図11】図7に示したリセットコントローラーの細部を示す回路図。
【図12】図9に示したスペア対メインコントローラーの動作タイミングを示す図。
【図13】図6に示したファイナルポイント移動回路の細部を示す回路図。
【図14】図6に示したファイナルYアドレス検出器の細部を示す回路図。
【符号の説明】
2 Xデコーダー
4、6 センスアップ及びラッチ
7、8 コラムセレクタ
30 コラムデコーダー
40 ファイナルYアドレス検出器
50 ファイナルポイント移動回路
60 ゲーティング部
70 アドレスバッファ
75 リセットコントローラー
80 スペア対メインコントローラー
90 クロック発生器

Claims (14)

  1. 複数のNANDセルストリングでなったメインメモリアレイとスペアメモリアレイとをもつメモリセルアレイを備えた不揮発性半導体メモリ装置に用いるデータリード方法において、
    ページ単位でリード動作を行うに際し、
    外部コマンドに応答して、前記スペアメモリアレイを先にリードした後に、前記メインメモリアレイをリードするように読出しアドレスの指定を行うスペアスタート全体ページシーケンシャルリードモードを備えたことを特徴とする不揮発性半導体メモリ装置のデータリード方法。
  2. 前記スペアメモリアレイには、エラー訂正コードデータまたはページ情報データのいずれかが貯蔵されることを特徴とする請求項1に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
  3. メインスタート全体ページシーケンシャルリードモードに進入する外部コマンドに対応して前記スペアメモリアレイの論理的アドレスを前記メインメモリアレイの論理的アドレスよりも後にくるように指定することにより、前記メインメモリアレイに貯蔵されたデータが優先的にリードされるようにするリードモードをさらに有することを特徴とする請求項1に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
  4. 前記スペアスタート全体ページシーケンシャルリードモードへの進入の際には、前記スペアメモリアレイの論理的アドレスは0から15番地までに指定され、前記メインメモリアレイの論理的アドレスは16から527番地までに指定されることを特徴とする請求項1に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
  5. 前記論理的アドレスを先にくるように指定することは、アドレスカウンタのカウンティング動作により行われることを特徴とする請求項1に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
  6. 複数のNANDセルストリングでなったメインメモリアレイ及びスペアメモリアレイを有するメモリセルアレイと、前記メモリセルアレイのコラムパスを選択するためのコラムセレクタと、前記コラムセレクタにコラムデコーディング信号を印加するコラムデコーダーと、を備えた不揮発性半導体メモリ装置において、
    印加される外部アドレスをカウンティングしてコラムアドレスカウンティング信号を前記コラムデコーダーに出力し、
    ページ単位でスペアスタート全体ページシーケンシャルリードモードに進入する外部コマンドの入力の際に前記スペアメモリアレイを先にリードした後に、前記メインメモリアレイをリードするよう読出しアドレスの指定を行うアドレスカウンタと、
    スペアスタートリード信号とスペアイネーブル信号を受信してファイナルポイント信号を生成するファイナルポイント移動回路と、
    次の番のスペアスタート全体ページシーケンシャルリードモードに進入するため前記ファイナルポイント信号に応じて最後のコラムアドレスを検出し、これをページエンド信号として出力するファイナルコラムアドレス検出器と、
    スペアスタートリード信号に応じてリセットに関連したスペア対メイン信号を生成するスペア対メインコントローラーと、
    前記ページエンド信号及び前記スペア対メイン信号に応答して前記アドレスカウンタをリセットしてカウンティング値を論理的アドレス開始番地に戻すためのリセットコントローラーとを含むことを特徴とする不揮発性半導体メモリ装置。
  7. 前記アドレスカウンタは、総10ビットのカウンティング出力端を有することを特徴とする請求項に不揮発性半導体メモリ装置。
  8. 前記アドレスカウンタは、それぞれ1ビットの出力端を有し互いに接続したT−フリップフロップの単位ビットカウンタで構成されることを特徴とする請求項に記載の不揮発性半導体メモリ装置。
  9. 前記スペアメモリアレイには、エラー訂正コードデータまたはページ情報データが貯蔵されることを特徴とする請求項に記載の不揮発性半導体メモリ装置。
  10. 前記不揮発性半導体メモリ装置は、メインスタート全体ページシーケンシャルリードモードでは前記メインメモリアレイに貯蔵されたデータが優先的にリードされるようにするリードモードをさらに有することを特徴とする請求項に記載の不揮発性半導体メモリ装置。
  11. 前記スペアスタート全体ページシーケンシャルリードモードへの進入の際には、前記スペアメモリアレイの論理的アドレスは0から15番地までに指定され、前記メインメモリアレイの論理的アドレスは16から527番地までに指定されることを特徴とする請求項に記載の不揮発性半導体メモリ装置。
  12. メインメモリアレイとスペアメモリアレイとにコラム的に区分されるメモリセルアレイを具備し、前記メモリセルアレイからのデータのリードに際し、メインデータオンリーシーケンシャルリードモードと、スペアデータオンリーシーケンシャルリードモードと、メインスタート全体ページシーケンシャルリードモードとが実行可能な不揮発性半導体メモリ装置に用いるデータリード方法において、
    ページ単位でリード動作を行うに際し、
    外部コマンドに応答して、前記スペアメモリアレイを先にリードした後に、前記メインメモリアレイをリードするように読出しアドレスの指定を行うことにより、
    前記スペアメモリアレイに貯蔵されたデータが優先的にリードされるようにするスペアスタート全体ページシーケンシャルリードモードの動作を実行可能とすることを特徴とする不揮発性半導体メモリ装置に用いるデータリード方法。
  13. 前記スペアメモリアレイの物理的アドレスは、前記メインメモリアレイの物理的アドレスの後ろに位置することを特徴とする請求項12に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
  14. 前記メインスタート全体ページシーケンシャルリードモードで前記メインメモリアレイの論理的アドレスは、住所0番地に設定されることを特徴とする請求項12に記載の不揮発性半導体メモリ装置に用いるデータリード方法。
JP2002058741A 2001-06-11 2002-03-05 半導体メモリ装置及びこれに用いるデータリード方法 Expired - Fee Related JP4101535B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0032468A KR100418522B1 (ko) 2001-06-11 2001-06-11 이동가능한 스페어 메모리 어레이 어드레스를 갖는 불휘발성 반도체 메모리 장치 및 그에 따른 리드방법
KR2001-032468 2001-06-11

Publications (2)

Publication Number Publication Date
JP2002373496A JP2002373496A (ja) 2002-12-26
JP4101535B2 true JP4101535B2 (ja) 2008-06-18

Family

ID=19710628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002058741A Expired - Fee Related JP4101535B2 (ja) 2001-06-11 2002-03-05 半導体メモリ装置及びこれに用いるデータリード方法

Country Status (3)

Country Link
US (1) US6552950B2 (ja)
JP (1) JP4101535B2 (ja)
KR (1) KR100418522B1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3984209B2 (ja) 2003-07-31 2007-10-03 株式会社東芝 半導体記憶装置
JP4660316B2 (ja) * 2004-09-03 2011-03-30 パナソニック株式会社 不揮発性メモリ装置
KR100645044B1 (ko) * 2004-09-17 2006-11-10 삼성전자주식회사 높은 신뢰도를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR100578141B1 (ko) 2004-11-22 2006-05-10 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 낸드 플래시 메모리 장치
KR100672105B1 (ko) * 2005-09-15 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 칩들을 동작시키는 방법
JP4997824B2 (ja) * 2005-12-07 2012-08-08 ソニー株式会社 半導体装置およびデータ記憶装置
JP2008047219A (ja) * 2006-08-16 2008-02-28 Toshiba Corp Nand型フラッシュメモリ
KR100830582B1 (ko) * 2006-11-13 2008-05-22 삼성전자주식회사 디지털 더블 샘플링 방법 및 그것을 수행하는 씨모스이미지 센서 그리고 그것을 포함하는 디지털 카메라
US7656727B2 (en) * 2007-04-25 2010-02-02 Hewlett-Packard Development Company, L.P. Semiconductor memory device and system providing spare memory locations
JP5308112B2 (ja) * 2008-09-22 2013-10-09 スパンション エルエルシー 半導体装置及びその制御方法
KR20140085756A (ko) 2012-12-27 2014-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
KR101487264B1 (ko) * 2013-10-15 2015-01-28 (주)피델릭스 시리얼 독출 동작의 초기 센싱 오동작을 감소시키는 반도체 메모리 장치 및 그의 시리얼 독출 방법
US10310734B2 (en) * 2014-12-27 2019-06-04 Intel Corporation Tier mode for access operations to 3D memory
US9613685B1 (en) * 2015-11-13 2017-04-04 Texas Instruments Incorporated Burst mode read controllable SRAM
KR102653852B1 (ko) 2019-05-07 2024-04-02 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57150197A (en) * 1981-03-11 1982-09-16 Nippon Telegr & Teleph Corp <Ntt> Storage circuit
JP2577724B2 (ja) * 1986-07-31 1997-02-05 三菱電機株式会社 半導体記憶装置
JPH05500724A (ja) * 1989-07-06 1993-02-12 エムブイ リミテッド 障害許容データ記憶システム
JP3105092B2 (ja) * 1992-10-06 2000-10-30 株式会社東芝 半導体メモリ装置
US5523975A (en) * 1995-02-08 1996-06-04 Alliance Semiconductor Corporation Redundancy scheme for monolithic memories
TW417267B (en) 1997-11-20 2001-01-01 Davicom Semiconductor Inc Structure of bonding option
US6236602B1 (en) * 2000-05-25 2001-05-22 Robert Patti Dynamic configuration of storage arrays

Also Published As

Publication number Publication date
KR20020094356A (ko) 2002-12-18
US6552950B2 (en) 2003-04-22
KR100418522B1 (ko) 2004-02-14
US20020186588A1 (en) 2002-12-12
JP2002373496A (ja) 2002-12-26

Similar Documents

Publication Publication Date Title
KR100387529B1 (ko) 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
KR100819102B1 (ko) 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
JP3877462B2 (ja) 動作に関する単一ビット及び多重ビットモードを具えた不揮発性半導体メモリ装置及びそのプログラミング移行及び読出動作方法
US7421557B2 (en) Method and device for performing cache reading
US7440337B2 (en) Nonvolatile semiconductor memory apparatus having buffer memory for storing a program and buffering work data
EP3121704B1 (en) Solid state storage device controller with expansion mode
KR100259972B1 (ko) 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
US8010736B2 (en) Nonvolatile semiconductor memory device for supporting high speed search in cache memory
JP4101535B2 (ja) 半導体メモリ装置及びこれに用いるデータリード方法
US7245527B2 (en) Nonvolatile memory system using magneto-resistive random access memory (MRAM)
JP2008502090A (ja) ユーザにより密度/動作性能を設定可能なメモリデバイス
KR20090077840A (ko) 동적 멀티 모드 동작의 비휘발성 메모리
US6937513B1 (en) Integrated NAND and nor-type flash memory device and method of using the same
US9564222B2 (en) Command signal management in integrated circuit devices
JP2003223792A (ja) 不揮発性メモリ及びメモリカード
US7277980B2 (en) Non-contiguous address erasable blocks and command in flash memory
US6285583B1 (en) High speed sensing to detect write protect state in a flash memory device
US6201753B1 (en) Latching CAM data in a flash memory device
US6118698A (en) Output multiplexing implementation for a simultaneous operation flash memory device
US6747911B2 (en) Synchronous memory with open page
JPH08221320A (ja) 半導体メモリおよびそれを用いた情報システム
TWI427637B (zh) 在程式執行期間具有背景資料鎖存快取的非揮發性記憶體及方法
JP2006221677A (ja) メモリカード
JPH11283384A (ja) 不揮発性メモリのデータ記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071003

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080219

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080319

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110328

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120328

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120328

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130328

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140328

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees