JP4997824B2 - 半導体装置およびデータ記憶装置 - Google Patents

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Description

本発明は、フラッシュメモリやイメージセンサのようにセルのアレイ構造を有し、かつ多量のデータをシーケンシャルに高速に読み出し、若しくは書き込みを行うような半導体素子において利用できるデータ転送回路を含む半導体装置およびデータ記憶装置に関するものである。
昨今のフラッシュメモリにおいては、読み出しや書き込み動作を行うときの単位が１６Ｋビットと非常に多く、アレイから読み出したデータを、チップの入出力回路に転送するときの動作にある程度の時間を要する。
図１は、一般的なフラッシュメモリ（半導体装置）のセルアレイから入出力回路にデータを転送する回路系の構成例を示す図である。
図１のフラッシュメモリ１は、セルアレイ２、センスアンプ群３、ラッチが並列に配置されたページバッファ４、カラムスイッチ群５、センスアンプ６、および入出力回路７を有している。
フラッシュメモリの場合、図１に示すように、セルアレイ２からチップの入出力回路７へのデータ転送は、単純に必要なデータの数だけのスイッチＳＷをデータ線ＤＬ上に接続し、このデータ線ＤＬ上の電位をセンスすることで行っていた。
たとえば、フラッシュメモリのデータ読み出し単位である、ページサイズが５１２バイト（Byte）のとき、一つのデータ線ＤＬ上に５１２個このトランジスタを接続し、データの論理の０/１に応じた信号をデータ線ＤＬに出力し、これを入出力回路側にあるセンスアンプ６で増幅することで、データの転送を行っている。
この場合、データ線ＤＬの長さは、通常、数mmと長く、かつ、５１２個という多量のトランジスタが接続されるために、データ線の遅延時間がネックとなって、高速のデータ転送ができなかった。製品レベルでは、サイクルタイムで２５ｎｓ程度であった。
また、昨今、ページサイズは５１２バイト（Byte）から２Ｋバイト、４Ｋバイトと大きくなっており、このデータ線ＤＬでの遅延時間は、さらに問題になっている。
この基本構造で、高速にデータ転送をするには、データ線を２系統持ち、これらを交互に動作させる方法が知られている。しかし、この方法では、サイクルタイムを半分にすることはできるが、抜本的な解決にはならない。
一方、アレイ構造のデータをシーケンシャルに読み出す場合、直列接続されたレジスタ上にデータを一旦取り込み、これにクロックを供給することで、シフトレジスタのように順にデータを転送する方法は知られている（たとえば特許文献１参照）。
この方法では、データ転送のサイクルタイムは、基本的にレジスタ１個の遅延時間で決まるために、非常に高速なデータ転送が可能となる。
特開平６−２９０５８５号公報
しかし、特許文献１に開示された装置においては、１ワード若しくはデータ線の数の２倍に相当するデータの数の分だけのレジスタを持ち、全てのレジスタがクロックに同期して動いている。
フラッシュメモリのように、一つの機器の中に多くのデバイスを使用する場合、消費電流をできるだけ低減することが必要なので、この特許文献１で示された方法よりも、消費電流を低減する必要がある。
また、フラッシュメモリでは、ページ内のスペア領域データのみを読み出す必要があり、これにも対応することが望まれる。
本発明は、セルアレイ上の大量のデータを基本的に、シリアルに読み出し、若しくは書き込みを行うときに、高速かつ、少ない消費電流でデータの転送を行える半導体装置およびデータ記憶装置を提供することにある。
本発明の第１の観点の半導体装置は、データを記憶するセルがアレイ状に配列されたセルアレイと、上記セルアレイの読み出しデータをページ単位でラッチする少なくとも一つのバッファと、読み出しデータを出力する出力回路と、上記バッファにラッチされたページ単位の読み出しデータを上記出力回路にシーケンシャルに転送可能なデータ転送回路と、を有し、上記データ転送回路は、レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、最下層のスキャンレジスタ列のマルチプレクサの他の一入力が上記バッファのデータ出力ラインに接続され、最上層のスキャンレジスタ列の出力が上記出力回路の入力に接続されている。
好適には、任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサが配置され、当該マルチプレクサに置換されたスキャンレジスタ列の他に少なくとも２層のスキャンレジスタ列を有する。
好適には、スキャンレジスタ列の最終段のスキャンレジスタの出力部にマルチプレクサを配置し、当該マルチプレクサの入力の一方は、当該スキャンレジスタ列の最終段のスキャンレジスタの出力に接続され、別の入力は、当該スキャンレジスタ列の中で、当該最終段より前方にあるスキャンレジスタの出力に接続されている。
好適には、各下層スキャンレジスタ列毎に、当該スキャンレジスタのクロックを駆動するか否かを制御し、かつ、上層のスキャンレジスタ列内で、下層スキャンレジスタの出力を上層のスキャンレジスタ列に取り込むように上層スキャンレジスタ列でのマルチプレクサを制御する制御部を有する。
本発明の第２の観点の半導体装置は、データを記憶するセルがアレイ状に配列されたセルアレイと、上記セルアレイへの書き込みデータをページ単位でラッチする少なくとも一つのバッファと、書き込みデータを入力する入力回路と、上記入力回路に入力された書き込みデータを上記バッファにシーケンシャルに転送可能なデータ転送回路と、を有し、上記データ転送回路は、複数個のレジスタが直列接続されたレジスタ列を複数層有し、上層のレジスタ列の各レジスタの出力が下層のレジスタ列の入力に接続されている。
好適には、任意の層のレジスタ列の代わりに、多出力のデマルチプレクサが配置され、当該デマルチプレクサに置換されたレジスタ列の他に少なくとも２層のレジスタ列を有する。
好適には、レジスタ列の途中に、マルチプレクサが挿入され、当該マルチプレクサの入力の一方は、当該レジスタ列における当該マルチプレクサの挿入段の前段のレジスタの出力に接続され、別の入力は、当該レジスタ列の入力部に接続されている。
好適には、各下層レジスタ列毎に、当該レジスタのクロックを駆動するか否かを制御する制御部を有する。
本発明の第３の観点の半導体装置は、データを記憶するセルがアレイ状に配列されたセルアレイと、上記セルアレイの読み出しおよび書き込みデータをページ単位でラッチする少なくとも一つのバッファと、読み出しデータを出力し、書き込みデータを入力する入出力回路と、上記バッファにラッチされたページ単位の読み出しデータを上記入出力回路にシーケンシャルに転送可能で、上記入出力回路に入力された書き込みデータを上記バッファにシーケンシャルに転送可能なデータ転送回路と、を有し、上記データ転送回路は、レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、かつ下層スキャンレジスタ列の初段のマルチプレクサの入力の一方が、一つ上層のスキャンレジスタ列の該当するレジスタの出力に接続されている。
本発明の第４の観点のデータ記憶装置は、半導体装置を含む主記憶媒体と、ホストから受け取ったユーザーデータに、内部で生成した管理用データを付加したデータブロックを、上記半導体装置に格納する制御回路と、を有し、上記主記憶媒体の半導体装置は、データを記憶するセルがアレイ状に配列されたセルアレイと、上記セルアレイの読み出しデータをページ単位でラッチする少なくとも一つのバッファと、読み出しデータを出力する出力回路と、上記バッファにラッチされたページ単位の読み出しデータを上記出力回路にシーケンシャルに転送可能なデータ転送回路と、を有し、上記データ転送回路は、レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、最下層のスキャンレジスタ列のマルチプレクサの他の一入力が上記バッファのデータ出力ラインに接続され、最上層のスキャンレジスタ列の出力が上記出力回路の入力に接続され、管理用データを付加したデータブロックはシーケンシャルなワード列として当該半導体メモリより読み出され、かつ、当該データブロックにおいては、当該管理用データの少なくとも一部が当該ユーザーデータより先に出力される領域に配置されている。
本発明によれば、セルアレイ上の大量のデータを基本的に、シリアルに読み出し、若しくは書き込みを行うときに、高速かつ、少ない消費電流でデータの転送を行うことが可能となる。
以下、本発明の実施形態を図面に関連付けて説明する。
図２は、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
ＮＡＮＤ型フラッシュメモリ１０は、図２に示すように、メモリセルアレイ１１、ロウデコーダ１２、ページバッファ回路１３、データ転送回路１４、入出力回路１５、昇圧回路１６、および制御回路１７を有する。
ＮＡＮＤ型フラッシュメモリ１０においては、メモリセルアレイ１１の一側部にロウデコーダ１２が配置され、他の一側部にページバッファ回路１３、データ転送回路１４が配置され、それらを取り囲むように入出力回路１５、昇圧回路１６、および制御回路１７が配置されている。また、このフラッシュメモリチップは、外部入力の単一電源端子１８と、外部入力の接地電位端子１９と、が形成されている。
図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリの１ブロックにおけるメモリセルアレイおよびロウデコーダを示す図である。
メモリセルアレイ１１は、図３に示すように、直列に接続された複数、たとえば１６個のメモリセルトランジスタＭ０〜Ｍ１５およびその両端に直列に接続された２個の選択ゲートトランジスタＳＴ０，ＳＴ１により構成されたメモリセルユニットＭＣＵＴ００，ＭＣＵＴ０１，ＭＣＵＴ０４２２３がマトリクス状に配置されている。
なお、図３では、図面の簡単化のため、１行４２２４列の４２２４個のメモリセルユニットＭＣＵＴ００〜ＭＣＵＴ０４２２３が配列された１行のブロックＢＬＫ０のみについて示しているが、実際には、ブロックＢＬＫ０と同様の構成を有する複数（ｍ個）のブロックＢＬＫ１〜ＢＬＫｍがさらに配列される。
また、図３の例では、ビット線本数は、通常５１２バイトに予備の１６バイトを加えた５２８バイト、つまり４２２４本としている。
また、メモリセルトランジスタは浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。
また、メモリセルトランジスタはトンネル電流で書き換え可能なメモリセルである。
メモリセルユニットＭＣＵＴ００のメモリセルトランジスタＭ０のドレインに接続された選択ゲートトランジスタＳＴ０がビット線ＢＬ０に接続され、メモリセルユニットＭＣＵＴ０１のメモリセルトランジスタＭ０のドレインがビット線ＢＬ１に接続され、同様にして、メモリセルユニットＭＣＵＴ０４２２３のメモリセルトランジスタＭ０のドレインがビット線ＢＬ４２２３に接続されている。
また、各メモリセルユニットＭＣＵＴ００〜０４２２３のメモリセルトランジスタＭ１５のソースが接続された選択ゲートトランジスタＳＴ１が共通のソース線ＳＲＬに接続されている。
また、同一行に配置されたメモリセルユニットＭＣＵＴ００，ＭＣＵＴ０１〜ＭＣＵＴ０４２２３のメモリセルトランジスタのゲート電極が共通のワード線ＷＬ０〜ＷＬ１５に接続され、選択ゲートトランジスタＳＴ０のゲート電極が共通の選択ゲート線ＳＳＬに接続され、選択ゲートトランジスタＳＴ１のゲート電極が共通の選択ゲート線ＧＳＬに接続されている。
ロウデコーダ１２は、ブロックアドレスデコーダ２０により導通状態が制御される転送ゲート群１２１、図示しないワード線デコーダから供給されるワード線および選択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＳＳＬ，ＶＧＳＬを有している。
なお、図３では、図面の簡単化のため、ブロックＢＬＫ０に対応するブロックアドレスデコーダ部分並びに転送ゲート群を示しているが、実際には、複数配列される図示しないブロックに対応してブロックアドレスデコーダ部分並びに転送ゲート群が設けられる。
ロウデコーダ１２は、ワード線（制御ゲート線）を選択する機能を有し、読み出し（リードという場合もある）、書き込み（ライト、あるいはプログラムという場合もある）、あるいは消去（イレーズ）の動作を示すコントロール信号に応じて、アドレスレジスタに保持されたアドレスから動作に応じて昇圧回路１６により昇圧されたあるいは昇圧されていない電源電圧Ｖｃｃまたはそれ以下の駆動電圧を駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＳＳＬ，ＶＧＳＬに供給する。
転送ゲート群１２１は、転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０により構成されている。
転送ゲート群１２１は、ブロックアドレスデコーダ２０でデコードされたブロックアドレスに応答して生成され、対応するブロックの選択ゲート線およびワード線を駆動するための信号ＢＳＥＬによって導通状態に保持される。
具体的には、ブロックＢＬＫ０がアドレス指定されていた場合、各転送ゲートＴＷ０〜ＴＷ１５は、それぞれブロックアドレスデコーダ２０の出力信号ＢＳＥＬ０に応じてワード線ＷＬ０〜ＷＬ１５と駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５とを作動的に接続し、転送ゲートＴＤ０，ＴＳ０は同じくブロックアドレスデコーダ２０の出力信号ＢＳＥＬ０に応じて選択ゲート線ＳＳＬ，ＧＳＬと駆動電圧供給線ＶＳＳＬ，ＶＧＳＬとを作動的に接続する。
ブロックアドレスデコーダ２０は、図示しないアドレスレジスタの保持されたアドレスからブロックアドレスをデコードし、デコードしたブロックアドレスに応答して、ロウデコーダ１２の対応するブロックの選択ゲート線およびワード線を駆動するための転送ゲート群１２１を選択信号（ブロックセレクト信号）ＢＳＥＬによって導通状態に保持させる。
ページバッファ回路１３は、メモリセルアレイ１１からのリードデータ（読み出しデータ）あるいはメモリセルアレイ１１へのライトデータ（書き込みデータ）をページ単位でラッチする。
本実施形態のデータ転送回路１４は、ページバッファ回路１３にラッチされたページ単位の読み出しデータを入出力回路１５にシーケンシャルに転送可能で、または、および、入出力回路１５に入力された書き込みデータをページバッファ回路１３にシーケンシャルに転送可能な回路として構成される。
また、データ転送回路１４は、後で説明するように、制御回路１７によりデータ転送が制御される。
このデータ転送回路１４の読み出し系、書き込み系の具体的な構成については、後で詳述する。
昇圧回路１６は、図４に示すように、イレーズ（消去）動作時にイレーズ（消去）信号ΦE、若しくはプログラム（書き込み）動作時にプログラム（書き込み）信号ΦPが入力され、それぞれ電源電圧Ｖｃｃより高電圧のイレーズ（消去）電圧VE、若しくはプログラム（書き込み）電圧VPを生成する。
本実施形態の昇圧回路１６は、リード（読み出し）動作用の昇圧系は備えていない。したがって、リード動作時には、外部入力の単一電源端子１８を通して供給される単一電源電圧Ｖｃｃまたはそれより低くかつ接地電圧より高い電圧がロウデコーダ１２のワード線および選択ゲート線用駆動電圧供給線ＶＣＧ０〜ＶＣＧ１５，ＶＳＳＬ，ＶＧＳＬに供給される。
本実施形態においては、メモリセルアレイ１１のメモリセルトランジスタＭの記憶データは、論理「１」および論理「０」の２値で定義される場合には、論理「１」を記憶するメモリセルトランジスタのしきい値電圧は、接地電圧よりも低く設定される。一方、論理「０」を記憶するメモリセルトランジスタＭのしきい値電圧は、接地電圧よりも高く、かつ外部入力の単一電源電圧Ｖｃｃまたはそれよりも低く設定される。
図５は、論理「０」となる書き込み後のメモリセルトランジスタのしきい値分布および論理「１」となる消去後のメモリセルトランジスタのしきい値分布を示す図である。
本実施形態においては、メモリセルトランジスタＭの記憶データは、論理「１」を記憶するメモリセルトランジスタのしきい値電圧Ｖｔｈは、接地電圧よりも低く設定される。一方、論理「０」を記憶するメモリセルトランジスタのしきい値電圧Ｖｔｈは、接地電圧よりも高く、かつ外部入力の単一電源電圧Ｖｃｃ、たとえば３．３Ｖまたは３．３Ｖよりも低く設定される。
図６は、本実施形態における読み出し動作時のワード線の印加電圧を示す図である。
選択メモリセルが接続されたワード線に０Ｖを印加する以外は、ビット線側およびソース線側の選択ゲートトランジスタのゲート、選択ＮＡＮＤセルユニット内の非選択ワード線全てに外部入力の単一電源電圧３．３Ｖ、若しくはそれ以下の電圧が印加される。
選択メモリセルトランジスタのしきい値電圧Ｖｔｈによって、図７に示すように、セル電流が流れるか否かが決まり、論理「０」と「１」の記憶データの判定が下る。
論理「０」を記憶するメモリセルトランジスタのしきい値電圧Ｖｔｈは、接地電圧よりも高く、かつ外部入力の単一電源電圧３．３Ｖよりも低く書き込まれる必要があるが、その手法としては、本実施形態においては多値ＮＡＮＤ型フラッシュメモリの書き込み技術と同様にする。
すなわち、書き込みの際のワード線への書き込み電圧のステップ幅ΔＶｐｐをより細かく、たとえば、２値書き込みでは、ΔＶｐｐ＝０．５Ｖ程度であったものを、本実施形態ではΔＶｐｐ＝０．１Ｖ〜０．２Ｖとして、少し書き込みを行ったら、ベリファイ読み出しを行うというように書き込みサイクルを細かに制御すれば良い。
多値ＮＡＮＤ型フラッシュメモリの関連技術に関しては、以下の非特許文献１および非特許文献２に開示されている。
（非特許文献１）T. Hara et al., “A 146mm2 8Gb NAND Flash Memory in 70nm CMOS,” in IＳＳCC'05, ＳeＳＳion2.1, Feb. 2005.
（非特許文献２）D-Ｓ. Byeon et al., “An 8Gb Multi-Level NAND Flash Memory in a 63nm CMOS Process,” in IＳＳCC'05, ＳeＳＳion2.2, Feb. 2005.
以下に、本実施形態に係るデータ転送回路の読み出し系、書き込み系の具体的な構成例を図８〜図３０に関連付けて説明する。
図８は、本実施形態に係るデータ転送回路の読み出し系の第１の構成例を示す図である。
なお、図８において、センスアンプ群１１Ａが示されているが、図２のブロック図ではメモリセルアレイ１１に含まれている。
図８の読み出し系データ転送回路１４Ｒ１は、基本的にデータを順次転送するためのレジスタＲＥＧとページバッファ回路１３からのデータを取り込むためのマルチプレクサＭＰＸが接続されクロック毎に動作するスキャンレジスタ２０１を複数個有している。
そして、複数個のスキャンレジスタ２０１が直列接続されたスキャンレジスタ列２００を一または複数層有する。図８は基本的な読み出し系であり、スキャンレジスタ列２００が一層のみ示されている。
マルチプレクサＭＰＸの出力はレジスタＲＥＧの入力に接続され、マルチプレクサＭＰＸの入力の一つは一つ前のレジスタＲＥＧの出力に接続されている。マルチプレクサＭＰＸの残りの入力がページバッファ回路１３のデータ出力ラインに接続されている。
図８において、選択信号Ｓが1のとき、クロックＣの立ち上がりエッジで、全てのレジスタはアレイの読み出しデータをページバッファ回路１３から取り込む。
次に、選択信号Ｓを０にして、クロックＣを入力すると、シフトレジスタとして動作して、各レジスタに取り込まれたデータは、順次転送され、スキャンレジスタ列２００の最終段（最後尾）のスキャンレジスタ２０１lastのレジスタＲＥＧlastから出力される。
なお、マルチプレクサＭＰＸの選択信号Ｓによる制御は制御回路１７により行われる。
図８の例が読み出し系の基本構成であるが、本実施形態においては、高速なデータ転送を損わずに、消費電流を低減するために、スキャンレジスタ列２００を階層に分けることで、２層目以下のスキャンレジスタのクロックをデータ転送の周期よりも十分ゆっくりと駆動できるように構成する。
さらに、スキャンレジスタ列２００の適切な場所に、マルチプレクサを配置したり、スキャンレジスタ列２００の制御信号を適切に操作することで、特定領域を他よりも先に、読み出したり書き込んだりできる。
次に、スキャンレジスタ列を階層化した読み出し系データ転送回路について説明する。
図９は、本実施形態に係るデータ転送回路の読み出し系の第２の構成例を示す図である。
図１０（Ａ）〜（Ｉ）は、図９の回路のタイミングチャートである。
なお、図９においてはページバッファ回路１３とデータ転送回路１４Ｒ２のみを示している。
図９においては、例としてスキャンレジスタ列の階層数が３の場合を示す。最上層２００−０、２層目２００−１、最下層２００−２の１本当りのスキャンレジスタ２０１の数を、それぞれ、Ｌ,Ｍ,Ｎとすると、この構成では、１入出力回路当りにＬ＊Ｍ＊Ｎ個のデータをアレイから読み出すことができる。
このとき、図９から、２層目２００−１のスキャンレジスタ２０１の総数は、Ｌ＊Mであり、最下層２００−２のスキャンレジスタの総数は、Ｌ＊Ｍ＊Ｎであることが分かる。
多層の読み出し系データ転送回路１４Ｒ２においては、下層のスキャンレジスタ列２０１の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサＭＰＸの一方の入力に接続され、最下層のスキャンレジスタ列２００−２のマルチプレクサＭＰＸの他の一入力がページバッファ回路１３のデータ出力ラインに接続され、最上層のスキャンレジスタ列２００−０の出力、すなわち、最終段のスキャンレジスタ２０１last0におけるレジスタＲＥＧ0(0)の出力が入出力回路１５の入力に接続されている。
なお、制御回路１７により最上層のスキャンレジスタ列２００−０のマルチプレクサＭＰＸには選択信号Ｓ０が供給され、レジスタＲＥＧ０にはクロックＣ０が供給される。２層のスキャンレジスタ列２００−１のマルチプレクサＭＰＸには選択信号Ｓ１が供給され、レジスタＲＥＧ１にはクロックＣ１が供給され、最下層のスキャンレジスタ列２００−２のマルチプレクサＭＰＸには選択信号Ｓ２が供給され、レジスタＲＥＧ２にはクロックＣ２が供給される。
図９の回路の動作を説明する。
図１０（Ａ）〜（Ｉ）に示すように、最初に、選択信号Ｓ２に１を与えて、クロックＣ２の立ち上がりエッジを１回与えることで、アレイからのデータの全てをページバッファ回路１３からスキャンレジスタＲＥＧ2(*,*,*)に取り込むことができる。
次に、選択信号S１に１を与えて、クロックC１の立ち上がりエッジを１回与えることで、スキャンレジスタ列２００−２のレジスタＲＥＧ2(*, *, 0)のデータを、２層目のスキャンレジスタ列２００−1のレジスタＲＥＧ1(*, *)に取り込むことができる。
次に、選択信号S０に１を与えて、クロックＣ０の立ち上がりエッジを１回与えることで、スキャンレジスタ列２００−1のレジスタＲＥＧ1(*, 0)のデータを最上層のスキャンレジスタ列２００−０のレジスタＲＥＧ0(*)に取り込むことができる。
クロックＣ０の次以降の立ち上がりエッジでは、選択信号Ｓ０に０を与えることで、シフトレジスタとして動作させ、順次、最上層のスキャンレジスタ内のデータを出力から取り出す。
最上層のスキャンレジスタの数はＬなので、選択信号S0に１を入力したときに１回、選択信号Ｓ０に０を入力したときにＬ−１回、クロックＣ０をトグルすると、２層目のスキャンレジスタ列２００−１から取り込まれたデータは全て出てしまう。
次のクロックＣ０の立ち上がりでは、選択信号Ｓ０に１を与えて、２層目のスキャンレジスタからの次のデータを取り込む。
ただし、この前に、選択信号Ｓ１に０を与えた状態で、クロックＣ１を１回トグルして、データを進めておく必要がある。
同様にして、クロックＣ０をＬ＊Ｍ回トグルすると、２層目のスキャンレジスタに取り込まれたデータも全て取り出されてしまう。
その次には、最下層のスキャンレジスタ列２００−２のスキャンレジスタ２０１から新たにデータを取り出す必要があるが、その前に、選択信号Ｓ２に０を与えた状態で、クロックＣ２を１回トグルすることで、データを進めておく必要がある。
これらの動作を繰り返して、クロックＣ０をＬ＊Ｍ＊Ｎ回トグルすることで、アレイからの全てのデータを順番に取り出すことができる。
１個のスキャンレジスタのクロックを１回トグルするときに消費する電力をｐとすると、図８の回路では、全てのデータを取り出すために、Ｌ＊Ｍ＊Ｎだけの数のスキャンレジスタが、Ｌ＊Ｍ＊Ｎだけの数クロックをトグルする必要があるので、p*(L*M*N)*(L*M*N)だけの電力を消費してしまう。
一方、図９の回路においては、最上層で消費する電力は、p*L*(L*M*N)であり、２層目で消費する電力は、Ｌ＊Ｍだけの数のスキャンレジスタが、Ｍ＊Ｎだけの数クロックをトグルする必要があるので、p*(L*M)*(M*N)であり、３層目で消費する電力は、Ｌ＊Ｍ＊Ｎだけの数のスキャンレジスタが、Ｎだけの数クロックをトグルする必要があるので、p*(L*M*N)*Nであり、合計、p{ L*(L*M*N) + (L*M)*(M*N) + (L*M*N)*N }である。L = M = N = 16 の場合で計算すると、消費電力は、図８のとき、p*1.68E7 に対して、図９では、p*1.97E5 となり、図８の場合の約１．２％と、消費電力を大きく低減できる。
上述したように、図９の回路において、２層目のスキャンレジスタ２０１のクロックＣ１をトグルする必要があるのは、最上層のスキャンレジスタ上のデータが全て、入出力回路１５へ取り出されてからであるので、２層目のスキャンレジスタのクロックＣ１は最上層のスキャンレジスタのクロックＣ０の周期のＬ倍の周期で駆動すればよい。
同じく、最下層のスキャンレジスタのクロックは、最上層のクロックのＬ＊Ｍ倍の周期で駆動すればよい。このように、遅い周期で駆動することで、高速なデータ転送を損わずに、消費電流を低減することができる。たとえば、L = M = N = 16 の場合で計算すると、レジスタをトグルすることによる消費電流は、階層化を行う前の約１．２％に低減できる。
図９の回路は、このようなチップ内のメモリセルアレイ１１から入出力回路１５への高速なデータ転送に利用できる。また、イメージセンサや画像パネルのように、同じくアレイ構造を持った半導体デバイスに対しても利用できる。
また、メモリセルアレイ１１と最下層のスキャンレジスタ列２００−２との間にバッファメモリ（ページバッファ回路）１３を持つことで、スキャンレジスタ２００−２にデータを取り込み後は、データ転送回路１４にてデータ転送中においても、メモリセルアレイ１１からバッファメモリ（ページバッファ回路）１３へデータ読み出しを可能になる。
図１１は、本実施形態に係るデータ転送回路の読み出し系の第３の構成例を示す図である。
図１２（Ａ）〜（Ｇ）は、図１１の回路のタイミングチャートである。
図１１の回路が図９の回路と異なる点は、最下層のスキャンレジスタ列の代わりに、多入力のマルチプレクサを配置するようにしたことと、セルアレイとデータ転送回路のマルチプレクサとの間にバッファメモリ（ページバッファ回路）を２つ配置したことにある。
データ転送回路１４の最下層のスキャンレジスタ列の代わりに、マルチプレクサを配置した場合には、データ転送中にバッファメモリにデータを保持しておく必要があるため、データ転送中においても、セルアレイからバッファメモリへデータ読み出しを行うためには、図１１に示したようにセルアレイとデータ転送回路のマルチプレクサとの間にバッファメモリ（ページバッファ回路）が少なくとも２つ必要になる。
実際の回路においては、最下層のスキャンレジスタ列２００−２のスキャンレジスタの数が最も多く、レイアウト面積が大きくなってしまうので、Ｎ入力のマルチプレクサＭＰＸＮに置き換えることができる。
この場合、２層目のスキャンレジスタが新たなデータを必要とする前に、Ｎ入力のマルチプレクサＭＰＸＮを使って、次のデータを、２層目のスキャンレジスタ列２００−１のスキャンレジスタ２０１のマルチプレクサＭＰＸの入力に供給しておく。
また、すべての層にスキャンレジスタ列を使用した場合には、データ読み出しにはメモリセルアレイ１１から入出力回路１５までの間のスキャンレジスタ数相当のクロック動作を必要とするが、マルチプレクサＭＰＸを使用した場合には、マルチプレクサＭＰＸを使用した階層については負荷・サイクルタイムに依存した最小限のクロック動作で可能となる。これはランダムアクセスを行う場合には、マルチプレクサを使用することでデータ読み出しに必要なクロック動作数を低減できることを意味している。
さらに、マルチプレクサを使用した階層はランダムアクセスが可能なため、他の階層でスキャンレジスタ列を使用し、シーケンシャルにデータ読み出しを行う場合でも、各階層のスキャンレジスタ数の積のデータ単位ごとにランダムアクセスが可能となる。
一方、最上層にはスキャンレジスタを使用することで、マルチプレクサを使用した場合に比べデータ線の負荷容量を削減でき入出力回路含む最上層のデータ転送の高速動作が可能となる。
図１３は、本実施形態に係るデータ転送回路の読み出し系の第４の構成例を示す図である。
図１４（Ａ）〜（Ｋ）は、図１３の回路のタイミングチャートである。
図１３の回路が図９（または図１１）の回路と異なる点は、スキャンレジスタ列２００の最終段（最後尾）のスキャンレジスタ２０１の出力部にマルチプレクサＭＰＸＥを配置し、マルチプレクサＭＰＸＥの入力の一方は、元々のスキャンレジスタ列の最終段のスキャンレジスタ２０１lastの出力に接続され、別の入力は、スキャンレジスタ列２００の中で、最終段のスキャンレジスタ２０１lastより前方にあるスキャンレジスタの出力に接続されている点にある。
この場合、アレイからのデータの中で特定のデータ領域を先に読み出したい場合に使用できる。入出力回路１５の直前に、マルチプレクサＭＰＸＥを挿入しており、通常の読み出し動作では、選択信号Ｓに０を与えることで、これまで説明したような順序で読み出しを行う。
図中のデータ領域Ａ上のデータを先に読み出したい時には、選択信号Ｓに１を与えることで、これを実現する。
図１３の回路によれば、スキャンレジスタ列２００−０の中で前方、すなわちスキャンレジスタ列２００−０の出力部となる最終段側ではなく、入力部となる初段側により近い位置に配置されたスキャンレジスタを含む領域で、シーケンシャルな読み出しでは時間が掛かってしまう領域であっても、必要であれば、早い順番で読み出しができるようになる利点がある。
図１５は、本実施形態に係るデータ転送回路の読み出し系の第５の構成例を示す図である。
図１６（Ａ）〜（Ｉ）は、図１５の回路のタイミングチャートである。
図１５の回路構成は、図９と同じであるが、その制御方法が異なる。
図１５において、領域Ｂのデータを先に読みたい場合、これに対応する最上層のスキャンレジスタ列２００−０のレジスタＲＥＧ0(b)を含むスキャンレジスタ２０１内の選択信号ＳＢ０に１を与え続ける。これ以外のスキャンレジスタ２０１内の選択信号Ｓ０には、通常どおり０を与え続ける。
この状態で、連続してクロックＣ０をトグルすると、スキャンレジスタ２０１は、２層目からのデータを次々と取り出そうとするので、領域Ｂだけは、２層目のクロックＣＢ１もＣ０に同期してトグルする必要がある。
領域Ｂ内の２層目の選択信号ＳＢ１に０を与えて、Ｍ回Ｃ０とＣＢ１をトグルすると、領域B 内の２層目のスキャンレジスタ内のデータは全て取り出されるので、その前に、最下層のスキャンレジスタ列２００−２のスキャンレジスタ２０１の選択信号ＳＢ２に０を与えて、クロックＣＢ２を１回トグルしておく必要がある。クロックＣ０,ＣＢ１をＭ＊Ｎ回トグルすると、領域Ｂのデータは全て取り出される。
実際には、最上層のスキャンレジスタ列２００−０のスキャンレジスタを順番に進んで行って入出力回路１５に取り出されるので、そこまで進めるだけの数、クロックＣ０を余分にトグルする必要があるが、最初から順番に読み出すよりも十分早く、領域Ｂのデータを取り出すことができる。
また、ここでは、領域Ｂとして、一つの最上層スキャンレジスタのみを考えた場合を説明しているが、複数の纏まった最上層スキャンレジスタの領域を、早く読み出す領域とした場合も、同様に実現できる。
このような制御方法を採用することにより、特定の下層スキャンレジスタ列のデータを他のそれよりも早く読み出したいときに、読み出す順番を自由に変更できる。
図１７は、本発明の実施形態に係るデータ記憶装置の構成例を示す図である。
図１７のデータ記憶装置３０は、上述した読み出し系のデータ転送回路１４Ｒを備えた半導体装置であるフラッシュメモリを含む主記憶媒体３１、制御回路３２、レジスタ３３、ホストインタフェース３４を内蔵している。また、図１７において、４０はホスト装置を示している。
図１７のデータ記憶装置３０において、制御回路３２はホスト装置４０から入力されたユーザーデータに、管理用データを加えて、レジスタ３３上に保存用データを生成し、それをフラッシュメモリ３１に格納する。
通常フラッシュメモリには、図１８にあるように、ユーザーデータを管理用データの上位アドレスに書き込むため、シーケンシャルにデータ読み出しを行うと管理用データのみ先に読み出すことはできない。
これに対して、本実施形態においては、あらかじめ図１９に示すように、管理用データを下位アドレスに書き込んでおく。このようにすることにより、シーケンシャルにしかデータ読み出しができない場合でも最初から管理用データ読み出しができる。
図２０は、本実施形態に係るデータ転送回路の書き込み系の第１の構成例を示す図である。
図２１（Ａ）〜（Ｆ）は、図２０の回路のタイミングチャートである。
これまでの例では、読み出しのみを考えていたが、同様な構成で、書き込み用の回路を構成することができる。
図２０では、例として３層の構造を持つレジスタ列を示す。この場合、スキャンレジスタ２０１ＷはレジスタＲＥＧのみで構成されている。
図２０では、図９と同じく、最上層、２層目、最下層の１本当りのスキャンレジスタの数を、それぞれ、Ｌ,Ｍ,Ｎとする。
図２１（Ａ）〜（Ｆ）に示すように、クロックＣ０は、連続的にトグルされている。クロックＣ０をＬ回トグルすると、最上層のレジスタ列２００Ｗ−０のレジスタ ＲＥＧ0(*)の全てに、書き込みたいデータが入っているので、このとき、クロックＣ１をトグルすることで、２層目のレジスタＲＥＧ1(*, 0)に取り込む。
また、クロックＣ０をＬ回トグルすると、最上層のレジスタＲＥＧ0(*)の全てに、書き込みたいデータが入っているので、このとき、クロックＣ１をトグルすることで、２層目のレジスタＲＥＧ1(*, 0)に取り込む。
もともと、レジスタＲＥＧ1(*, 0)にあったデータは、ＲＥＧ1(*,1)に取り込まれる。同様にして、クロックＣ０を合計Ｌ＊Ｍ回トグルすると、２層目のレジスタ列２００Ｗ−１のレジスタＲＥＧ1(*, *)の全てに書き込みたいデータが入った状態になる。このとき、クロックＣ２をトグルすることで、最下層のレジスタ列２００Ｗ−２のレジスタＲＥＧ2(*,*, 0)にデータを取り込む。
同様にして、クロックＣ０を合計Ｌ＊Ｍ＊Ｎ回トグルしたときには、最下層のレジスタ列２００Ｗ−２の全てのレジスタに書き込みたいデータが入った状態になる。
図２２は、本実施形態に係るデータ転送回路の書き込み系の第２の構成例を示す図である。
図２３（Ａ）〜（E）は、図２２の回路のタイミングチャートである。
図２２の回路が図２０の回路と異なる点は、任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサを配置するようにしたことと、セルアレイ１１とデータ転送回路１４のマルチプレクサとの間にバッファメモリ（ページバッファ回路）１３−１，１３−２を２つ配置したことにある。
データ転送回路の最下層のスキャンレジスタ列の代わりに、マルチプレクサＭＰＸＮを配置した場合には、マルチプレクサ部にはデータを保持できないため、書き込みデータをバッファメモリ(ページバッファ回路)まで転送する必要がある。このデータ転送中においても、セルアレイへデータ書き込みを行うためには、図２２に示したようにセルアレイ１１とデータ転送回路１４のマルチプレクサＭＰＸＮとの間にバッファメモリ（ページバッファ回路）が少なくとも２つ必要になる。
実際の回路においては、最下層のレジスタの数が最も多く、レイアウト面積が大きくなってしまうので、Ｎ出力のデマルチプレクサＭＰＸＮに置き換えることができる。この場合、２層目のスキャンレジスタのデータが更新される前に、アレイ側で、デマルチプレクサの出力を取り込む必要がある。
また、すべての層にスキャンレジスタ列を使用した場合には、書き込みデータ転送には入出力回路からアレイまでの間のスキャンレジスタ数相当のクロック動作を必要とするが、マルチプレクサを使用した場合には、マルチプレクサを使用した階層については負荷・サイクルタイムに依存した最小限のクロック動作で可能となる。
これは、図２３（Ａ）〜（Ｅ）に示すように、ランダムアクセスを行う場合には、マルチプレクサを使用することで書き込みデータ転送に必要なクロック動作数を低減できることを意味している。
さらに、マルチプレクサを使用した階層はランダムアクセスが可能なため、他の階層でスキャンレジスタ列を使用し、シーケンシャルに書き込みデータ転送を行う場合でも、各階層のスキャンレジスタ数の積のデータ単位ごとにランダムアクセスが可能となる。
一方、最上層はスキャンレジスタを使用することで、マルチプレクサを使用した場合に比べデータ線の負荷容量を削減でき入出力回路含む最上層のデータ転送の高速動作が可能となる。
図２４は、本実施形態に係るデータ転送回路の書き込み系の第３の構成例を示す図である。
図２５（Ａ）〜（Ｇ）は、図２４の回路のタイミングチャートである。
図２４の回路が図２０（または図２２）と異なる点、レジスタ列の途中に、マルチプレクサＭＰＸＭが挿入され、マルチプレクサＭＰＸＭの入力の一方は、元々のレジスタの出力に接続され、別の入力は、レジスタ列の先頭に接続されている。
図２４の回路は、アレイの特定の領域に先にデータを書き込みたい場合に使用できる。先に書き込みたい領域（図２４で、領域Ｃ）の最初のレジスタ入力の前に、マルチプレクサＭＰＸＭを挿入しており、通常の書き込み動作では、選択信号Ｓに０を与えることで、これまで説明したような順序で書き込みを行う。
図中のデータ領域Ｃ上に先にデータを書き込みたい時には、選択信号Ｓに１を与え、入出力回路の出力が、領域Ｃのレジスタに取り込まれるようにする。
図２４の回路によれば、レジスタ列の中で後方にあり、シーケンシャルな書き込みでは時間が掛かってしまう領域であっても、必要であれば、早い順番で書き込みができるようになる利点がある。
図２６は、本実施形態に係るデータ転送回路の書き込み系の第４の構成例を示す図である。
図２７（Ａ）〜（Ｆ）は、図２６の回路のタイミングチャートである。
図２６の回路構成は、図２０と基本的に同じであるが、その制御方法が異なる。
図２６において、図２７（Ａ）〜（Ｆ）に示すように、領域Ｄにデータを先に書き込みたい場合、これに対応する２層目のレジスタ列２００Ｗ−１のレジスタＲＥＧ１(d,*)に、クロックＣ０に同期してクロックＣＤ１をトグルする。２層目のレジスタで、領域Ｄ以外では、クロックＣ１をトグルしない。クロックＣＤ１をＭ回トグルした時点で、最上層を進んで来た書き込みデータは領域Ｄの２層目のレジスタ列２００Ｗ−１に満たされる。
この後、領域Ｄでの最下層のレジスタ列２００Ｗ−２のクロックＣＤ２を１回トグルすることで、２層目のレジスタ列２００Ｗ−１のデータは、最下層のレジスタ列２００Ｗ−２に取り込まれる。クロックＣＤ２をＮ回トグルした時点で、領域Ｄには、全てのデータが書き込まれることになる。
実際には、最上層のレジスタ列２００Ｗ−０の最初から、領域Ｄのレジスタまで、データを進めるために必要なだけの数のクロックＣ０を先にトグルする必要があるが、最初から順番に書き込むよりも十分早く、領域Ｄにデータを書き込むことができる。
また、ここでは、領域Ｄとして、一つの最上層レジスタのみを考えた場合を説明しているが、複数の纏まった最上層レジスタの領域を、早く読み出す領域とした場合も、同様に実現できる。
このような制御方法を採用することにより、シーケンシャルにデータ書き込みを行うのでは無くて、特定の下層レジスタ列に他のそれよりも早くデータを書き込みたいときに、書き込み順番を自由に変更できる。
図２８は、本実施形態に係るデータ転送回路の読み出しおよび書き込み系の第１の構成例を示す図である。
図２８のデータ転送回路１４ＲＷ１は、図９の回路の出力部にスイッチを配置することにより読み出しおよび書き込みの両データ転送に対応できるように構成されている。
図２８において、読み出し動作を行うときには、入出力回路１５に接続されたスイッチＳＲＷをスキャンレジスタ列２００ＲＷ−０のスキャンレジスタ列２００の最終段（最後尾）のスキャンレジスタ２０１lastの出力部側に接続する。これ以外は図９で説明した方法で、読み出すことができる。
書き込み動作を行うときには、入出力回路１５に接続されたスイッチＳＲＷをスキャンレジスタ列２００ＲＷ−０のスキャンレジスタ２０１firstの初段入力部（先頭側）のマルチプレクサＭＰＸfirstに接続し、マルチプレクサの選択信号Ｓ０,Ｓ１,Ｓ２に全て０を与えることで、図２０で説明した方法で、書き込むことができる。
図２９は、本実施形態に係るデータ転送回路の読み出しおよび書き込み系の第２の構成例を示す図である。
図２９の回路においては、読み出し動作をするときには、各層のスキャンレジスタ列の先頭に、論理積ゲートＡＮＤを置き、その入力の一方ＳＷに０を入力することで、スキャンレジスタ列の入力側（先頭）の入力データを常に０として、クロックに同期して、データを取り出すときに、不必要なデータの反転を防ぎ、消費電流を低減することができる。
書き込み動作をするときには、この論理積ゲートＡＮＤの入力の一方に１を入力すれば、これまでと同じ動作ができる。
図２９では、レジスタＲＥＧ1(0, M-1)の場合を説明しているが、他のレジスタＲＥＧ1(*,M-1)およびＲＥＧ2(*,*,N-1)も同様の回路を挿入する。
図３０は、本実施形態に係るデータ転送回路の読み出しおよび書き込み系の第３の構成例を示す図である。
実際の回路においては、最下層のスキャンレジスタ列２００ＲＷ−２のレジスタの数が最も多く、レイアウト面積が大きくなってしまうので、これを１:Ｎの選択回路ＳＥＬとスイッチＳＲＷに置き換えることができる。
この場合、読み出し動作では、スイッチＳＲＷは２層目のレジスタの出力側に切り替えて、２層目のスキャンレジスタが新たなデータを必要とする前に、選択回路ＳＥＬを使って、次のデータを、２層目のマルチプレクサ入力に供給しておく。
また、書き込み動作では、スイッチＳＲＷは２層目のマルチプレクサの入力側に切り替えて、２層目のスキャンレジスタのデータが更新される前に、アレイ側で、選択回路ＳＥＬの出力を取り込む必要がある。
図３１は、本実施形態に係る図３０のデータ転送回路の読み出しおよび書き込み系のＬ＝Ｍ＝８、Ｎ＝３３の場合を示す図である。
この例においては、データ領域のデータ容量Ａ（2048bit）+冗長領域のデータ容量Ｂ(64bit)の場合、メモリ数Ｄ(2112bit) = 26 X 33となるが、３層のスキャンレジスタ列の各スキャンレジスタ/マルチプレクサ数をそれぞれＬ＝Ｍ＝８、Ｎ＝３３としている（Ｄ＝Ｌ＊Ｍ＊Ｎ）。
この場合は、図９および図２０で説明した方法で、読み出し、書き込み共にクロック Ｃ０を合計Ｌ＊Ｍ＊N 回トグルすることですべてのデータを転送できる。
また、最下層をＮ＝３３のマルチプレクサ構成としているため、Ｌ＊M＝６４データ単位でのランダムアクセスが可能となり、冗長領域の先頭データへもランダムアクセスが可能となる。
図３２は、本実施形態に係る図３０のデータ転送回路の読み出しおよび書き込み系のＤ＝Ｌ＊Ｍ＊Ｎとならない場合を示す図である。
この例は、Ｄ＝Ｌ＊Ｍ＊Ｎとならない場合である。
図３２では端数データを１ビットとし、そのデータ位置を図３２に破線で示した位置に追加しているが、この場合読み出し時には2112+1bit連続して読み出せるが、書き込み時に、この端数データ位置までデータを転送するには、2012bitデータ転送した時点で、端数データ( Data(M=0,N))は図の位置にあるので、余分に１５クロックサイクル（L-1+M）を必要とする。これは、Ｄ＝Ｌ＊Ｍ＊Ｎとなるような構成にすることで回避できる。
図３３は、本実施形態に係る図３０のデータ転送回路の読み出しおよび書き込み系のＬ＝Ｍ＝１６、Ｎ＝１７の場合を示す図である。
この例においては、たとえばデータ領域のデータ容量Ａ（4096bit）+冗長領域のデータ容量Ｂ(218bit)の場合、メモリ数Ｄ(4314bit)=2 x 3 x 719となり、この719個のスキャンレジスタ列を上層に使用した場合には、消費電流の増大をもたらし、また下層に使用した場合にはレイアウト面積の増大をもたらす(下層をマルチプレクサ構成とした場合はデータ転送時間が増大する)。
そこで、図３３に示すように、上記4314bitに38bitダミーデータ領域を加えることで、4352bit=28 x 17（Ｌ＝Ｍ＝１６，Ｎ＝１７）とし、高速かつ、少ない消費電流でのデータ転送が可能になる。さらに最下層をＮ＝１７のマルチプレクサ構成とすれば、L*M=256データ単位でのランダムアクセスが可能となり、冗長領域の先頭データへもランダムアクセスが可能となる。ただし、この場合には38bitダミーデータ領域を使用するため、図３２に関連つけて説明したように冗長領域のデータ書き込み時には、余分なデータ転送サイクルを必要とする。
図３４は、本実施形態に係る図２８のデータ転送回路の読み出しおよび書き込み系の変形例を示す図である。
図３４のデータ転送回路１４ＲＷは、図２８の例と比べてスキャンレジスタ列Ｒ１/Ｒ２の先頭の入力に、上層スキャンレジスタ列の１シフトレジスタ前の出力を接続している。
図２８の例と比べて書き込み時には、スキャンレジスタ列Ｒ１/Ｒ２の先頭にデータを取り込むタイミングを１クロック前にずらす必要があるが、これにより上層から下層への書き込み接続信号線長が大幅に削減でき、消費電流・信号線の削減が可能となる。
以上、データ転送回路の構成例について説明した。
以下では、本実施形態に係るＮＡＮＤ型フラッシュの読み出し（リード）および書き込み（ライト）について説明する。
図３５は、図３に対応したＮＡＮＤ型フラッシュメモリのセルアレイ部およびロウデコーダを示す図であって、データリード時の各駆動線のバイアス条件を示す図である。
図３５においては、選択されたブロック（Selected Block）および非選択ブロック（Unselected Block）を示している。
この例では、ビット線は読み出し時にビット線シールド技術が使われており、偶数/奇数のビット線が交互に読み出される技術が用いられている場合を示している。なお、ビット線シールド技術の関連技術としては、非特許文献３に開示されている。
（非特許文献３）K. Sakui et al., “Non-volatile Semiconductor Memory DeviceＳ,” in UＳP5,453,955, Sept. 25, 1995.
図３６（Ａ）〜（Ｄ）は図３５において、読み出し動作時の主要ノードのタイミング図を示している。
読み出し動作では、選択ブロックＢＬＫ０内の選択ワード線ＷＬ１に接地電圧ＶＳＳ＝０Ｖ、そして、選択ブロック内のその他のワード線ＷＬ０、ＷＬ２〜ＷＬ１５およびビット線側およびソース線側の選択ゲートトランジスタＳＴ０，ＳＴ１が接続された選択ゲート線ＳＳ、ＧＳには、外部入力の単一電源電圧Ｖｃｃ＝３．３Ｖが入力されれば良い。
したがって、図３６（Ａ）〜（Ｄ）に示すように、ワード線用転送ゲートＴＷ０〜ＴＷ１５を駆動するブロック選択信号ＢＳＥＬを読み出し開始時にまず電源電圧Ｖｃｃ＝３．３Ｖに予備充電しておく。
次に、駆動電圧供給線ＶＣＧ０、ＶＣＧ２〜ＶＣＧ１５および駆動電圧供給線ＶＳＳＬ，ＶＧＳＬに印加するワード線選択信号Ｓ０、Ｓ２〜Ｓ１５およびビット線側およびソース線側の選択ゲートトランジスタの選択信号ＳＳおよびＧＳが接地電圧Ｖｓｓ＝０Ｖから電源電圧Ｖｃｃ＝３．３Ｖに立ち上げられる。これに伴い、自己昇圧（Intrinsic Boot-Ｓtrap）によって、ＢＳＥＬ＞Ｖｃｃ＋Ｖｔｈ（＝３．３Ｖ＋１Ｖ）に自己昇圧され、選択ブロック内のその他のワード線ＷＬ０、ＷＬ２〜ＷＬ１５およびビット線側およびソース線側の選択ゲートトランジスタＳＴ０、ＳＴ１が接続された選択ゲート線ＳＳＬ、ＧＳＬには、外部入力の単一電源電圧Ｖｃｃ＝３．３Ｖが供給される。また、ソース線ＳＲＬには接地電圧０Ｖが供給される。
この際、しきい値Ｖｔｈは、ワード線用転送ゲートのしきい値電圧を示し、約１Ｖ程度である。
以上のように読み出し動作時に本実施形態のＮＡＮＤ型フラッシュメモリにおいては、昇圧回路を動作させること無く、低消費電力で読出しが行われる。ただし、ここで定義する、昇圧回路には自己昇圧（Intrinsic Boot-Ｓtrap）は含まれない。
したがって、ＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器において、ユーザーがたとえばバッテリィーに頼って戸外で音楽を楽しむ場合、すなわち、ＮＡＮＤ型フラッシュメモリからの読み出し動作に関しては、昇圧回路を用いずに外部入力の単一電源電圧Ｖｃｃを用いることからＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器のバッテリー寿命を延ばすことができる。
また、ＮＡＮＤ型フラッシュメモリを搭載したシリコン・オーディオを始めとするセット機器においては好きな音楽を録音したり、不必要な音楽を消したりする動作、すなわち、ＮＡＮＤ型フラッシュメモリへの書き換え動作に関しては、バッテリィーに頼らず、ＡＣ電源のある自宅等で行うユーザーが多いことから、昇圧回路１６が用いられる。
本実施形態において、ブロックＢＬＫ０のメモリセルユニットＭＣＵＴ００（〜ＭＣＵＴ０４２２３）のメモリセルトランジスタＭ１へのデータの書き込みは以下のように行われる。
書き込み時には、図３７に示すように、昇圧回路１６により駆動電圧供給線ＶＣＧ１に高電圧、たとえば２０Ｖが供給され、駆動電圧供給線ＶＣＧ０，ＶＣＧ２〜ＶＣＧ１５に中間電圧（たとえば１０Ｖ）、駆動電圧供給線ＶＳＳＬの電源電圧ＶＣＣ（たとえば３．３Ｖ）、駆動電圧供給線ＶＧＳに接地電圧ＧＮＤ（０Ｖ）が供給される。
また、書き込みを行うべきメモリセルトランジスタＭ１を有するメモリセルユニットＭＣＵＴ００が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書き込みを禁止すべきメモリセルトランジスタＭ１を有するメモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３が接続されたビット線ＢＬ１、ＢＬ０、ＢＬ４２２３に電源電圧Ｖｃｃが印加される。
そして、ロウデコーダ１２のブロックＢＬＫ０に対応する部分にのみ、ブロックアドレスデコーダ２０の出力信号ＢＳＥＬ０が２０Ｖ＋αのレベルで出力され、他のブロックＢＬＫ１〜ＢＬＫｍに対応するブロックアドレスデコーダの出力信号ＢＳＥＬ１〜ＢＳＥＬｍは接地電圧ＧＮＤレベルで出力される。
これにより、ブロックＢＬＫ０に対応する転送ゲート群１２１の転送ゲートＴＷ０〜ＴＷ１５，ＴＤ０およびＴＳ０が導通状態となり、他のブロックＢＬＫ１〜ＢＬＫｍに対応する転送ゲート群の転送ゲートが非導通状態に保持される。
その結果、選択ワード線ＷＬ１に書き込み電圧２０Ｖが、非選択のワード線ＷＬ０、ＷＬ２〜ＷＬ１５にパス電圧（中間電圧）ＶｐａＳＳ（たとえば１０Ｖ）が印加される。
これにより、メモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３の選択ゲートトランジスタＳＴ０がカットオフ状態となり、書き込みを禁止すべきメモリセルトランジスタが接続されたメモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３のチャネル部はフローティング状態となる。その結果、これらのチャネル部の電位は、主として非選択ワード線に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップリングによりブーストされ、書き込み禁止電圧まで上昇し、メモリセルユニットＭＣＵＴ０１〜ＭＣＵＴ０４２２３のメモリセルトランジスタＭ１へのデータ書き込みが禁止される。
一方、書き込みをすべきメモリセルトランジスタが接続されたメモリセルユニットＭＣＵＴ００のチャネル部は接地電圧ＶＳＳ（０Ｖ）に設定され、選択ワード線ＷＬ１に印加された書き込み電圧２０Ｖとの電位差により、メモリセルトランジスタＭ１へのデータの書き込みがなされ、しきい値電圧が正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
このように、本第実施形態によれば、ＮＡＮＤ型フラッシュメモリの読み出し時に昇圧回路を動作させる必要がなく、本来平均電流として２０ｍＡ必要だった消費電流が約1/5の４ｍＡに削減可能となる。この結果、読み出し動作におけるバッテリィー寿命が５倍と飛躍的に延び、セット機器設計者にとって差異化技術になることは言うまでもなく、また、エンドユーザーにとっても消費電力を抑えられ、結果的には、地球のエネルギー資源の削減に繋がる。
また、本実施形態によれば、メモリやイメージセンサのようにアレイ構造を持ち、アレイからデータの読み出しを行う半導体装置において、レジスタＲＥＧとマルチプレクサＭＰＸとを接続した回路があって、これを複数個、鎖状に直列接続した一または複数のスキャンレジスタ列を有し、マルチプレクサＭＰＸの出力はレジスタＲＥＧの入力に接続され、マルチプレクサＭＰＸの入力の一つは、一つ前のレジスタの出力に接続され、このスキャンレジスタ列を使ってデータの読み出しをシーケンシャルに行うものであって、下層のスキャンレジスタ列の最終出力がその一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続されていることから、データの読み出し動作を行うときに、各クロック毎に動作するスキャンレジスタの数を少なくするができ、高速データ転送と、低消費電力を実現することができる。
また、スキャンレジスタ列の最後尾に、マルチプレクサを挿入し、そのマルチプレクサの入力の一方は、元々のスキャンレジスタ列の最後尾の出力に接続され、別の入力は、スキャンレジスタ列の中で、より前方にあるスキャンレジスタの出力に接続された構造を有することから、スキャンレジスタ列の中で前方にあり、シーケンシャルな読み出しでは時間が掛かってしまう領域であっても、必要であれば、早い順番で読み出しができることを可能とする。
また、シーケンシャルにデータ読み出しを行うのではなくて、各下層スキャンレジスタ列毎に、そのスキャンレジスタのクロックを駆動するか否かを制御し、合わせて、上層のスキャンレジスタ列内で、下層スキャンレジスタの出力を上層のスキャンレジスタ列に取り込むように上層スキャンレジスタ列でのマルチプレクサを制御する構造を有することから、特定の下層スキャンレジスタ列のデータを他のそれよりも早く読み出したいときに、そのように制御することで、読み出す順番を自由に変更できる。
また、メモリや画像パネルのようにアレイ構造を持ち、アレイへのデータの書き込みを行う半導体装置において、レジスタＲＥＧを複数個、鎖状に直列接続した複数層のレジスタ列を有し、レジスタ列を使ってデータの書き込みをシーケンシャルに行い、上層のレジスタ列の各レジスタの出力が下層のレジスタ列の入力に接続されていることから、データの書き込み動作を行うときに、各クロック毎に動作するレジスタの数を少なくすることができ、高速データ転送と、低消費電力を実現することができる。
また、レジスタ列の途中に、マルチプレクサを挿入し、そのマルチプレクサの入力の一方は、元々のレジスタの出力に接続され、別の入力は、レジスタ列の先頭に接続された構造を持つことで、レジスタ列の中で後方にあり、シーケンシャルな書き込みでは時間が掛かってしまう領域であっても、必要であれば、早い順番で書き込みができることを可能とする。
また、シーケンシャルにデータ書き込みを行うのではなくて、各下層レジスタ列毎に、そのレジスタのクロックを駆動するか否かを制御し、特定の下層レジスタ列に他のそれよりも早くデータを書き込みたいときに、そのように制御することで、書き込み順番を自由に変更できる。
一般的なフラッシュメモリ（半導体装置）のセルアレイから入出力回路にデータを転送する回路系の構成例を示す図である。 本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。 本実施形態に係るＮＡＮＤ型フラッシュメモリの１ブロックにおけるメモリセルアレイおよびロウデコーダを示す図である。 本実施形態の昇圧回路の昇圧すべき電圧について説明するための図である。 論理「０」となる書き込み後のメモリセルトランジスタのしきい値分布および論理「１」となる消去後のメモリセルトランジスタのしきい値分布を示す図である。 本実施形態における読み出し動作時のワード線の印加電圧を示す図である。 メモリセルトランジスタのセル電流について説明するための図である。 本実施形態に係るデータ転送回路の読み出し系の第１の構成例を示す図である。 本実施形態に係るデータ転送回路の読み出し系の第２の構成例を示す図である。 図９の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の読み出し系の第３の構成例を示す図である。 図１１の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の読み出し系の第４の構成例を示す図である。 図１３の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の読み出し系の第５の構成例を示す図である。 図１５の回路のタイミングチャートである。 本発明の実施形態に係るデータ記憶装置の構成例を示す図である。 通常のフラッシュメモリのデータと管理用データとの書き込み形態を示す図である。 本実施形態におけるフラッシュメモリのデータと管理用データとの書き込み形態を示す図である。 本実施形態に係るデータ転送回路の書き込み系の第１の構成例を示す図である。 図２０の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の書き込み系の第２の構成例を示す図である。 図２２の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の書き込み系の第３の構成例を示す図である。 図２４の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の書き込み系の第４の構成例を示す図である。 図２６の回路のタイミングチャートである。 本実施形態に係るデータ転送回路の読み出しおよび書き込み系の第１の構成例を示す図である。 本実施形態に係るデータ転送回路の読み出しおよび書き込み系の第２の構成例を示す図である。 本実施形態に係るデータ転送回路の読み出しおよび書き込み系の第３の構成例を示す図である。 本実施形態に係る図３０のデータ転送回路の読み出しおよび書き込み系のＬ＝Ｍ＝８、Ｎ＝３３の場合を示す図である。 本実施形態に係る図３０のデータ転送回路の読み出しおよび書き込み系のＤ＝Ｌ＊Ｍ＊Ｎとならない場合を示す図である。 本実施形態に係る図３０のデータ転送回路の読み出しおよび書き込み系のＬ＝Ｍ＝１６、Ｎ＝１７の場合を示す図である。 本実施形態に係る図２８のデータ転送回路の読み出しおよび書き込み系の変形例を示す図である。 図３に対応したＮＡＮＤ型フラッシュメモリのセルアレイ部およびロウデコーダを示す図であって、データリード時の各駆動線のバイアス条件を示す図である。 読み出し動作を説明するためのタイミングチャートである。 図３に対応したＮＡＮＤ型フラッシュメモリのセルアレイ部およびロウデコーダを示す図であって、データライト時の各駆動線のバイアス条件を示す図である。
符号の説明
１０・・・ＮＡＮＤ型フラッシュメモリ（半導体装置）、１１・・・メモリセルアレイ、１２・・・ロウデコーダ、１３・・・ページバッファ回路、１４・・・データ転送回路、１５・・・入出力回路、１４Ｒ１〜１４Ｒ５・・・読み出し系データ転送回路、１４Ｗ１〜１４Ｗ４・・・書き込み系データ転送回路、１４ＲＷ１〜１４ＲＷ３・・・読み出しおよび書き込み系データ転送回路、１６・・・昇圧回路、１７・・・制御回路、１８・・・外部入力の単一電源端子、１９・・・外部入力の接地電位端子、２０・・・ブロックアドレスデコーダ、３０・・・データ記憶装置、３１・・・主記憶媒体（フラッシュメモリ）、３２・・・制御回路、３３・・・レジスタ、３４・・・ホストインタフェース、４０・・・ホスト装置、ＲＥＧ・・・レジスタ、ＭＰＸ、ＭＰＸＮ、ＭＰＸＥ・・・マルチプレクサ、ＳＥＬ・・・選択回路。

Claims (18)

  1. データを記憶するセルがアレイ状に配列されたセルアレイと、
    上記セルアレイの読み出しデータをページ単位でラッチする少なくとも一つのバッファと、
    読み出しデータを出力する出力回路と、
    上記バッファにラッチされたページ単位の読み出しデータを上記出力回路にシーケンシャルに転送可能なデータ転送回路と、を有し、
    上記データ転送回路は、
    レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、
    上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、
    下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、
    最下層のスキャンレジスタ列のマルチプレクサの他の一入力が上記バッファのデータ出力ラインに接続され、
    最上層のスキャンレジスタ列の出力が上記出力回路の入力に接続されている
    半導体装置。
  2. 任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサが配置され、当該マルチプレクサに置換されたスキャンレジスタ列の他に少なくとも２層のスキャンレジスタ列を有する
    請求項１記載の半導体装置。
  3. スキャンレジスタ列の最終段のスキャンレジスタの出力部にマルチプレクサを配置し、当該マルチプレクサの入力の一方は、当該スキャンレジスタ列の最終段のスキャンレジスタの出力に接続され、別の入力は、当該スキャンレジスタ列の中で、当該最終段より前方にあるスキャンレジスタの出力に接続されている
    請求項１または２記載の半導体装置。
  4. 各下層スキャンレジスタ列毎に、当該スキャンレジスタのクロックを駆動するか否かを制御し、かつ、上層のスキャンレジスタ列内で、下層スキャンレジスタの出力を上層のスキャンレジスタ列に取り込むように上層スキャンレジスタ列でのマルチプレクサを制御する制御部を有する
    請求項１から３のいずれか一に記載の半導体装置。
  5. 外部にシーケンシャルにデータ出力を行うデータブロックは、ユーザーデータと予備データを含み、当該予備データの少なくとも一部は当該ユーザーデータより先に出力される領域に配置されている
    請求項１または２記載の半導体装置。
  6. データを記憶するセルがアレイ状に配列されたセルアレイと、
    上記セルアレイへの書き込みデータをページ単位でラッチする少なくとも一つのバッファと、
    書き込みデータを入力する入力回路と、
    上記入力回路に入力された書き込みデータを上記バッファにシーケンシャルに転送可能なデータ転送回路と、を有し、
    上記データ転送回路は、
    複数個のレジスタが直列接続されたレジスタ列を複数層有し、
    上層のレジスタ列の各レジスタの出力が下層のレジスタ列の入力に接続されている
    半導体装置。
  7. 任意の層のレジスタ列の代わりに、多出力のデマルチプレクサが配置され、当該デマルチプレクサに置換されたレジスタ列の他に少なくとも２層のレジスタ列を有する
    請求項６記載の半導体装置。
  8. レジスタ列の途中に、マルチプレクサが挿入され、当該マルチプレクサの入力の一方は、当該レジスタ列における当該マルチプレクサの挿入段の前段のレジスタの出力に接続され、別の入力は、当該レジスタ列の入力部に接続されている
    請求項６または７記載の半導体装置。
  9. 各下層レジスタ列毎に、当該レジスタのクロックを駆動するか否かを制御する制御部を有する
    請求項６から８のいずれか一に記載の半導体装置。
  10. データを記憶するセルがアレイ状に配列されたセルアレイと、
    上記セルアレイの読み出しおよび書き込みデータをページ単位でラッチする少なくとも一つのバッファと、
    読み出しデータを出力し、書き込みデータを入力する入出力回路と、
    上記バッファにラッチされたページ単位の読み出しデータを上記入出力回路にシーケンシャルに転送可能で、上記入出力回路に入力された書き込みデータを上記バッファにシーケンシャルに転送可能なデータ転送回路と、を有し、
    上記データ転送回路は、
    レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、
    上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、
    下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、かつ下層スキャンレジスタ列の初段のマルチプレクサの入力の一方が、一つ上層のスキャンレジスタ列の該当するレジスタの出力に接続されている
    半導体装置。
  11. 各下層スキャンレジスタ列毎に、当該スキャンレジスタのクロックを駆動するか否かを制御し、かつ、上層のスキャンレジスタ列内で、下層スキャンレジスタの出力を上層のスキャンレジスタ列に取り込むように上層スキャンレジスタ列でのマルチプレクサを制御する制御部を有する
    請求項１０記載の半導体装置。
  12. 任意の層のスキャンレジスタ列の代わりに、多入力の選択回路が配置され、当該選択回路に置換されたスキャンレジスタ列の他に少なくとも２層のスキャンレジスタ列を有する
    請求項１０または１１記載の半導体装置。
  13. 上記データ転送回路は、セルアレイから一度に読み出し、書き込みを行うメモリ数を、複数層のスキャンレジスタ列の各スキャンレジスタ数と上記選択回路に置換された層の選択回路の数の積と一致するようにしたアレイ構造を有する
    請求項１２記載の半導体装置。
  14. 上記データ転送回路は、セルアレイから一度に読み出し、書き込みを行うデータブロックにはオープンユースの冗長領域があり、本来のデータ領域のデータ容量をＡ、冗長領域のデータ容量をＢとすると、最上層のスキャンレジスタ数をＬ１、その直下層のスキャンレジスタ数をL２と続き、最下層のスキャンレジスタ数をＬNとした場合、下記式で示すように、データ領域と冗長領域のデータ容量の和が、上記選択回路に置換された層を除く複数のスキャンレジスタ列の各スキャンレジスタ数と上記選択回路に置換された層の選択回路の数の積と一致するようにしたアレイ構造を有する
    請求項１２記載の半導体装置。
    Ａ＋Ｂ＝Ｌ１＊Ｌ２＊ ・・＊ＬＮ
  15. 上記データ転送回路は、セルアレイから一度に読み出し・書き込みを行うメモリ数が2n X Ｐ(n:1以上の整数、Ｐ：奇数)となった場合に、Ｐ X 2m（m:０以上の整数）のスキャンレジスタ数をもつスキャンレジスタ列を、複数層あるスキャンレジスタ列のうち最下層にもち、当該最下層のスキャンレジスタ列の代わりに、多入力の選択回路が配置されている
    請求項１４記載の半導体装置。
  16. 上記データ転送回路は、Ｌ１、Ｌ２ ．．ＬＮを比較的均等に階層化できない場合、Ａ＋Ｂに擬似ダミーデータ領域を加えることで、比較的均等に階層化する
    請求項１４記載の半導体装置。
  17. 半導体装置を含む主記憶媒体と、
    ホストから受け取ったユーザーデータに、内部で生成した管理用データを付加したデータブロックを、上記半導体装置に格納する制御回路と、を有し、
    上記主記憶媒体の半導体装置は、
    データを記憶するセルがアレイ状に配列されたセルアレイと、
    上記セルアレイの読み出しデータをページ単位でラッチする少なくとも一つのバッファと、
    読み出しデータを出力する出力回路と、
    上記バッファにラッチされたページ単位の読み出しデータを上記出力回路にシーケンシャルに転送可能なデータ転送回路と、を有し、
    上記データ転送回路は、
    レジスタとマルチプレクサが接続されクロック毎に動作するスキャンレジスタを複数個含み、当該複数個のスキャンレジスタが直列接続されたスキャンレジスタ列を複数層有し、
    上記マルチプレクサの出力はレジスタの入力に接続され、マルチプレクサの入力の一つは一つ前のレジスタの出力に接続され、
    下層のスキャンレジスタ列の最終出力が、一つ上層のスキャンレジスタ列の該当するマルチプレクサの一方の入力に接続され、
    最下層のスキャンレジスタ列のマルチプレクサの他の一入力が上記バッファのデータ出力ラインに接続され、
    最上層のスキャンレジスタ列の出力が上記出力回路の入力に接続され、
    管理用データを付加したデータブロックはシーケンシャルなワード列として当該半導体メモリより読み出され、かつ、当該データブロックにおいては、当該管理用データの少なくとも一部が当該ユーザーデータより先に出力される領域に配置されている
    データ記憶装置。
  18. 任意の層のスキャンレジスタ列の代わりに、多入力のマルチプレクサが配置され、当該マルチプレクサに置換されたスキャンレジスタ列の他に少なくとも２層のスキャンレジスタ列を有する
    請求項１７記載のデータ記憶装置。
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