KR100675517B1 - 시리얼 플래쉬 메모리 장치 및 프리차아지 방법 - Google Patents

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precharge
flash memory
memory device
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계훈우
정종배
김승덕
이상용
권기원
이승근
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Abstract

본 발명은 시리얼 입력/출력 인터페이스를 갖는 플래쉬 메모리 장치의 2 칼럼 프리차아지 방법에 대하여 개시된다. 시리얼 플래쉬 메모리 장치의 2 칼럼 프리차아지 방법은 제1 클럭에서 적어도 2개의 로컬 비트라인을 프리차아지시키고, 제2 클럭에서 2개의 로컬 비트라인 중 1개를 프리차아지 오프시키고 나머지 1개의 로컬 비트라인의 데이터를 감지 증폭한다. 프리차아지되는 2개의 로컬 비트라인들은 서로 인접하지 않도록 배치되어, 커플링 노이즈 영향을 없앤다. 이에 따라, 2 칼럼 프리차아지 방법은 종래 매 클럭 마다 해당 로컬 비트라인을 프리차아지시키는 방법에 비하여, 프리차아지와 센싱 동작 위한 시간 확보가 용이하다.
시리얼 플래쉬 메모리, 2 칼럼 프리차아지, 커플링 노이즈

Description

시리얼 플래쉬 메모리 장치 및 프리차아지 방법{A serial flash memory device and precharging method thereof}
도 1은 종래의 스택 게이트 플래쉬 셀을 도시한 단면도이다.
도 2는 노아 플래쉬 메모리를 구성하는 메모리 어레이를 설명하는 도면이다.
도 3은 시리얼 인터페이스 중에서 가장 많이 사용되고 있는 SPI(Serial Peripheral Interface) 동작을 설명하는 타이밍 다이어그램이다.
도 4는 SPI 인터페이스 플래쉬 메모리의 독출 동작을 설명하는 타이밍 다이어그램이다.
도 5는 일반적으로 플래쉬 메모리에서 많이 사용하고 있는 비트라인 아키텍쳐와 센싱 스킴을 설명하는 도면이다.
도 6은 시리얼 인터페이스 플래쉬 메모리의 데이터 출력 경로를 설명하는 도면이다.
도 7은 종래의 비트라인 프리차아지 스킴을 설명하는 도면이다.
도 8은 SPI 인터페이스 플래쉬 메모리의 워드라인을 인에이블시키는 타이밍 다이어그램이다.
도 9는 시리얼 인터페이스 플래쉬 메모리의 프리차아지와 센싱 및 래치 시점에 대한 타이밍 다이어그램이다.
도 10은 본 발명의 제1 실시예에 따른 2 칼럼 프리차아지 스킴을 설명하는 타이밍 다이어그램이다.
도 11a 및 도 11b는 2 칼럼 프리차아지 스킴을 좀 더 구체적으로 설명하는 도면이다.
도 12는 2 칼럼 프리차아지 스킴에서의 프리차아지, 센싱 및 데이터 출력 먹싱을 나타내는 타이밍 다이어그램이다.
도 13a 및 도 13b는 2 칼럼 프리차아지 스킴에서의 비트라인-투-비트라인 커플링 노이즈를 설명하는 도면이다.
도 14는 본 발명의 제2 실시예에 따른 2 칼럼 프리차아지 스킴을 설명하는 도면이다.
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 시리얼 입력/출력 인터페이스를 갖는 플래쉬 메모리 장치의 2 칼럼 프리차아지 방법에 관한 것이다.
플래쉬 메모리 장치는 비휘발성 메모리로서, 전원 공급이 차단된 상태에서 장기간 데이터의 저장이 가능하다. 플래쉬 메모리 장치는 플로팅 게이트를 포함하고 있는 셀에 데이터를 저장하며, 전기적인 프로그램 동작과 삭제 동작을 통해서 데이터의 쓰고 지우기가 가능하다.
도 1은 종래의 스택 게이트 플래쉬 셀을 도시한 단면도이다. 스택 게이트 플 래쉬 메모리 셀(100)은 반도체 기판(1) 표면에 채널 영역(2)을 사이에 두고 서로 이격된 소스 영역(3) 및 드레인 영역(4)이 형성되어 있고, 채널 영역(2) 상에 터널 산화막(5), 플로팅 게이트(6), 유전체 박막(7) 및 콘트롤 게이트(8)가 차례로 적층되어 있다. 유전체 박막(7)은 ONO(Oxide-Nitride-Oxide) 막으로 구성된다. 소스 영역(3)과 드레인 영역(4)은 스페이서(9)를 이용하여 형성된 N+/N- 정션 구조로 형성되어 있다. 드레인 영역(4)은 비트라인 콘택 영역(10)을 통하여 비트라인(11)과 연결된다.
도 2는 노아 플래쉬 메모리를 구성하는 메모리 어레이를 설명하는 도면이다. 노아 플래쉬 메모리는 프로그램 동작시, 워드라인에 9V 이상의 고전압을 인가하고 비트라인에는 4V 이상의 전압을 인가해서, 채널 전류를 흘림과 동시에 발생되는 핫 일렉트론을 플로팅 게이트에 주입하는 방법으로 셀의 문턱 전압을 증가시킨다. 삭제 동작시에는 음(Negative)의 전압을 발생시켜 워드라인에 공급하고 벌크에는 정(Positive)의 고전압을 공급하여 플로팅 게이트에 축적된 과잉 전자를 터널 산화막을 통해서 채널 쪽으로 터널링시켜서 문턱 전압을 감소시킨다.
이러한 플래쉬 메모리에 데이터를 기입 및 독출하기 위하여, 어드레스와 커맨드를 외부와 인터페이스 하는 방법은 병렬(Parallel) 방법과 시리얼(Serial) 방법, 2 가지가 있다.
병렬 인터페이스는 어드레스/커맨드/데이터 입력시 어드레스/커맨드/데이터 가 동시에 입력되는 것을 말하며, 출력시에도 같은 어드레스에 저장된 데이터는 동 시에 출력된다. 즉, 데이터가 16개 출력되는 x16 오퍼레이션인 경우, 어드레스는 동시에 입력되며 정해진 tACC(Address to Output Delay) 시간 안에 DQ0부터 DQ15까지 16개의 데이터가 한번에 출력된다.
반면에, 시리얼 인터페이스 구조를 갖는 메모리는 어드레스/커맨드/데이터 가 1개의 핀(pin)을 통하여 순차적으로 입력되며, 데이터 출력시에도 1개의 핀을 사용하여 순차적으로 출력되는 인터페이스 구조를 말한다.
도 3은 시리얼 인터페이스 중에서 가장 많이 사용되고 있는 SPI(Serial Peripheral Interface) 동작을 설명하는 타이밍 다이어그램이다.
도 3을 참조하면, SPI 인터페이스는 CS#, SCK, SI, SO 4개의 핀 만을 사용한다. CS# 핀은 칩 인에이블/디세이블(Chip enable/Disable)을 제어하기 위한 신호가 인가된다. SCK 핀은 클럭(Clock) 핀으로, 데이터 입력/출력(data input/output)이 클럭 신호에 동기되어 그 동작이 제어된다. SI 핀은 입력 핀으로써, 어드레스/커맨드/데이터가 이 핀을 통하여 입력된다. SO 핀은 출력 핀으로써, 칩 내에 저장된 데이터 출력시 이 핀을 통하여 출력된다. SPI 인터페이스 칩의 의 SI 핀과 SO 핀은 각각 1개씩 밖에 없으며, 이 핀들을 통하여 데이터가 입력/출력된다.
SPI 인터페이스 동작의 기본적인 원리는 먼저 CS# 신호가 로직 로우(low)가 된 후, SCK 클럭 신호가 활성화되어 SI 핀으로부터 커맨드를 입력받는다. 커맨드는 일반적으로 1 바이트(byte)로 구성된다. SI 핀으로 입력되는 입력 데이터는 SCK 핀으로 입력되는 클럭의 상승 에지에 동기되며, SO 핀으로 출력되는 출력 데이터는 SCK 핀으로 입력되는 클럭의 하강 에지에 동기된다.
도 4는 SPI 인터페이스 플래쉬 메모리의 독출 동작을 설명하는 타이밍 다이어그램이다.
도 4를 참조하면, CS# 신호가 로직 하이에서 로직 로우로 천이되면 칩이 선택된다. 처음 8개 SCK 클럭 안에 커맨드 값이 동기되어 독출 명령이 입력된다. 이 후, 24개의 어드레스 값이 순차적으로 SCK 클럭에 동기되어 입력된다. 처음 24개의 어드레스 값 중 통상적으로 처음 8개의 어드레스는 섹터를 선택하기 위한 섹터 어드레스로 사용된다. 다음 8개의 어드레스는 워드라인(WL)을 선택하기 위한 X 어드레스로 사용되고, 마지막 8개의 어드레스는 비트라인(B/L)을 선택하기 위한 Y 어드레스로 사용된다. 24번째 어드레스가 입력된 후 SCK 클럭의 하강 에지부터 독출 데이터가 SO 핀을 통하여 출력되며, 출력 데이터는 MSB 값부터 순차적으로 계속 출력된다.
도 5는 일반적으로 플래쉬 메모리에서 많이 사용하고 있는 비트라인 아키텍쳐와 센싱 스킴을 설명하는 도면이다.
도 5를 참조하면, 비트라인(B/L)은 글로벌 비트라인(G_B/L)과 로컬 비트라인(L_B/L)의 계층적 비트라인 아키텍쳐로 구성된다. Y 디코더(미도시)로부터 발생되는 칼럼 선택 신호들(YC/YB/YA)에 의해 턴온되는 스위칭 트랜지스터들(501, 502, 503)에 의해 1개의 비트라인이 선택된다. YC 신호 및 YB 신호는 글로벌 비트라인(G_B/L)을 선택하기 위한 신호이고, YA 신호는 1개의 글로벌 비트라인(G_B/L)과 연결된 다수의 로컬 비트라인(L_B/L) 중 1개를 선택하기 위한 신호이다.
플래쉬 메모리는 도 1의 플로팅 게이트에 저장된 전자에 의하여 문턱 전압을 변동시켜서 셀에 흐르는 전류 량에 따라 데이터를 센싱한다. 센싱을 위해서, 비트라인(B/L)을 일정한 레벨로 프리차아지하는 동작이 선행되어야 하는데, 프리차아지 신호(PCHARGE)가 인에이블되면 메인 셀(Main cell)에 연결된 504 트랜지스터와 레퍼런스 셀(Ref cell)에 연결된 514 트랜지스터가 턴온된다. 칼럼 선택 신호들(YC/YB/YA)에 선택되는 스위칭 트랜지스터들(501, 502, 503)과 기준 칼럼 선택 신호(YR)에 선택되는 스위칭 트랜지스터들(511, 512, 513)에 의해, 메인 셀과 레퍼런스 셀의 글로벌 비트라인(G_B/L)과 로컬 비트라인(L_B/L)이 일정한 레벨로 프리차아지된다.
프리차아지 동작이 동작이 완료되면, 프리차아지 모드를 디세이블시키고 센싱 동작을 시작한다. 만일, 셀이 삭제 상태라면 워드라인(WL) 전압보다 문턱 전압이 낮은 상태이므로 셀은 온 상태가 되어 전류가 흐르게 되므로, VM 노드는 프리차아지 레벨보다 낮아진다. 만일 워드라인(WL) 전압 보다 문턱 전압이 높은 프로그램 상태라면 셀은 오프 상태가 되어 VM 노드는 프리차아지 레벨보다 높아지게 된다. VM 노드가 적당한 레벨로 디벨롭(develope)된 후에, 센스 앰프(S/A)는 VM 노드와 VR 노드를 감지 증폭한다.
도 6은 시리얼 인터페이스 플래쉬 메모리의 데이터 출력 경로를 설명하는 도면이다.
도 6을 참조하면, 1 섹터가 2048 칼럼 x 256 로우로 구성된 아키텍쳐를 예로서 나타낸다. 2048개 칼럼은 16개의 I/O group으로 나누어진다. 어드레스가 입력되면 16개의 센스 앰프들(S/A0 ~ S/A15)에 의하여 데이터가 센싱된다. 센스 앰프들 (S/A0 ~ S/A15)의 출력 16개는 Yadd<0> 어드레스에 의하여 상위 바이트(DO15~DO8) 혹은 하위 바이트(DO7~DO0)가 선택되며, 선택된 8개의 데이터는 쉬프터 레지스터 에 입력되고, SCK 클럭의 하강 에지에 동기되어 MSB부터 순차적으로 출력된다.
도 7은 종래의 비트라인 프리차아지 스킴을 설명하는 도면이다.
도 7을 참조하면, 비트라인(B/L)을 선택하기 위한 Y 어드레스들(YA<3:0>, YB<7:0>, YC<3:0>)의 입력이 완료되면, 스위칭 트랜지스터들에 의해 셀에 연결된 1개의 로컬 비트라인(L_B/L)과 1개의 글로벌 비트라인(G_B/L) 만이 프리차아지된다.
도 8은 SPI 인터페이스 플래쉬 메모리의 워드라인을 인에이블시키는 타이밍 다이어그램이다.
도 8을 참조하면, 독출 명령 입력 후, 첫번째 바이트는 섹터 어드레스이고, 두번째 바이트는 X 어드레스이다. 세번째 바이트는 Y 어드레스이다. X 어드레스 입력이 완료되면 워드라인 인에이블이 가능해진다.
도 9는 시리얼 인터페이스 플래쉬 메모리의 프리차아지와 센싱 및 래치 시점에 대한 타이밍 다이어그램이다.
도 9를 참조하면, 칼럼 선택 신호(YA/YB/YC)의 프리디코딩(Predecoding)을 위하여 Y 어드레스들이 다음과 같이 할당된다. Yadd<7:6> 어드레스는 YC 프리디코딩을 위하여, Yadd<5:3> 어드레스는 YB 프리디코딩을 위하여, 그리고 Yadd<2:1>은 YA 프리디코딩을 위하여 할당된다. Yadd<0> 어드레스는 센스 앰프들(S/A0 ~ S/A15)의 16개 출력 중에서 1 바이트를 선택하기 위하여 할당된다.
종래의 Y 어드레스들에 의해 선택된 1개의 비트라인(B/L) 만을 프리차아지 및 센싱하는 스킴에서는 Yadd<7:1> 어드레스가 모두 입력이 되어야 128 개 중 1 개의 비트라인(B/L)이 선택되어 프리차아지가 가능해진다. 즉, Y 어드레스의 7번째 비트가 입력되어야만 비로소 프리차아지가 가능해진다. 프리차아지 완료 후에는 프리차아지 트랜지스터들을 턴오프시켜 센싱 및 래치 동작을 완료하여 센싱된 데이터를 래치한다.
Y 어드레스의 8번째 비트가 입력되면, 센싱 완료된 16개의 데이터 중 상위 바이트와 하위 바이트 선택이 가능해진다. 8번째 Y 어드레스에 의해 데이터 출력 먹싱 동작을 하여, 최종 8개 데이터만을 쉬프터 레지스터에 입력시키고 SCK 클럭의 하강 에지에 동기되어 데이터를 출력한다.
따라서 종래의 1 비트라인 프리차아지 방법에서는 7번째 Y 어드레스가 입력된 후 1.5 클럭 만에 프리차아지와 센싱 그리고 데이터 출력 먹싱 동작이 모두 완료되어야 한다. 통상 프리차아지에 소요되는 시간이 15~30ns 정도로, 그리고 센싱에 소요되는 시간이 10~20ns 정도로 소요되므로, 프리차아지 및 센싱에 필요한 시간은 총 25ns ~ 50ns 정도 요구된다.
그런데, 고속 동작을 위하여 SCK 클럭 주파수를 증가시키는 경우, 예컨대 SCK 클럭 주파수를 40MHz 이상으로 높이는 경우 SCK 클럭 1 주기가 25ns 보다 작아진다. 이렇게 되면, 프리차아지와 센싱 동작 위한 시간 부족으로 인하여 그 동작이 불가능하게 되는 문제점이 있다.
본 발명의 목적은 시리얼 플래쉬 메모리 장치의 2 칼럼 프리차아지 방법을 제공하는 데 있다.
본 발명의 다른 목적은 고주파수에서 동작 가능한 2 칼럼 프리차아지 스킴을수행하는 시리얼 플래쉬 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 시리얼 플래쉬 메모리 장치의 2 칼럼 프리차아지 방법은 제1 클럭에 동기되어, 적어도 2개의 로컬 비트라인을 프리차아지시키는 제1 단계; 및 제2 클럭에 동기되어, 2개의 로컬 비트라인 중 1개를 프리차아지 오프시키고, 2개의 로컬 비트라인 중 나머지 1개의 로컬 비트라인의 데이터를 감지 증폭하는 제2 단계를 포함한다.
본 발명의 실시예들에 따라, 프리차아지되는 적어도 2개의 로컬 비트라인은 서로 인접하지 않는다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 시리얼 플래쉬 메모리 장치는 복수개의 메모리 셀들 각각과 연결되는 로컬 비트라인들; 칼럼 선택 신호에 응답하여 로컬 비트라인들을 글로벌 비트라인과 연결시키는 스위칭 트랜지스터들; 및 프리차아지 신호에 응답하여 상기 글로벌 비트라인을 프리차아지시키는 프리차아지 트랜지스터를 포함한다. 시리얼 플래쉬 메모리 장치는 제1 클럭에서, 칼럼 선택 신호와 프리차아지 신호의 활성화에 의해 적어도 2개의 로컬 비트라인을 글로벌 비트라인과 연결시키면서 프리차아지시킨다. 그리고, 제2 클럭에서, 칼럼 선택 신호의 비활성화에 의해 2개의 로컬 비트라인 중 1개를 프리차아지 오프시킨다.
본 발명의 실시예들에 따라, 시리얼 플래쉬 메모리 장치는 글로벌 비트라인의 데이터를 감지 증폭하는 센스 앰프를 더 포함한다. 센스 앰프는 제2 클럭에서 2개의 로컬 비트라인 중 나머지 1개의 로컬 비트라인의 데이터를 감지 증폭할 수 있다.
본 발명의 실시예들에 따라, 시리얼 플래쉬 메모리 장치는 짝수번의 로컬 비트라인끼리, 그리고 홀수번의 로컬 비트라인들끼리 배치되어, 칼럼 선택 신호에 의해 어드레싱될 때 인접하지 않는다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른면에 따른 시리얼 플래쉬 메모리 장치는 복수개의 메모리 셀들 각각과 연결되는 로컬 비트라인들; 제1 칼럼 선택 신호에 응답하여 로컬 비트라인들을 제1 글로벌 비트라인들과 연결시키는 제1 스위칭 트랜지스터들; 제2 칼럼 선택 신호에 응답하여 제1 글로벌 비트라인들을 제2 글로벌 비트라인들과 연결시키는 제2 스위칭 트랜지스터; 및 프리차아지 신호에 응답하여 제2 글로벌 비트라인들을 프리차아지시키는 프리차아지 트랜지스터들을 포함한다. 시리얼 플래쉬 메모리 장치는 제1 클럭에서, 제2 칼럼 선택 신호의 활성화에 의해 적어도 2개의 제1 글로벌 비트라인들을 제2 글로벌 비트라인들과 연결시킨다. 제2 클럭에서, 제1 칼럼 선택 신호의 활성화에 의해 1개의 로컬 비트라인을 제1 글로벌 비트라인과 연결시킨다. 그리고, 제3 클럭에서, 제2 칼럼 선택 신호의 비활성화에 의해 2개의 제1 글로벌 비트라인 중 1개를 프리차아지 오프시킨다.
본 발명의 실시예들에 따라, 시리얼 플래쉬 메모리 장치는 제2 글로벌 비트라인의 데이터를 감지 증폭하는 센스 앰프를 더 포함한다. 센스 앰프는 제3 클럭에 서 2개의 제1 글로벌 비트라인 중 나머지 1개의 글로벌 비트라인과 연결되는 로컬 비트라인의 데이터를 감지 증폭할 수 있다.
본 발명의 실시예들에 따라, 시리얼 플래쉬 메모리 장치는 제1 클럭에서 제2 글로벌 비트라인과 연결되는 적어도 2개의 제1 글로벌 비트라인들이 서로 인접하지 않는다.
따라서, 본 발명의 시리얼 플래쉬 메모리 장치에 의하면, 제1 클럭에서 2개의 로컬 비트라인들을 프리차아지시킨 후, 제2 클럭에서 2개의 로컬 비트라인들 중 1개를 프리차아지 오프시키고 나머지 1개의 로컬 비트라인을 감지 증폭한다. 이에 따라, 본 발명의 시리얼 플래쉬 메모리 장치는 종래 매 클럭 마다 해당 로컬 비트라인을 프리차아지시키는 방법에 비하여, 프리차아지와 센싱 동작 위한 시간 확보가 용이하다. 또한, 시리얼 플래쉬 메모리 장치는 프리차아지되는 2개의 로컬 비트라인들이 서로 인접하지 않도록 배치하여, 커플링 노이즈 영향을 없앤다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 10은 본 발명의 제1 실시예에 따른 2 칼럼 프리차아지 스킴을 설명하는 타이밍 다이어그램이다. 도 10은 도 9에서 설명된 칼럼 선택 신호(YA/YB/YC)의 프 리디코딩(Predecoding)을 위한 Y 어드레스들의 할당 방법을 동일하게 적용된다. 즉, Yadd<7:6> 어드레스는 YC 프리디코딩을 위하여, Yadd<5:3> 어드레스는 YB 프리디코딩을 위하여, 그리고 Yadd<2:1>은 YA 프리디코딩을 위하여 할당된다. Yadd<0> 어드레스는 센스 앰프들(S/A0 ~ S/A15)의 16개 출력 중에서 1 바이트를 선택하기 위하여 할당된다.
도 10을 참조하면, YA MSB인 Yadd<2> 어드레스가 입력되는 6번째 SCK 클럭에서 프리차아지 동작을 시작한다. 즉, 7번째 YA LSB 어드레스가 입력되기 전 6번째 Y 어드레스 클럭에서, YA MSB 어드레스 어드레스만으로 프리디코딩을 하기 때문에, 4개의 로컬 비트라인 중 2개를 동시에 프리차아지한다. 이 후, 7번째 YA LSB 어드레스가 입력되면, 프리차아지된 2개 로컬 비트라인 중 선택되지 않은 1개의 로컬 비트라인을 프리차아지 오프시키고, 선택된 1개 로컬 비트라인만을 프리차아지 상태로 둔다.
6번째 Y 어드레스 클럭에서 프리차아지되었던 2개의 로컬 비트라인 중에서, 7번째 Y 어드레스 클럭에서 YA LSB가 입력된 후에 최종 선택되는 로컬 비트라인이 아닌 비트라인을 프리차아지 오프시키는 데 걸리는 시간은 수 ns 정도이면 충분하다. 그러므로, 이 시간 동안만을 1 칼럼 프리차아지를 유지시키는 시간으로 사용된다. 선택되지 않은 칼럼의 프리차아지 오프가 완료되는 시점에서 예컨대, 프리차아지 트랜지스터(504, 도 5)를 디세이블시켜 센싱을 시작한다.
센싱이 완료되면 센싱된 데이터는 레치된다. 8번째 Y 어드레스 클럭에서 Yadd<0> 어드레스가 입력되면, 데이터 출력을 먹싱하여 쉬프터 레지스터에 입력시 키고 SCK 클럭 하강 에지에 동기되어 데이터를 출력한다.
본 실시예에 따르면, 종래의 프리차아지 방법보다 1 클럭 전에 미리 프리차아지하기 때문에, 프리차아지에 소요되는 시간을 상당히 감소시킬 수 있어 고속 동작이 가능해진다. 7번째 Y 어드레스 클럭에서 선택되지 않은 로컬 비트라인을 프리차아지 오프시키는 데 걸리는 시간은 통상 5ns ~ 8ns 정도면 되고, 센싱 및 래치하는데 걸리는 시간은 통상 10ns ~ 20ns 정도면 되기 때문에, 최대 1 클럭 주기가 15ns(66MHz) 정도까지 동작 가능해지므로 고속 동작이 가능해진다.
도 11a 및 도 11b는 2 칼럼 프리차아지 스킴을 좀 더 구체적으로 설명하는 도면이다. 최종적으로 로컬 비트라인 YA<0>이 선택되는 경우에 대하여 설명된다.
도 11a를 참조하면, 6번째 Y 어드레스 입력시 YA의 LSB 어드레스는 돈 캐어 (don't care) 상태에서 YA<0> 와 YA<1>의 로컬 비트라인이 동시에 프리차아지된다. 이 후 7번째 Y 어드레스 클럭에서 Yadd<0> 어드레스가 입력되면 YA<1> 로컬 비트라인은 프리차아지 오프된다. YA<0> 로컬 비트라인은 수 ns 정도 프리차아지 구간을 유지하다가 YA 스위칭 트랜지스터의 턴오프가 완료되면 센싱을 시작하도록 한다.
도 11b에서는, YA<1> 로컬 비트라인에 연결된 셀 트랜지스터가 삭제 상태라고 가정한다. 워드라인(W/L)이 인에이블되어 있는 상태에서 셀 트랜지스터는 온(on) 상태이므로, 셀 트랜지스터를 통하여 YA<1> 로컬 비트라인이 접지 전압(gnd)으로 방전된다.
센싱이 시작되면, YA<0> 로컬 비트라인을 통하여 선택된 셀 트랜지스터로 전류가 흐르게 되고, 셀의 삭제 또는 프로그램 상태에 따라 센스 앰프(S/A)의 입력 레벨이 변화된다. 셀이 프로그램된 상태이면 트랜지스터는 오프(off) 상태이므로, 센스 앰프(S/A)의 입력 노드 VM 레벨이 증가하게 된다. 셀이 삭제된 상태이면 셀 트랜지스터는 온(on) 상태이므로, 센스 앰프(S/A)의 입력 노드 VM 레벨은 감소하게 된다. 일정 시간의 센싱 후에 센스 앰프(S/A)가 데이터를 감지 증폭하고, 래치 인에블 신호를 인에이블시켜 센싱 출력 데이터를 래치한다.
도 12는 2 칼럼 프리차아지 스킴에서의 프리차아지, 센싱 및 데이터 출력 먹싱을 나타내는 타이밍 다이어그램이다.
도 12를 참조하면, 6번째 Y 어드레스 클럭에서 2 칼럼 프리차아지가 시작되고, 7번째 Y 어드레스 클럭에서 센싱 및 래치가 완료된다. 8번째 Y 어드레스 입력 후 데이터 출력 먹싱한 후, 8번째 클럭의 하강 에지에서부터 MSB 데이터(DQ7)가 출력되고 순차적으로 DQ6, DQ5 데이터가 출력된다.
도 13a 및 도 13b는 2 칼럼 프리차아지 스킴에서의 비트라인-투-비트라인 커플링 노이즈를 설명하는 도면이다.
도 13a를 참조하면, Y 어드레스를 YA<0>~YA<3> 로컬 비트라인에 순차적으로 배치하게 되면, 선택되지 않은 로컬 비트라인이 방전할 때 선택된 로컬 비트라인은 커플링 영향을 받게 된다. 이에 따라, 커플링 노이즈로 인한 센싱 마진 감소를 초래하게 된다.
도 13b를 참조하면, 로컬 비트라인을 이븐(even)과 오드(odd) 끼리 묶어서 Y 어드레스를 배치한다. 즉, YA<0>,YA<2>,YA<1>,YA<3> 로컬 비트라인으로 배치되어 있으면, YA<0> 로컬 비트라인과 YA<1> 로컬 비트라인이 프리차아지되어 있다가 YA<1> 로컬 비트라인이 프리차아지 오프되어도 YA<2> 로컬 비트라인이 쉴딩 라인(shielding line) 역할을 하기 때문에, 직접적으로 YA<0> 로컬 비트라인이 YA<1> 로컬 비트라인에 커플링 노이즈를 유발하지 않는다.
도 14는 본 발명의 제2 실시예에 따른 2 칼럼 프리차아지 스킴을 설명하는 도면이다.
도 14를 참조하면, 칼럼 선택 신호(YA/YB/YC)의 프리디코딩(Predecoding)을 위한 Y 어드레스들의 할당 방법이 다음과 같이 적용된다. 즉, Yadd<7:6> 어드레스는 YC 프리디코딩을 위하여, Yadd<5,4,1> 어드레스는 YB 프리디코딩을 위하여, 그리고 Yadd<3:2>은 YA 프리디코딩을 위하여 할당된다. Yadd<0> 어드레스는 센스 앰프들(S/A0 ~ S/A15)의 16개 출력 중에서 1 바이트를 선택하기 위하여 할당된다.
6번째 Y 어드레스 클럭에서 YA 프리디코딩을 위한 어드레스가 이미 입력되어 있으므로, 6번째 클럭에서 4개의 로컬 비트라인 중 1개가 선택된다. 그런데, 글로벌 비트라인을 선택하기 위한 YB 프리디코딩의 LSB는 7번째 Y 어드레스 클럭에서 입력되므로, YB 프리디코딩의 LSB는 돈 캐어(don't care) 상태에서 2개의 글로벌 비트라인을 프리차아지시킨다. 7번째 Y 어드레스 클럭에서 YB LSB가 입력되어, 선택되지 않은 글로벌 비트라인이 접지 전압(gnd)로 방전된다 하더라도 YB<2> 글로벌 비트라인이 쉴딩 라인 역할을 한다. 이에 따라, 글로벌 비트라인에서의 커플링 노이즈의 영향을 없앨 수 있으며 로컬 비트라인 또한 커플링 영향을 받지 않는다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 시리얼 플래쉬 메모리 장치에 의하면, 제1 클럭에서 2개의 로컬 비트라인들을 프리차아지시킨 후, 제2 클럭에서 2개의 로컬 비트라인들 중 1개를 프리차아지 오프시키고 나머지 1개의 로컬 비트라인을 감지 증폭한다. 이에 따라, 본 발명의 시리얼 플래쉬 메모리 장치는 종래 매 클럭 마다 해당 로컬 비트라인을 프리차아지시키는 방법에 비하여, 프리차아지와 센싱 동작 위한 시간 확보가 용이하다.
또한, 시리얼 플래쉬 메모리 장치는 프리차아지되는 2개의 로컬 비트라인들이 서로 인접하지 않도록 배치하여, 커플링 노이즈 영향을 없앤다.

Claims (9)

  1. 클럭에 동기되어 하나의 로컬 비트라인 데이터를 센싱하는 시리얼 플래쉬 메모리 장치에 있어서,
    제1 클럭에 동기되어, 적어도 2개의 로컬 비트라인을 프리차아지시키는 제1 단계; 및
    제2 클럭에 동기되어, 상기 2개의 로컬 비트라인 중 1개를 프리차아지 오프시키고, 2개의 로컬 비트라인 중 나머지 1개의 로컬 비트라인의 데이터를 감지 증폭하는 제2 단계를 구비하는 것을 특징으로 하는 시리얼 플래쉬 메모리 장치의 프리차아지 방법.
  2. 제1항에 있어서, 상기 제1 단계는
    상기 프리차아지되는 2개의 로컬 비트라인이 서로 인접하지 않은 것을 특징으로 하는 시리얼 플래쉬 메모리 장치의 프리차아지 방법.
  3. 시리얼 플래쉬 메모리 장치에 있어서,
    복수개의 메모리 셀들 각각과 연결되는 로컬 비트라인들;
    칼럼 선택 신호에 응답하여 상기 로컬 비트라인들을 글로벌 비트라인과 연결시키는 스위칭 트랜지스터들; 및
    프리차아지 신호에 응답하여 상기 글로벌 비트라인을 프리차아지시키는 프리 차아지 트랜지스터를 구비하고,
    제1 클럭에서, 상기 칼럼 선택 신호와 상기 프리차아지 신호의 활성화에 의해 적어도 2개의 상기 로컬 비트라인을 상기 글로벌 비트라인과 연결시키면서 프리차아지시키고,
    제2 클럭에서, 상기 칼럼 선택 신호의 비활성화에 의해 상기 2개의 로컬 비트라인 중 1개를 프리차아지 오프시키는 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
  4. 제1항에 있어서, 상기 시리얼 플래쉬 메모리 장치는
    상기 글로벌 비트라인의 데이터를 감지 증폭하는 센스 앰프를 더 구비하고,
    상기 센스 앰프는 상기 제2 클럭에서 상기 2개의 로컬 비트라인 중 나머지 1개의 로컬 비트라인의 데이터를 감지 증폭하는 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
  5. 제3항에 있어서, 상기 시리얼 플래쉬 메모리 장치는
    상기 제1 클럭에서 프리차아지되는 적어도 2개의 상기 로컬 비트라인들이 서로 인접하지 않은 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
  6. 제3항에 있어서, 상기 로컬 비트라인들은
    짝수번의 상기 로컬 비트라인끼리, 그리고 홀수번의 상기 로컬 비트라인들끼 리 배치되어, 상기 칼럼 선택 신호에 의해 어드레싱될 때 인접하지 않는 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
  7. 시리얼 플래쉬 메모리 장치에 있어서,
    복수개의 메모리 셀들 각각과 연결되는 로컬 비트라인들;
    제1 칼럼 선택 신호에 응답하여 상기 로컬 비트라인들을 제1 글로벌 비트라인들과 연결시키는 제1 스위칭 트랜지스터들;
    제2 칼럼 선택 신호에 응답하여 상기 제1 글로벌 비트라인들을 제2 글로벌 비트라인들과 연결시키는 제2 스위칭 트랜지스터; 및
    프리차아지 신호에 응답하여 상기 제2 글로벌 비트라인들을 프리차아지시키는 프리차아지 트랜지스터들을 구비하고,
    제1 클럭에서, 상기 제2 칼럼 선택 신호의 활성화에 의해 적어도 2개의 상기 제1 글로벌 비트라인들을 상기 제2 글로벌 비트라인들과 연결시키고,
    제2 클럭에서, 상기 제1 칼럼 선택 신호의 활성화에 의해 1개의 상기 로컬 비트라인을 상기 제1 글로벌 비트라인과 연결시키고,
    제3 클럭에서, 상기 제2 칼럼 선택 신호의 비활성화에 의해 상기 2개의 제1 글로벌 비트라인 중 1개를 프리차아지 오프시키는 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
  8. 제7항에 있어서, 상기 시리얼 플래쉬 메모리 장치는
    상기 제2 글로벌 비트라인의 데이터를 감지 증폭하는 센스 앰프를 더 구비하고,
    상기 센스 앰프는 상기 제3 클럭에서 상기 2개의 제1 글로벌 비트라인 중 나머지 1개의 글로벌 비트라인과 연결되는 상기 로컬 비트라인의 데이터를 감지 증폭하는 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
  9. 제7항에 있어서, 상기 시리얼 플래쉬 메모리 장치는
    상기 제1 클럭에서 상기 제2 글로벌 비트라인과 연결되는 적어도 2개의 상기 제1 글로벌 비트라인들이 서로 인접하지 않은 것을 특징으로 하는 시리얼 플래쉬 메모리 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8102710B2 (en) 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for setting access and modification for synchronous serial interface NAND
JP2009129472A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 半導体記憶装置
US7679967B2 (en) * 2007-12-21 2010-03-16 Spansion Llc Controlling AC disturbance while programming
JP5456413B2 (ja) * 2009-08-24 2014-03-26 ローム株式会社 半導体記憶装置
US20140269061A1 (en) * 2013-03-15 2014-09-18 Silicon Storage Technology, Inc. High Speed Sensing For Advanced Nanometer Flash Memory Device
JP2017033620A (ja) 2015-08-06 2017-02-09 三重富士通セミコンダクター株式会社 半導体記憶装置およびデータの読み出し方法
CN108962324B (zh) 2017-05-24 2020-12-15 华邦电子股份有限公司 存储器存储装置
CN111813705B (zh) * 2020-06-28 2024-06-14 上海华虹宏力半导体制造有限公司 串行闪存及其地址控制方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014607A (ko) * 1991-12-24 1993-07-23 김광호 스태택 랜덤 억세스 메모리장치
JPH11317082A (ja) 1998-02-06 1999-11-16 Internatl Business Mach Corp <Ibm> 書込みドライバとビット線のプレチャ―ジ装置および方法
JP2003123461A (ja) 2001-09-18 2003-04-25 Fujitsu Ltd レジスタ・アレイシステムのデータ・レジスタ内のデータ値を読み取る方法、およびレジスタ・アレイシステム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4174536A (en) * 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
US5430859A (en) * 1991-07-26 1995-07-04 Sundisk Corporation Solid state memory system including plural memory chips and a serialized bus
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US6236430B1 (en) * 1995-11-10 2001-05-22 Techno Media Co., Ltd. Color still image sensing apparatus and method
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014607A (ko) * 1991-12-24 1993-07-23 김광호 스태택 랜덤 억세스 메모리장치
JPH11317082A (ja) 1998-02-06 1999-11-16 Internatl Business Mach Corp <Ibm> 書込みドライバとビット線のプレチャ―ジ装置および方法
JP2003123461A (ja) 2001-09-18 2003-04-25 Fujitsu Ltd レジスタ・アレイシステムのデータ・レジスタ内のデータ値を読み取る方法、およびレジスタ・アレイシステム

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