CN101263561A - 串行闪存装置及其预充电方法 - Google Patents

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Abstract

本文提供了一种串行闪存装置及其预充电的方法，其中与时钟同步地对单个局部位线数据进行感测。该方法包括与第一时钟同步地对两个或更多局部位线进行预充电；以及与第二时钟同步地对两个局部位线中的一个进行预放电，并对另一局部位线的数据进行感测和放大。因此，两个预充电的局部位线彼此不相邻，从而消除了耦合噪声效应。此外，与其中在每一时钟对相应的局部位线进行预充电的现有的预充电方法相比，用于执行预充电操作和感测操作的时间易于保证。

Description

串行闪存装置及其预充电方法
技术领域
本发明涉及闪存装置，更具体地，涉及具有串行输入/输出接口的闪存装置的双列预充电方法。
背景技术
闪存装置是非易失性存储器装置，其能够在没有电源的情况下长时期地存储数据。在闪存装置中，数据存储在具有浮栅晶体管的单元中，并且数据可通过电编程和擦除操作而写入及擦除。
图1是示出了本领域所公知的叠层栅型闪存单元的剖视图。在图1中示出的叠层栅型闪存单元100中，源区3和漏区4形成在半导体衬底1上，源区3和漏区4之间插入有沟道区2，并且在沟道区2上按顺序层叠隧道氧化物层5、浮栅6、介电薄膜7和控制栅8。介电薄膜7由氧化物-氮化物-氧化物(ONO)薄膜所形成。源区3和漏区4利用间隔层9形成了N+区和N-区的结的结构。漏区4通过位线接触区10连接至位线11。
图2示出了组成NOR型闪存单元的存储器阵列。当在NOR型闪存单元上执行电编程操作时，9V或更高的高压提供至字线WL0至WL3，并且4V或更高的电压提供至位线BL0至BL3。因此，电流流至沟道区2并且在此过程中产生的热电子注入浮栅6中，从而使闪存单元的阈值电压升高。当在NOR型闪存单元上执行电编擦除操作时，负压提供至字线WL0至WL3，并且正高压提供至衬底1(或图1中的“体”)。因此，聚集在浮栅6中的多余电子通过隧道氧化物层5释放至沟道区2，从而降低了闪存单元的阈值电压。
用于在闪存单元中写入和读出数据的地址及命令的外部接口方法的示例包括并行接口方法和串行接口方法。
并行接口指的是这样一种接口，即地址、命令和数据在其中并行地输入并且存储在相同地址中的数据也并行地输出。更具体地，在用于输出16个数据的“x16”操作的情况下，地址并行地输入并且来自DQ0至DQ15的16个数据在预定的时段内同时并行地输出，即tACC(地址至输出延迟)。
另一方面，串行接口指的是这样一种接口，即在其中，地址、命令和数据通过单个管脚而连续地输入并且通过单个管脚而连续地输出。
图3是作为串行接口的示例的串行外设接口(SPI)的时序图。
参见图3，SPI接口仅利用四个管脚：CS#、SCK、SI和SO。CS#管脚接收用于启用或停用芯片的芯片选择信号。SCK管脚接收用于使数据的输入和输出同步的数据时钟信号。SI管脚为用于输入地址、命令或数据的串行输出管脚。SO管脚为用于将存储在芯片中的数据输出的串行输出管脚。SPI接口包括一个SI管脚和一个SO管脚，因此所有的数据都通过SI和SO管脚输入和输出。
SPI接口操作的基本原理是在CS#信号转变为逻辑低电平状态之后，将SCK时钟信号激活并且将命令信号输入至SI管脚。命令信号通常为一个字节的信号。进入SI管脚的输入信号与输入至SCK管脚的时钟信号的上升沿同步，并且进入SO管脚的输出信号与输入至SCK管脚的时钟信号的下降沿同步。
图4是示出了SPI接口闪存单元的读出操作的时序图。
参见图4，当CS#信号从逻辑高态转变为逻辑低电平状态时选择芯片。读出指令在前八(8)个SCK时钟内输入，命令值与SCK时钟同步。此后，二十四个地址值与SCK时钟同步地连续输入。该二十四个地址值的前八个通常作为用于选择扇区的扇区地址。之后的八个地址作为用于选择字线WL的X地址，且最后的八个地址作为用于选择位线B/L的Y地址。在将该二十四个地址输入之后，读出数据通过SO管脚与SCK时钟的下降沿同步地输出，且输出数据从MSB连续地输出至LSB。
图5是示出了用于闪存单元的示例性位线架构和传感方案的电路图。
图5示出了包括总位线G_B/L和局部位线L_B/L的分级位线结构。一个位线通过开关晶体管501、502和503来选择，开关晶体管501、502和503由从Y解码器(未示出)产生的列选择信号YC、YB和YA启动。YC信号和YB信号为用于选择总位线G_B/L的信号，而YA信号为用于选择多个连接至一个总位线G_B/L的局部位线L_B/L中的一个的信号。
在闪存单元中，单元的阈值电压通过在图6中的浮栅6中存储的电子数而改变，并且数据依靠流进单元中电流的量而感测。为了感测数据，需要预先执行将位线B/L预充电至预定电压电平的操作。当启用预充电信号PCHARGE时，连接至主单元(Main Cell)的晶体管504和连接至参考单元(Ref Cell)的晶体管514被启动。此后，连接至主单元和参考单元的总位线G_B/L和局部位线L_B/L，通过由列选择信号YC、YB和YA选择的开关晶体管501、502和503及由参考列选择信号YR选择的开关晶体管511、512和513来预充电至预定的电压电平。
在完成预充电操作之后，预充电模式停用而感测操作启动。在擦除的单元中，因为单元的阈值电压低于字线W/L电压，所以单元启动且电流流进该单元中，从而将VM节点的电压电平降低至低于预充电电平的电平。另一方面，在编程的单元中，因为单元的阈值电压高于字线W/L电压，所以该单元关闭且没有电流流进单元中，从而将VM节点的电压电平升高至高于预充电电平的电平。当VM节点的电压电平升高(转变)至适当的电平时，感测放大器S/A对VM节点和VR节点进行感测和放大。
图6是示出了串行接口闪存单元的数据输出路径的方块图。
在图6中示出的示例性架构中，一个扇区由2048列和256行形成。2048列分为十六(16)个I/O组。当输入地址信号时，数据由十六个感测放大器S/A0至S/A15感测。来自十六个感测放大器S/A0至S/A15的十六个输出信号的高半字节DO15至DO8或低半字节DO7至DO0，由地址信号Yadd<0>选择。选定的八个数据输入至移位寄存器，并且然后与SCK时钟的下降沿同步地连续从MSB输出至LSB。
图7是示出了本领域公知的位线预充电方案的示意图。
参见图7，在将全部的用于选择位线B/L的Y地址YA<3:0>、YB<7:0>和YC<3:0>输入之后，对连接至开关晶体管一个局部位线L_B/L和一个总位线G_B/L进行预充电。
图8是示出了启用SPI接口闪存单元的操作的字线的时序图。
参见图8，读出操作指令由组成第一字节的扇区地址<23:16>、组成第二字节的X地址<15:8>和组成第三字节的Y地址<7:0>跟随。在输入全部的X地址之后可启用字线。
图9是示出了在串行接口闪存单元中分别用于预充电、感测和锁存的时序的时序图。
参见图9，Y地址被选择性地分配用于列选择信号YA、YB和YC的预解码。更具体地，Yadd<7:6>地址被分配用于YC的预解码，Yadd<5:3>地址被分配用于YB的预解码，而Yadd<2:1>地址被分配用于YA的预解码。Yadd<0>地址被分配用于选择来自感测放大器S/A0至S/A15的十六个输出信号中的一个字节。
在只对一个由Y地址选定的位线B/L进行预充电和感测的现有方案中，需要在对选自128个位线中的一个位线B/L进行预充电之前输入全部的地址信号(即Yadd<7:1>)。也就是说，直到Y地址的第七位输入之后才执行预充电操作。在完成预充电操作后，预充电晶体管关闭，然后对数据执行感测操作和锁存操作。
在输入Y地址的第八位后，可选择所感测的十六个数据的高半字节或低半字节。利用第八Y地址信号，对数据输出进行多路传输并且只将最后的八个数据输出至移位寄存器，从而与SCK时钟的下降沿同步地输出数据。
因此，在现有的对一个位线进行预充电的预充电方法中，预充电、感测和数据输出多路传输等操作需要在输入第七Y地址后的1.5个时钟内完成。通常，因为预充电时间的范围是约15ns至约30ns且感测时间的范围是约10ns至约20ns，因此预充电操作和感测操作需要的总的操作时间范围是约25ns至约50ns。
然而，当为了高速操作而将SCK时钟的频率升高时，例如当将SCK时钟的频率升高至40MHz或更高时，SCK时钟的一个时钟周期将减少到25ns或更少。因此，用于执行预充电操作和感测操作的时间将不足从而不能完成该操作。
发明内容
技术问题
本发明被设计用来解决上述问题。本发明的优点在于其提供了一种串行闪存装置的双列预充电方法。
本发明的另一优点在于其提供了一种用于执行双列预充电方案且可在高频中操作的串行存储器装置。
技术方案
根据本发明的一方面，提供了一种对串行闪存装置进行预充电的方法，其中与时钟同步地对单个局部位线进行感测，所述方法包括：与第一时钟同步地对两个或更多局部位线进行预放电；以及与第二时钟同步地对所述两个局部位线中的一个进行预放电，并对另一局部位线的数据进行感测和放大。
在本发明的实施方式中，所述两个或更多预充电的局部位线可彼此不相邻。
根据本发明的另一方面，提供了一种串行闪存装置，包括：连接至多个存储器单元的局部位线；开关晶体管，其响应于列选择信号将所述局部位线连接至总位线；以及预充电晶体管，其响应于预充电信号对所述总位线进行预充电。此外，当在第一时钟激活所述列选择信号和所述预充电信号时，通过将所述局部位线中的两个或更多连接至所述总位线来对所述总位线进行预充电。此外，当在第二时钟停止所述列选择信号时，对所述两个局部位线中的一个进行预放电。
在本发明的实施方式中，串行闪存装置可包括对所述总位线的数据进行感测和放大的感测放大器。所述感测放大器可在所述第二时钟对所述另一局部位线的数据进行感测和放大。
在本发明的实施方式中，偶数标号的局部位线分别耦合至偶数标号的局部位线，并且奇数标号的局部位线分别耦合至奇数标号的局部位线，以使得当由所述列选择信号选址时所述局部位线彼此不相邻。
根据本发明的另一方面，提供了一种串行闪存装置，包括：连接至多个存储器单元的局部位线；第一开关晶体管，其响应于第一列选择信号将所述局部位线连接至第一总位线；第二开关晶体管，其响应于第二列选择信号将所述第一总位线连接至第二总位线；以及预充电晶体管，其响应于预充电信号对所述第二总位线进行预充电。在本发明中，当在第一时钟激活所述第二列选择信号时，所述第一局部位线中的两个或更多连接至所述第二总位线。此外，当在第二时钟激活所述第一列选择信号时，所述两个局部位线中的一个连接至所述第一总位线。此外，当在第三时钟停止所述第二列选择信号时，对所述两个总位线中的一个进行预放电。
在本发明的实施方式中，所述串行闪存装置可包括对所述第二总位线的数据进行感测和放大的感测放大器。所述感测放大器在所述第三时钟可对连接至另一第一总位线的所述局部位线的数据进行感测和放大。
在本发明的实施方式中，在所述第一时钟连接至所述第二总位线的所述第一总位线中的两个或更多可彼此不相邻。
根据本发明的串行闪存装置，在第一时钟对两个局部位线进行预充电后，对所述两个局部位线中的一个在第二时钟进行预放电并对另一局部位线进行感测和放大。因此，与其中在每一时钟对相应的局部位线进行预充电的现有的预充电方法相比，根据本发明的串行闪存装置及其预充电方法，易于保证用于执行预充电操作和感测操作的时间。此外，根据本发明的串行闪存装置，因为两个预充电的局部位线彼此不相邻，所以能够消除耦合噪声效应。
附图说明
通过结合附图来对本发明的示例性实施方式进行详细描述，本发明的上述以及其他特征和优点将会更加显而易见，其中：
图1是示出了本领域所公知的叠层栅型闪存单元的剖视图；
图2示出了组成NOR型闪存单元的存储器阵列；
图3是作为串行接口的示例的串行外设接口(SPI)的时序图；
图4是示出了SPI接口闪存单元的读出操作的时序图；
图5是示出了用于闪存单元的示例性位线架构和传感方案的电路图；
图6是示出了串行接口闪存单元的数据输出路径的方块图；
图7是示出了本领域公知的位线预充电方案的示意图；
图8是示出了启用SPI接口闪存单元的操作的字线的时序图；
图9是示出了在串行接口闪存单元中分别用于预充电、感测和锁存的时序的时序图；
图10是示出了根据本发明的实施方式的双列预充电方案的时序图；
图11和图12详细示出了双列预充电方案；
图13是示出了在双列预充电方案中的预充电、感测和数据输出多路传输的操作的时序图；
图14和图15示出了双列预充电方案中的位线-至-位线耦合噪声；以及
图16是示出了根据本发明的另一实施方式的双列预充电方案的时序图。
具体实施方式
在下文中，将结合附图来对本发明的示例性实施方式进行详细描述，以使得本领域技术人员能够易于实现本发明。然而，本发明能以多种方式实施，而不限于所述示例性实施方式。在附图中同样的标号表示同样的元件。
图10是示出了根据本发明的实施方式的双列预充电方案的时序图。与图9类似，将如图9所述的用于列选择信号YA、YB和YC的预解码的Y地址的分配方法应用于图10。也就是说，Yadd<7:6>地址被分配用于YC的预解码，Yadd<5:3>地址被分配用于YB的预解码，而Yadd<2:1>地址被分配用于YA的预解码。Yadd<0>地址被分配用于选择来自感测放大器S/A0至S/A15的十六个输出信号中的一个字节。
参见图10，预充电操作于第六SCK时钟信号启动，在该预充电操作中Yadd<2>地址(即YA信号的MSB)被输入。更具体地，因为只利用YA信号的第七LSB地址之前的第六Y地址时钟上的YA信号的MSB地址来执行预解码操作，所以四个局部位线中的两个同时预充电。此后，当YA信号的第七LSB地址输入时，两个预充电的局部位线中的未选定的一个进行预放电(即预充电关闭)，而选定的另一预充电的局部位线保持在预充电的状态中。
几个纳秒(ns)对于对另一局部位线进行预放电(disprecharge)来说是足够的，该另一局部位线是当YA信号的LSB地址在第七Y地址时钟输入时，从在第六Y地址时钟预充电的两个局部位线中被最后选择的。因此，该周期被用于维持一列(或位线)的预充电状态。当未选定的列完全预放电时，例如将晶体管(图5中的504)禁用而启动感测操作。
当感测操作完成时，将所感测的数据锁存。当Yadd<0>地址在第八Y地址时钟输入时，数据输出被多路传输至移位寄存器且数据与SCK时钟信号的下降沿同步地输出。
根据本实施方式，因为与现有技术相比预充电操作提前一个时钟启动，所以预充电时间可大大地缩短，从而能够进行高速操作。通常，因为用于对在第七Y地址时钟未选定的局部位线进行预放电的时间范围是约5ns至约8ns，用于感测和锁存操作的时间范围是约10ns至约20ns，所以SCK时钟的一个时钟周期可减少到15ns(66MHz)，从而能够进行高速操作。
图11和图12详细示出了双列预充电方案，其中最后选择了位于YA<0>地址的局部位线。
参见图11，当第六Y地址输入时，YA信号的LSB地址处于“无关的”状态，并且对在YA<0>地址和YA<1>地址的局部位线同时进行预充电。此后，当在第七Y地址时钟输入Yadd<0>地址时，对位于YA<1>地址的局部位线进行预放电。位于YA<0>地址的局部位线在预充电部分保持约几纳秒(ns)。然后，当YA开关晶体管完全关闭时启动感测操作。
在图12中，假定连接至位于YA<1>地址的局部位线的单元晶体管处于擦除状态。因为当启用字线W/L时，单元晶体管处于导通状态，所以位于YA<1>地址的局部位线通过单元晶体管而放电至地电压gnd。
当启动感测操作时，电流通过位于YA<0>地址的局部位线而流至选定的单元晶体管，并且感测放大器S/A的输入电平依靠单元晶体管处于擦除的或编程的状态而改变。更具体地，当单元处于编程的状态时，单元晶体管处于关闭状态，从而使在感测放大器S/A的VM节点处的输入电平升高。另一方面，当单元处于擦除的状态时，单元晶体管处于导通状态，从而使在感测放大器S/A的VM节点处的输入电平降低。在执行了预定时段的感测操作后，感测放大器S/A对数据进行感测和放大并且所感测的输出数据通过启用允许锁存信号而锁存。
图13是示出了在双列预充电方案中的预充电、感测和数据输出多路传输的操作的时序图。
参见图13，双列预充电操作在第六Y地址时钟启动，而感测操作和锁存操作在第七Y地址时钟启动。当数据输出在第八Y地址时钟被多路输出时，MSB数据DQ7与第八Y地址时钟的下降沿同步地输出。此后，连续地输出连续数据DQ6、DQ5...，等等。
图14和图15示出了双列预充电方案中的位线-至-位线耦合噪声。
参见图14，当Y地址以从YA<0>地址至YA<3>地址的次序被分配至局部位线、且未选定的局部位线被放电时，选定的局部位线受到耦合噪声效应的影响。因此，耦合噪声使感测容限(sensing margin)恶化。
在图15中示出Y地址中，偶数标号的局部位线分别耦合至偶数标号的局部位线，并且奇数标号的局部位线分别耦合至奇数标号的局部位线，从而形成该Y地址。也就是说，局部位线以YA<0>、YA<2>、YA<1>和YA<3>的次序排列。因此，当位于YA<0>和YA<1>地址的局部位线预充电且此后位于YA<1>地址的局部位线被预放电时，因为位于YA<2>地址的局部位线起屏蔽线的作用，所以位于YA<0>地址的局部位线不会引起对位于YA<1>地址的局部位线的耦合噪声。
图16是示出了根据本发明的另一实施方式的双列预充电方案的时序图。
参见图16，Y地址被选择性地分配用于列选择信号YA、YB和YC的预解码。更具体地，Yadd<7:6>地址被分配用于YC的预解码，Yadd<5，4，1>地址被分配用于YB的预解码，而Yadd<3:2>地址被分配用于YA的预解码。Yadd<0>地址被分配用于选择来自感测放大器S/A0至S/A15的十六个输出信号中的一个字节。
因为用于YA预解码的地址信号已经在第六Y地址时钟输入，所以一个局部位线从在第六Y地址时钟的四个局部位线中选择。然而，因为用于选择总位线的YB预解码地址的LSB在第七Y地址时钟输入，所以当YB预解码的LSB处于“无关的”状态时，对两个整体位线进行预充电。甚至当YB预解码的LSB在第七Y地址时钟输入且未选定的总位线被放电至地电压gnd时，位于YB<2>地址的总位线也起屏蔽线的作用。因此，能够消除在总位线以及局部位线上的耦合噪声效应。
工业适用性
根据本发明的串行闪存装置，在第一时钟对两个局部位线进行预充电后，在第二时钟对所述两个局部位线中的一个进行预放电并对另一局部位线的数据进行感测和放大。因此，与其中在每一时钟对相应的局部位线进行预充电的现有的预充电方法相比，根据本发明的串行闪存装置及其预充电方法，易于保证用于执行预充电操作和感测操作的时间。
此外，根据本发明的串行闪存装置，因为两个预充电的局部位线彼此不相邻，所以能够消除耦合噪声效应。
虽然对本发明的示例性实施方式进行了详细描述，但本发明并不限于该示例性实施方式，本领域技术人员可以理解，在不脱离如权利要求所公开的本发明的范围和精神的情况下，可对本发明进行各种修改、添加和置换。

Claims (9)

1.一种对串行闪存装置进行预充电的方法，其中与时钟同步地对单个局部位线数据进行感测，所述方法包括：
与第一时钟同步地对两个或更多局部位线进行预充电；以及
与第二时钟同步地对所述两个局部位线中的一个进行预放电，并对另一局部位线的数据进行感测和放大。
2.如权利要求1所述的方法，其中，在所述预充电操作中，所述两个预充电的局部位线彼此不相邻。
3.一种串行闪存装置，包括：
连接至多个存储器单元的局部位线；
开关晶体管，其响应于列选择信号将所述局部位线连接至总位线；以及
预充电晶体管，其响应于预充电信号对所述总位线进行预充电，
其中当在第一时钟激活所述列选择信号和所述预充电信号时，通过将所述局部位线中的两个或更多连接至所述总位线来对所述总位线进行预充电，以及
其中当在第二时钟停止所述列选择信号时，对所述两个局部位线中的一个进行预放电。
4.如权利要求3所述的装置，进一步包括对所述总位线的数据进行感测和放大的感测放大器，
其中所述感测放大器在所述第二时钟对所述另一局部位线的数据进行感测和放大。
5.如权利要求3所述的装置，其中在所述第一时钟预充电的所述两个或更多局部位线彼此不相邻。
6.如权利要求3所述的装置，其中偶数标号的局部位线分别耦合至偶数标号的局部位线，并且奇数标号的局部位线分别耦合至奇数标号的局部位线，以使得当由所述列选择信号选址时所述局部位线彼此不相邻。
7.一种串行闪存装置，包括：
连接至多个存储器单元的局部位线；
第一开关晶体管，其响应于第一列选择信号将所述局部位线连接至第一总位线；
第二开关晶体管，其响应于第二列选择信号将所述第一总位线连接至第二总位线；以及
预充电晶体管，其响应于预充电信号对所述第二总位线进行预充电，
其中当在第一时钟激活所述第二列选择信号时，所述第一局部位线中的两个或更多连接至所述第二总位线，
其中当在第二时钟激活所述第一列选择信号时，所述两个局部位线中的一个连接至所述第一总位线，以及
其中当在第三时钟停止所述第二列选择信号时，对所述两个总位线中的一个进行预放电。
8.如权利要求7所述的装置，进一步包括对所述第二总位线的数据进行感测和放大的感测放大器，
其中所述感测放大器在所述第三时钟对连接至另一第一总位线的所述局部位线的数据进行感测和放大。
9.如权利要求7所述的装置，其中在所述第一时钟连接至所述第二总位线的所述第一总位线中的两个或更多彼此不相邻。
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