CN101174456A - 非易失性存储器件和从其读取信息的方法 - Google Patents

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Abstract

一种非易失性存储器件包括存储单元阵列和电压控制器。所述存储单元阵列包括多个存储块，每个存储块包括多个单元串，其中，所述多个单元串的每一个包括第一选择晶体管、第二选择晶体管和在所述第一选择晶体管和第二选择晶体管之间串联的至少一个存储单元晶体管。所述电压控制器响应于对应于所述存储块的多个块选择信号而向连接到第一选择晶体管的第一选择线施加第一选择电压，向连接到第二选择晶体管的第二选择线施加第二选择电压，并且向连接到所述存储单元晶体管的字线施加字线电压。所述电压控制器通过在待机状态中向第二选择线施加第二选择线电压来将所述第二选择线预充电到预充电电压，其中，所述第二选择线电压等于所述预充电电压。

Description

非易失性存储器件和从其读取信息的方法
技术领域
本发明涉及一种非易失性存储器件，具体上，本发明涉及非易失性存储器件的电压控制器和读取非易失性存储器件的方法。
背景技术
利用F-N隧道效应来对在非易失性存储器件(诸如与非型快闪存储器件)中包括的单元晶体管进行编程和擦除操作。
例如，通过下述方式来在擦除操作中引起F-N隧道效应：通过向单元晶体管的控制栅极施加低电压(例如0V或者地电压)，并且通过向包含所述单元晶体管的半导体衬底(或主体)施加超过电源电压的高电压(例如20V)。结果产生的大电压差使得在浮置栅极和所述主体之间形成强电场，并且发生F-N隧道效应，其中，从浮置栅极向所述主体释放电子。这使得被擦除的单元晶体管的门限电压(Vth)在负值方向上偏移(例如Vth≤-3V)。在习惯术语中，将擦除状态指定为数据“1”，并且将处于该状态中的单元晶体管称为“导通(ON)”单元。
在例如编程操作中，向单元晶体管的控制栅极施加超过电源电压的高电压(例如18V)，并且向单元晶体管的漏极和半导体主体施加低电压(例如0V或者地电压)。当以这种方式偏置单元晶体管时，产生F-N隧道效应，并且向单元晶体管的浮置栅极注入电子。这使得被编程的单元晶体管的门限电压(Vth)在正值方向上偏移(例如Vth≥+1V)。通常将编程状态指定为数据“0”，并且所述单元晶体管被称为“截止(OFF)”单元。
图1是传统与非型快闪存储器件100的方框图。所述与非型快闪存储器件100包括存储单元阵列110、行选择电路130、行译码器电路(未示出)、页面缓冲器电路150(或者数据感测和锁存电路)和列译码器电路170。
所述存储单元阵列110包括多个存储块BLK0-BLKn，其中每个存储块具有多个单元串(n是正整数)。如图1中所示，所述多个单元串的每一个单元串包括：串选择晶体管SST，它连接到对应的位线(例如位线BL0)；地选择晶体管GST，它连接到公共源极线CSL；以及多个存储单元晶体管MC15-MC0，它们连接在所述串选择晶体管SST和所述地选择晶体管GST之间。所述存储单元晶体管MC15-MC0的每一个形成一个存储单元。图1图解了每个单元串16个存储单元的示例，但是，在每个串中包含的存储单元的数量可以在不同的与非快闪存储器件之间不同。
如图1中所示，所述串选择晶体管SST、存储单元MC15-MC0和地选择晶体管GST分别被以栅极连接到串选择线SSL、字线WL15-WL0和地选择线GSL。而且，如图所示，块选择晶体管BS17-BS0分别连接在线SSL、WL15-WL0和GSL与线SS、Si15-Si0和GS之间。所述块选择晶体管BS17-BS0由块选择信号BS共同控制。
行选择电路130响应于行译码器(未示出)以经由块选择晶体管BS0-BS17来从字线WL0-WL15中选择字线(或者页面)。在编程模式中，页面缓冲器电路150暂时存储要存储到被选字线(或者页面)的存储单元中的数据。在读取模式中，页面缓冲器电路150感测在被选字线(或者页面)的存储单元中存储的数据。所述页面缓冲器电路150包括多个页面缓冲器(或者数据感测和锁存块)，它们分别对应于与被选页面相关联的行(位线)。从被选页面的存储单元感测(读取)的数据位以预定单位(例如以字节×8为单位)经由列译码器电路170而输出。
如上所述的传统的与非型快闪存储器件需要相当多的时间来执行读取操作。这是因为以存储块为单位(而不是以存储单元为单位)来执行读取操作，并且所读取的数据通常必须在由处理器执行之前从快闪存储器中获取并且载入到主存储器(例如DRAM)中。为了克服该缺点，已引入一种具有现场执行(eXecute-In-Place，XIP)结构的快闪存储器件。
图2是用于说明一种具有XIP结构的快闪存储器200的读取操作的电路图。如图所示，在每个单元串中连接单个存储单元晶体管，因此允许处理器以相对高的速度来访问所存储的数据。而且，用于向串选择线SSL提供电压的导线彼此以金属短接(metal-strapped)，就像用于向地选择线GSL提供电压的导线那样。
而且，串选择线SSL直接连接到行选择电路。在读取操作之前的待机状态中，串选择线SSL和地选择线GSL被放电到地电压。当执行读取操作时，将电源电压(例如VPP)作为块选择信号施加到被选块的选择晶体管，而将地电压(例如0V)作为块选择信号施加到未选块的选择晶体管。
在读取操作期间，被选块的串选择线SSL和地选择线GSL的电压从地电压(0V)提高到读取电压VREAD。而且，将地电压(0V)施加到被选块的字线WL。在这种状态中，从被选位线的单元晶体管读出数据。
在如上所述的配置中，可以在读取操作期间在被选块的字线WL中产生耦合噪声，这是因为在串选择线SSL和地选择线GSL之间的耦合影响了字线WL。这会限制读取操作的精确执行。
发明内容
按照本发明的一个方面，提供了一种非易失性存储器件，它包括存储单元阵列和电压控制器。所述存储单元阵列包括多个存储块，每个存储块包括多个单元串，其中，所述单元串的每个包括第一选择晶体管、第二选择晶体管以及在所述第一和第二选择晶体管之间串联的至少一个存储单元晶体管。所述电压控制器响应于对应于所述存储块的多个块选择信号而向连接到第一选择晶体管的第一选择线施加第一选择电压，向连接到第二选择晶体管的第二选择线施加第二选择电压，并且向连接到存储单元晶体管的字线施加字线电压。所述电压控制器通过在待机状态中向第二选择线施加第二选择线电压来将第二选择线预充电到预充电电压，其中，所述第二选择线电压等于所述预充电电压。
按照本发明的另一个方面，提供了一种非易失性存储器件的读取方法。所述非易失性存储器件包括多个存储块，每一个存储块具有多个单元串，其中，每个单元串包括第一选择晶体管、第二选择晶体管以及在所述第一和第二选择晶体管之间串联的至少一个存储单元晶体管。所述方法包括：将连接到所述第二选择晶体管的第二选择线预充电到预充电电压；并且，响应于读取命令和寻址命令而对于从所述多个存储块中选择的一个存储块执行读取操作。
附图说明
通过下面参见附图详细说明，本发明的上述或其他方面和优点将会变得更加清楚，其中：
图1是传统与非型快闪存储器件的方框图；
图2是用于说明具有现场执行(XIP)结构的传统快闪存储器件的读取操作的方框图；
图3是按照本发明的一个实施例的非易失性存储器件的方框图；
图4是图解在传统非易失性存储器件的读取操作期间的耦合噪声的模拟结果的图；以及
图5是按照本发明的一个实施例的、在非易失性存储器件的读取操作期间的耦合噪声的模拟结果的图。
具体实施方式
以下，参见附图来详细说明本发明的例证和非限制性实施例。在整个说明书中，类似的附图标号表示类似的元件。
图3是按照本发明的一个实施例的非易失性存储器件300的一部分的方框图。具体上，图3用于描述非易失性存储器件300的读取操作。如图所示，非易失性存储器件300包括存储单元阵列310和电压控制器330，并且还可以包括行选择电路350。
存储单元阵列310可以包括一个或多个存储块，每个存储块包括多个单元串。仅仅举例而言，并且为了简化附图，图3图解了两个存储块和在每个存储块中的两个单元串。所述存储单元阵列310的存储块在此称为：被选块，其中要读取存储单元；未选块，其中不读取存储单元。
所述单元串的每一个包括第一选择晶体管、第二选择晶体管以及在所述第一和第二选择晶体管之间串联的至少一个存储单元晶体管MC。每个存储单元串连接在存储单元阵列310的位线和列选择线CSL之间，如在图3的示例中所示，被选存储块的单元串和未选存储块的单元串连接到同一位线。
在图3的示例中，以及在下面的说明中，第一选择晶体管是其以栅极连接到串选择线SSL的串选择晶体管SST，第二选择晶体管是以栅极连接到地选择线GSL的地选择晶体管GST。
而且，图3的示例图解了其中每个单元串包括单个存储单元晶体管并且以XIP结构配置的情况。本发明不限于这个方面，并且例如，可以在每个单元串中提供多个存储单元晶体管。
所述电压控制器330包括用于在存储单元阵列310的存储块的每一个的块选择晶体管BS0和BS1。块选择晶体管BS0和BS1以栅极连接到各自的块选择信号BS。在运行(例如编程、读取和擦除操作)中，块选择晶体管BS1响应于各自的块选择信号BS来向存储单元阵列310的串选择线SSL施加串选择电压SS，并且块选择晶体管BS0响应于各自的块选择信号来向存储单元阵列310的字线WL施加字线电压Si。例如，被选存储块的块选择信号BS可以是诸如VPP之类的高电压，而每个未选存储块的块选择信号BS可以是诸如地电压(0V)之类的低电压。
如图3中所示，与图2相对，电压控制器300未配备用于每个存储块的地选择线GSL的块选择晶体管。换句话说，存储块的地选择线GSL被直接施加地选择电压GS，而与相应的块选择信号BS的逻辑状态无关。将在此更详细地说明所述实施例的这个方面。
所述非易失性存储器件300可以还包括行选择电路350，它用于例如施加块选择信号BS并且对串选择线SSL预充电。例如，行选择电路350可以响应于当执行预定操作时输入的地址命令来输出相应的块信号BS。
在图3中，行选择电路350和电压控制器330被图解为分离的电路块。但是，这仅仅是用于说明性目的。对于在本实施例所属的技术领域中的普通技术人员应当显然：行选择电路350和电压控制器330可以被集成到单个电路块中，诸如行译码器块中。
本实施例部分的特征在于直接向第二选择线(例如地选择线GSL)施加第二选择线电压(例如地选择电压GS)。例如，承载存储单元阵列310的多个存储块的地选择电压GS的公共电压线直接地电连接到所述多个存储块的地选择线GSL。换句话说，在承载地选择电压GS的公共电压线和地选择线GSL之间没有插入块选择晶体管BS。
在如上所述的传统配置中，所述地选择线和所述串选择线在待机状态中保持在地电压。因此，如上所述，在启动读取操作时，所述地选择线和所述串选择线被同时驱动到读取电压。结果产生的耦合噪声可以对在其间插入的字线的电压产生负面影响。
相反，按照本实施例，所述地选择线GSL在待机状态期间被预充电到给定电压。优选但不是必须的，所述给定电压是读取电压。在本实施例中，通过在待机状态中向承载地选择电压GS的公共电压线施加第二电压来实现对地选择线的预充电。因为所述公共电压线直接电连接到地选择线GSL，因此，地选择线GSL在待机状态中被预充电到所述给定电压。即使在待机模式中块选择晶体管BS0和BS1可能处于截止状态中也是如此。
因为第二选择线GSL已经在待机状态中被预充电到读取电压，因此，字线WL在启动读取操作时不会受到耦合噪声的大的影响。例如，从本发明的实施例产生的耦合噪声可以小于传统配置的耦合噪声的一半。
在读取操作中，被选块的块选择信号BS被驱动到高电压(例如VPP)，这导通了被选存储块的块选择晶体管BS1和BS0。同样，向被选块的串选择线SSL施加串选择电压VREAD，并且向被选块的字线施加例如0V的字线电压Si。
未选块的块选择信号BS保持低电压(例如0V)，并且未选块的块选择晶体管BS1和BS0保持截止。虽然向未选块的地选择线GSL施加地选择电压GS，但是，未选块的串选择晶体管SST保持截止。
因为电压控制器330直接地向第二选择线GSL施加地选择电压GS，因此不必金属短接第二选择线GSL，由此减小了非易失性存储器件的面积。即，当将所述非易失性存储器件实现为芯片时，有可能减小芯片尺寸。
图4是图解在传统非易失性存储器件的读取操作期间的耦合噪声的模拟结果的图。图5是图解按照本发明的一个实施例的非易失性存储器件的读取操作期间的耦合噪声的模拟结果的图。
参见图4，在所述模拟中，当在待机状态中给出读取命令时，激活块选择线，然后，将第一选择线SSL和第二选择线GSL的电压提高到读取电压。在这种情况下，在字线WL中产生1.19V的噪声。所述噪声的产生是因为字线WL受到了由在第一选择线SSL和第二选择线GSL的电压升高而产生的耦合噪声的影响。
另一方面，参见图5，当在待机状态中给出读取命令时，激活块选择线，然后，因为第二选择线GSL已经在待机状态中被预充电到读取电压，所以仅仅将第一选择线SSL提高到读取电压。在这种情况下，在字线WL中产生650mV的噪声。在噪声上的大幅度降低归因于本发明的实施例，其中，在启动读取操作时仅仅提高第一选择线SSL的电压。
虽然已经相对于本发明的例证实施例具体示出和描述了本发明，但是本领域内的技术人员将明白，在不脱离由所附的权利要求限定的本发明的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求于2006年10月31日向韩国知识产权局提交的韩国专利申请第10-2006-0106715号的优先权，其公开通过引用被整体包含在此。

Claims (14)

1.一种非易失性存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储块，每个存储块包括多个单元串，其中，所述多个单元串的每一个单元串包括第一选择晶体管、第二选择晶体管以及在所述第一选择晶体管和第二选择晶体管之间串联的至少一个存储单元晶体管；以及
电压控制器，所述电压控制器响应于对应于所述存储块的多个块选择信号而向连接到所述第一选择晶体管的第一选择线施加第一选择电压，向连接到所述第二选择晶体管的第二选择线施加第二选择电压，以及向连接到所述存储单元晶体管的字线施加字线电压，
其中，所述电压控制器通过在待机状态中向所述第二选择线施加所述第二选择线电压来将所述第二选择线预充电到预充电电压，其中，所述第二选择线电压等于所述预充电电压。
2.按照权利要求1的非易失性存储器件，其中，所述预充电电压是读取电压。
3.按照权利要求1的非易失性存储器件，还包括行选择电路，用于向所述电压控制器提供用于从所述存储块中选择一个存储块的块选择信号。
4.按照权利要求1的非易失性存储器件，其中，被选存储块的块选择信号是第一选择电压，其中，其余的未选块的块选择信号是第二选择电压。
5.按照权利要求1的非易失性存储器件，其中，所述电压控制器响应于所述块选择信号而向所述第一选择线施加所述第一选择线电压以及向所述字线施加所述字线电压，并且，所述电压控制器直接向所述第二选择线施加所述第二选择线电压。
6.按照权利要求1的非易失性存储器件，其中，所述第一选择线是串选择线，而所述第二选择线是地选择线。
7.按照权利要求1的非易失性存储器件，其中，以现场执行结构来配置所述存储器件。
8.一种非易失性存储器件的读取方法，所述非易失性存储器件包括多个存储块，每个存储块具有多个单元串，其中，每个单元串包括第一选择晶体管、第二选择晶体管以及在所述第一选择晶体管和第二选择晶体管之间串联的至少一个存储单元晶体管，所述方法包括：
将连接到所述第二选择晶体管的第二选择线预充电到预充电电压；以及
响应于读取命令和寻址命令来对于从所述多个存储块中选择的一个存储块执行读取操作。
9.按照权利要求8的方法，其中，所述预充电电压是读取电压。
10.按照权利要求8的方法，其中，所述读取操作的执行包括：
响应于所述寻址命令而提供块选择信号，用于从所述多个存储块选择其上要执行读取操作的存储块；
向连接到被选存储块的第一选择晶体管的第一选择线和连接到被选块的存储单元晶体管的字线的未选字线施加所述读取电压，并且向所述字线的被选字线施加地电压；以及
从对应于被选字线的存储单元晶体管读取数据。
11.按照权利要求10的方法，其中，对应于其上要执行读取操作的存储块的块选择信号具有第一选择电压，并且其中，其余的对应于其上不执行读取操作的存储块的块选择信号具有第二选择电压。
12.按照权利要求10的方法，其中，响应于所述块选择信号而向所述第一选择线和所述字线施加所述电压，其中，直接向所述第二选择线施加电压。
13.按照权利要求8的方法，其中，所述第一选择线是串选择线，而所述第二选择线是地选择线。
14.按照权利要求8的方法，其中，以现场执行结构来配置所述非易失性存储器件。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840730A (zh) * 2009-03-13 2010-09-22 夏普株式会社 非易失性可变电阻元件的成型处理的控制电路及控制方法
CN105096996A (zh) * 2014-05-23 2015-11-25 北京兆易创新科技股份有限公司 一种零待机功耗串行接口存储器读取方法和装置
CN107767911A (zh) * 2016-08-22 2018-03-06 三星电子株式会社 非易失性存储器装置以及数据操作方法
CN109935250A (zh) * 2017-12-15 2019-06-25 旺宏电子股份有限公司 存储器装置及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
JP2012079377A (ja) * 2010-09-30 2012-04-19 Toshiba Corp 半導体記憶装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970005644B1 (ko) * 1994-09-03 1997-04-18 삼성전자 주식회사 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR100204804B1 (ko) * 1996-09-20 1999-06-15 윤종용 플래시 메모리 장치의 구동방법
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
JPH1186574A (ja) 1997-09-12 1999-03-30 Sony Corp 不揮発性半導体記憶装置
JP3486079B2 (ja) * 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
KR100316706B1 (ko) * 1999-02-01 2001-12-12 윤종용 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
JP3913952B2 (ja) * 1999-12-28 2007-05-09 株式会社東芝 半導体記憶装置
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP3730508B2 (ja) 2000-11-13 2006-01-05 株式会社東芝 半導体記憶装置およびその動作方法
KR100385229B1 (ko) 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR20020050367A (ko) 2000-12-21 2002-06-27 박종섭 플래쉬 메모리 소자의 센싱 회로
KR100463194B1 (ko) * 2001-02-16 2004-12-23 삼성전자주식회사 낸드형 플래쉬 메모리 장치의 프로그램 방법
JP3829088B2 (ja) 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP2004247026A (ja) * 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP2004326974A (ja) * 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及びｉｃカード
KR100535651B1 (ko) 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
KR100630535B1 (ko) * 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
KR100705221B1 (ko) * 2004-09-03 2007-04-06 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자 및 이를 이용한 플래쉬 메모리 셀의소거 방법
JP2006196061A (ja) * 2005-01-12 2006-07-27 Toshiba Corp 電圧切換回路、及びこれを用いた半導体記憶装置
US7212447B2 (en) * 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
KR100687424B1 (ko) * 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101840730A (zh) * 2009-03-13 2010-09-22 夏普株式会社 非易失性可变电阻元件的成型处理的控制电路及控制方法
CN101840730B (zh) * 2009-03-13 2013-06-19 夏普株式会社 非易失性可变电阻元件的成型处理的控制电路及控制方法
CN105096996A (zh) * 2014-05-23 2015-11-25 北京兆易创新科技股份有限公司 一种零待机功耗串行接口存储器读取方法和装置
CN105096996B (zh) * 2014-05-23 2018-02-09 北京兆易创新科技股份有限公司 一种零待机功耗串行接口存储器读取方法和装置
CN107767911A (zh) * 2016-08-22 2018-03-06 三星电子株式会社 非易失性存储器装置以及数据操作方法
CN107767911B (zh) * 2016-08-22 2023-05-23 三星电子株式会社 非易失性存储器装置以及数据操作方法
CN109935250A (zh) * 2017-12-15 2019-06-25 旺宏电子股份有限公司 存储器装置及其操作方法

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