KR20020050367A - 플래쉬 메모리 소자의 센싱 회로 - Google Patents

플래쉬 메모리 소자의 센싱 회로 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 센싱 회로에 관한 것으로, 비트라인의 소오스 단자에 소정 전압이 인가되는 플래쉬 메모리 셀 어레이와, 제 1 제어 신호에 따라 상기 플래쉬 메모리 셀 어레이에 소정의 전압을 인가하기 위한 제 1 스위칭 수단과, 기준 전압에 따라 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 센싱 노드의 전위 및 독출 신호에 따라 독출 전압을 인가하기 위한 제 3 및 제 4 스위칭 수단과, 상기 제 3 및 제 4 스위칭 수단을 통해 입력된 독출 전압을 유지하기 위한 래치 수단과, 제 2 제어 신호에 따라 상기 래치 수단을 초기화하기 위한 제 5 스위칭 수단을 포함하여 이루어져, 선택된 메모리 셀 어레이의 프리차지를 소오스 라인쪽으로 실시함으로써 프리차지 시간을 줄일 수 있고 이에 따라 소자의 동작 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 센싱 회로가 제시된다.

Description

플래쉬 메모리 소자의 센싱 회로{Sensing circuit for flash memory device}
본 발명은 플래쉬 메모리 소자의 센싱 회로에 관한 것으로, 특히 선택된 메모리 셀 어레이의 프리차지를 소오스 라인쪽으로 실시함으로써 프리차지 시간을 줄일 수 있고 이에 따라 소자의 동작 속도를 향상시킬 수 있는 플래쉬 메모리 소자의 센싱 회로에 관한 것이다.
도 1은 종래의 NAND형 플래쉬 메모리 소자의 센싱 회로도로서, 다음과 같이 구성된다.
하나의 비트라인에 다수의 메모리 셀(10)이 접속되어 제 1 선택 신호(SSL) 및 제 2 선택 신호(GSL)에 의해 구동되는 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)에 의해 비트라인이 선택된다. 비트라인과 센싱 노드인 제 1 노드(Q11) 사이에 제 1 제어 신호(BLSHF)에 따라 구동되어 비트라인과 센싱 회로를 전기적으로 연결시키는 제 3 NMOS 트랜지스터(N13)가 접속된다. 전원 단자(Vcc)와 제 1 노드(Q11) 사이에 기준 전압(Vref)에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 프로그램 신호인 제 2 제어 신호(SBL)에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다. 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 3 제어 신호(DCB)에 따라 구동되는 제 5 NMOS 트랜지스터(N15)가 접속된다. 제 2 노드(Q12)와 제 4 노드(Q14) 사이에 제 1 및 제 2 인버터(I11 및 I12)로 이루어진 래치 회로(11)와 제 2 래치 신호(L2)에 따라 구동되는 제 6 NMOS 트랜지스터(N16)가 접속된다. 제 3 노드(Q13)와 제 4 노드(Q14) 사이에 래치 회로(11)와 제 7 NMOS 트랜지스터(N17)가 접속된다. 제 4 노드(Q14)와 접지단자(Vss) 사이에 제 1 노드(Q11)의 전위에 따라 구동되는 제 8 NMOS 트랜지스터(N18)가 접속된다.
상기와 같이 구성되는 종래의 플래쉬 메모리 소자의 센싱 회로의 구동 방법을 도 2의 타이밍도를 이용하여 설명하면 다음과 같다.
제 1 구간(T1)에서 제 1 제어 신호(BLSHF)가 하이 상태로 인가되어 비트라인과 센싱 회로를 전기적으로 연결시킨다. 기준 전압(Vref)가 하이 상태로 인가되어 제 1 PMOS 트랜지스터(P11)를 턴오프시킨다. 제 2 제어 신호(SBL)가 로우 상태로 인가되어 제 4 NMOS 트랜지스터(N14)를 턴오프시키고, 제 3 제어 신호(DCB)가 하이 상태로 인가되어 제 5 NMOS 트랜지스터(N15)를 턴온시킨다. 이에 의해 비트라인 (BL)과 접지 단자(Vss) 사이에 전류 경로가 생성되어 비트라인이 디스차지된다.
제 2 구간(T2)에서 제 1 제어 신호(BLSHF)가 로우 상태로 인가되어 제 3 NMOS 트랜지스터(N13)를 턴오프시켜 비트라인과 센싱 회로와의 연결을 끊는다. 제 2 제어 신호(SBL) 및 제 3 제어 신호(DCB)가 각각 로우 상태로 인가되어 제 1 노드(Q11)로부터 접지 단자(Vss)로의 경로를 폐쇄한다. 그리고, 기준 전압(Vref)이 로우 상태로 인가되어 제 1 PMOS 트랜지스터(P11)를 턴온시켜 전원 전압(Vcc)을 제 1 노드(Q11)로 공급한다. 이에 의해 제 1 노드(Q11)의 전위는 하이 상태로 되고, 이 전위에 의해 제 8 NMOS 트랜지스터(N18)가 턴온되어 제 4 노드(Q14)의 전위는 로우 상태를 유지하게 된다. 이 상태에서 제 2 래치 신호(L2)가 하이 상태로 인가되어 제 6 NMOS 트랜지스터(N16)를 턴온시켜 제 2 노드(Q12)는 로우 상태로 되고,제 3 노드(Q13)은 하이 상태로 된다. 이에 따라 래치 회로(11)는 초기화된다.
제 3 구간(T3)에서 제 1 제어 신호(BLSHF)가 약 2.0V로 인가되어 제 3 NMOS 트랜지스터(N13)를 약하게 턴온시킨다. 기준 전압(Vref)이 로우 상태로 인가되어 전원 전압(Vcc)이 제 1 노드(Q11)로 공급된다. 제 1 노드(Q11)에 공급된 전원 전압(Vcc)은 약하게 턴온된 제 3 NMOS 트랜지스터(N13)를 통해 약 1.0V 정도가 비트라인(BL)에 인가되어 비트라인(BL)을 프리차지시킨다.
제 4 구간(T3)에서 제 1 제어 신호(BLSHF)가 약 2.0V로 인가되고, 기준 전압 (Vref)이 약 1.8V로 인가된다. 이때, 제 2 제어 신호(SBL) 및 제 3 제어 신호(DCB)는 로우 상태로 인가된다. 이에 의해 제 1 PMOS 트랜지스터(P11)를 통해 흐르는 전류를 약 1㎂ 정도로 유지한다. 이 상태에서 만약에 읽고자 하는 셀이 프로그램된 셀이라면 셀 전류가 흐르지 않아 제 1 노드(Q11)의 전위는 1V 정도 유지하지만, 읽고자 하는 셀이 소거된 셀이라면 셀 전류가 흘러 제1 노드(Q11)의 전위는 0V가 될 것이다. 이때, 비트라인이 충분히 디스차지된 후 제 1 래치 신호(L1)를 인에이블하게 되면 제 8 NMOS 트랜지스터(N18)에 의해 제 3 노드(Q13)의 상태가 결정되게 된다. 즉, 프로그램된 셀이라면 제 8 NMOS 트랜지스터(N18)가 턴온되어 제 3 노드 (Q13)의 전위가 하이 상태에서 로우 상태로 천이하고, 소거된 셀이라면 제 8 NMOS 트랜지스터(N18)는 턴오프되어 제 3 노드(Q13)의 전위는 하이 상태를 유지하게 된다. 이렇게 해서 센싱된 데이터가 제 2 및 제 3 노드(Q12 및 Q13)에 래치된다.
제 5 구간(T5)에서 제 1 제어 신호(BLSHF)가 하이 상태로 인가되어 제 3 NMOS 트랜지스터(N13)를 턴온시켜 비트라인과 센싱 회로 사이를 전기적으로 연결시킨다. 그리고, 기준 전압(Vref)이 하이 상태로 인가되어 제 1 PMOS 트랜지스터 (P11)를 턴오프시켜 제 1 노드(Q11)로 전원 전압(Vcc)를 공급하지 않는다. 이 상태에서 제 3 제어 신호(DCB)가 하이 상태로 인가되어 제 5 NMOS 트랜지스터(N15)를 턴온시키면 비트라인의 전위가 접지 단자(Vss)로 디스차지된다. 이로써 비트라인이 리커버리된다.
상기와 같이 구성 및 구동되는 종래의 플래쉬 메모리 소자의 센싱 회로는 비트라인으로 프리차지하는 방법을 사용하기 때문에 비트라인에 과도한 로딩 (loading)에 의해 프리차지 시간이 길어지게 된다. 또한, 프리차지 이후에 셀을 센싱할 때 소거 셀의 경우에는 비트라인의 전하를 디스차지시켜 래치 회로에 데이터를 센싱하게 된다. 그런데, 비트라인의 전하를 디스차지시키는데 선택된 비트라인 스트링에 따라서 빠지는 전류의 양이 다르고 수 ㎂의 전류를 빼내는데 그만큼 시간이 더 걸게 된다. 이에 따라 소자의 동작 속도가 저하된다.
본 발명의 목적은 선택된 메모리 셀 어레이의 프리차지 시간을 줄이고 이에 따라 소자의 동작 속도를 향상시킬 수 있는 플래시 메모리 소자의 센싱 회로를 제공하는데 있다.
본 발명의 다른 목적은 선택된 메모리 셀 어레이의 프리차지를 소오스 라인쪽으로 실시함으로써 프리차지 시간을 줄일 수 있고 이에 따라 소자의 동작 속도를향상시킬 수 있는 플래쉬 메모리 소자의 센싱 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 센싱 회로는 비트라인의 소오스 단자에 소정 전압이 인가되는 플래쉬 메모리 셀 어레이와, 제 1 제어 신호에 따라 상기 플래쉬 메모리 셀 어레이에 소정의 전압을 인가하기 위한 제 1 스위칭 수단과, 기준 전압에 따라 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 센싱 노드의 전위 및 독출 신호에 따라 독출 전압을 인가하기 위한 제 3 및 제 4 스위칭 수단과, 상기 제 3 및 제 4 스위칭 수단을 통해 입력된 독출 전압을 유지하기 위한 래치 수단과, 제 2 제어 신호에 따라 상기 래치 수단을 초기화하기 위한 제 5 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 소자의 센싱 회로도.
도 2는 도 1의 동작 타이밍도.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 센싱 회로도.
도 4는 도 3의 동작 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
20 : 플래쉬 메모리 셀 어레이21 : 래치 회로
N21 내지 N26 : 제 1 내지 제 6 NMOS 트랜지스터
P21 및 P22 : 제 1 및 제 2 PMOS 트랜지스터
I21 및 I22 : 제 1 및 제 2 인버터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 소자의 센싱 회로도로서, 다음과 같이 구성된다.
하나의 비트라인에 다수의 메모리 셀(20)이 접속되어 제 1 선택 신호(SSL) 및 제 2 선택 신호(GSL)에 의해 구동되는 제 1 및 제 2 NMOS 트랜지스터(N21 및 N22)에 의해 비트라인(BL)이 선택된다. 그리고, 제 2 NMOS 트랜지스터(N22)의 소오스 단자에는 소오스 전압(Vsource)이 인가된다. 즉, 모든 비트라인의 소오스 단자에는 결과적으로 소오스 전압(Vsource)이 인가된다. 비트라인(BL)과 센싱 노드인제 1 노드(Q21) 사이에 제 1 제어 신호(BLSHF)에 따라 비트라인과 센싱 회로를 전기적으로 연결시키는 제 3 NMOS 트랜지스터(N23)가 접속된다. 제 1 노드(Q21)와 접지 단자(Vss) 사이에 기준 전압(Vref)에 따라 구동되는 제 4 NMOS 트랜지스터(N24)가 접속된다. 독출 전압(Vread) 단자와 제 2 노드(Q22) 사이에 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)가 직렬 접속되는데, 제 1 PMOS 트랜지스터(P21)는 제 1 노드(Q21)의 전위에 따라 구동되고, 제 2 PMOS 트랜지스터(P22)는 독출 신호(READ)에 따라 구동된다. 제 1 노드(Q21)와 제 3 노드(Q23) 사이에 프로그램 신호인 제 2 제어 신호에 따라 구동되는 제 5 NMOS 트랜지스터(N25)가 접속된다. 제 2 노드(Q22)와 제 3 노드(Q23) 사이에 제 1 인버터(I21)와 제 2 인버터(I22)로 이루어진 래치 회로(21)가 접속된다. 래치 회로(21)와 접지 단자(Vss) 사이에 초기화 신호(INIT)에 따라 구동되는 제 6 NMOS 트랜지스터(N26)가 접속된다.
상기와 같이 구성되는 본 발명에 따른 플래쉬 메모리 소자의 센싱 회로의 구동 방법을 도 4의 타이밍도를 이용하여 설명하면 다음과 같다.
제 1 구간(T1)에서 제 1 제어 신호(BLSHF)가 하이 상태로 인가되어 제 3 NMOS 트랜지스터(N23)를 턴온시킨다. 이에 의해 비트라인과 센싱 회로가 전기적으로 연결된다. 기준 전압(Vref) 단자로부터 전원 전압(Vcc)이 인가되어 제 1 노드(Q21)와 접지 단자(Vss) 사이의 전류 경로를 설정한다. 이에 의해 비트라인의 전하가 접지 단자(Vss)로 디스차지되고, 제 1 노드(Q21)는 로우 상태의 전위를 유지한다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 1 PMOS 트랜지스터(P21)가 턴온되지만, 하이 상태로 인가되는 독출 신호(READ)에 의해 제 2 PMOS 트랜지스터(P22)가 턴오프되어 독출 전압 (Vread)이 제 2 노드(Q22)에 인가되지 못한다. 한편, 하이 상태의 초기화 신호(INIT)에 의해 제 6 NMOS 트랜지스터(N26)가 턴온되어 제 2 노드(Q22)의 전위를 로우 상태로 천이시킨다. 이에 의해 래치 회로(11)가 초기화된다.
제 2 구간(T2)에서 제 1 제어 신호(BLSHF)가 하이 상태로 인가되어 제 3 NMOS 트랜지스터(N23)를 턴온시키고, 기준 전압(Vref)로 인가되어 제 4 NMOS 트랜지스터(N24)를 턴오프시킨다. 이에 의해 비트라인과 센싱 회로 사이의 경로가 설정되며, 제 1 노드(Q21)와 접지 단자(Vss) 사이의 경로가 설정되지 않는다. 또한, 제 2 제어 신호(SBL)가 로우 상태로 인가되어 제 5 NMOS 트랜지스터(N25)가 턴오프되어 제 1 노드(Q21)와 제 2 노드(Q22) 사이의 경로가 설정되지 않으며, 초기화 신호(INIT)가 로우 상태로 인가되어 제 6 NMOS 트랜지스터(N26)가 턴오프되어 제 2 노드(Q22)와 접지 단자(Vss) 사이의 경로가 설정되지 않는다. 한편, 하이 상태의 전위를 유지하는 제 1 노드(Q21)의 전위에 의해 제 1 PMOS 트랜지스터(P21)가 턴온되어 독출 전압(Vread)가 인가되지만, 독출 신호(READ)가 하이 상태로 인가되어 제 2 PMOS 트랜지스터(P22)를 턴오프시키기 때문에 독출 전압(Vread)는 제 2 노드(Q22)로 공급되지 않는다. 그런데, 셀의 소오스 단자에 전원 전압(Vcc)의 소오스 전압(Vsource)이 인가되어 소오스 단자로부터 비트라인을 프리차지시킨다. 이때, 선택된 셀이 소거 상태일 경우 비트라인은 차징되어 약 1.5V 정도의 전압을 유지하고, 선택된 셀이 프로그램 상태일 경우 비트라인을 플로팅 상태가 되어 차징되지 않고 거의 0V 정도를 유지하게 된다.
제 3 구간(T3)에서 제 1 제어 신호(BLSHF)가 하이 상태로 인가되어 제 3 NMOS 트랜지스터(N23)를 턴온시키고, 기준 전압(Vref)가 전원 전압(Vcc)보다 낮은 전압으로 인가되어 제 4 NMOS 트랜지스터(N24)를 약하게 턴온시킨다. 이에 의해 제 4 NMOS 트랜지스터(N24)를 통해 약 1㎂ 정도의 전류가 흐르게 되어 그 만큼의 제 1 노드(Q21)의 전류를 빼주게 된다. 이때, 제 1 노드(Q21)는 셀이 프로그램된 상애이면 프리차지 구간(제 2 구간)에서 차징되지 않은 상태이므로 플로팅 상태에서 제 4 NMOS 트랜지스터(N24)가 턴온되면 바로 로우 상태로 천이된다. 즉, 제 1 노드(Q21)의 전위가 로우 상태가 되므로, 이 전위에 의해 제 2 PMOS 트랜지스터(P21)가 턴온된다. 그리고, 이때 독출 신호(READ)가 로우 상태로 인가되면 제 2 PMOS 트랜지스터(P22)가 턴온되고, 이에 따라 제 2 노드(Q22)의 전위가 하이 상태로 되어 프로그램된 셀이 센싱되어 래치된다. 반대로 소거된 셀이면 제 4 NMOS 트랜지스터(N24)에 흐르는 전류보다 소오스를 통해 유입되는 전류가 커서 약 1.5V를 유지한다. 이때 제 1 노드(Q21)은 하이 상태가 되어, 이 전위에 의해 제 1 PMOS 트랜지스터(P21)는 턴오프되어 제 2 노드(Q22)는 로우 상태로 된다. 이때, 독출 전압(Vread)은 2V로 인가되지만, 제 1 PMOS 트랜지스터(P21)이 턴오프되어 제 2 노드(Q22)로 전압을 공급하지 못한다.
제 4 구간(T4)에서 제 1 제어 신호(BLSHF)가 하이 상태로 인가되어 제 3 NMOS 트랜지스터(N23)가 턴온되고, 기준 전압(Vref)가 하이 상태로 인가되어 제 4 NMOS 트랜지스터(N24)가 턴온되어 비트라인에 차징된 전하가 접지 단자(Vss)로 디스차지된다. 이로써 비트라인이 리커버리된다.
상술한 바와 같이 본 발명에 의하면 선택된 플래쉬 메모리 셀을 소오스쪽으로 프리차지시켜 프리차지 시간을 줄일 수 있고, 프리차지가 되면 이미 소거된 셀은 셀에 의하여 비트라인이 차징되지만 프로그램된 셀이면 디스차지된 상태를 유지하게 되므로 센싱할 때 따로 비트라인을 차징한다거나 디스차지하는 시간이 필요하지 않아 센싱 시간을 빠르게 할 수 있어 결과적으로 소자의 동작 속도를 향상시킬 수 있다.

Claims (5)

  1. 비트라인의 소오스 단자에 소정 전압이 인가되는 플래쉬 메모리 셀 어레이와,
    제 1 제어 신호에 따라 상기 플래쉬 메모리 셀 어레이에 소정의 전압을 인가하기 위한 제 1 스위칭 수단과,
    기준 전압에 따라 센싱 노드의 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 센싱 노드의 전위 및 독출 신호에 따라 독출 전압을 인가하기 위한 제 3 및 제 4 스위칭 수단과,
    상기 제 3 및 제 4 스위칭 수단을 통해 입력된 독출 전압을 유지하기 위한 래치 수단과,
    제 2 제어 신호에 따라 상기 래치 수단을 초기화하기 위한 제 5 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 센싱 회로.
  2. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 플래쉬 메모리 셀 어레이와 상기 센싱 노드 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 소자의 센싱 회로.
  3. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 센싱 노드와 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 소자의 센싱 회로.
  4. 제 1 항에 있어서, 상기 제 3 및 제 4 스위칭 수단은 상기 독출 전압 입력 단자 및 상기 래치 회로 사이에 직력 접속되어 상기 센싱 노드의 전위 및 상기 독출 신호에 따라 각각 구동하는 제 1 및 제 2 PMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 소자의 센싱 회로.
  5. 제 1 항에 있어서, 상기 제 5 스위칭 수단은 상기 래치 회로 및 상기 접지 단자 사이에 접속된 NMOS 트랜지스터인 것을 특징으로 하는 플래쉬 메모리 소자의 센싱 회로.
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