CN107767911A - 非易失性存储器装置以及数据操作方法 - Google Patents

非易失性存储器装置以及数据操作方法 Download PDF

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Abstract

非易失性存储器装置以及数据操作方法。一种非易失性存储器装置，包括：存储器单元阵列和行解码器电路。在将第一预脉冲施加到连接到第一虚拟存储器单元的第一虚拟字线之后，在将第二预脉冲施加到连接到第二虚拟存储器单元的第二虚拟字线之后，行解码器电路导通选择的存储器块的多个单元串的存储器单元。

Description

非易失性存储器装置以及数据操作方法
本申请要求于2016年8月22日提交到韩国知识产权局的第10-2016-0106284号韩国专利申请的优先权以及于2017年8月21日提交的第15/681,479号美国专利申请的优先权，所述专利申请的全部内容通过引用合并于此。
技术领域
在此描述的本发明构思的实施例涉及一种半导体存储器，具体地，涉及非易失性存储器装置、包括非易失性存储器装置的存储装置以及非易失性存储器装置的读取方法。
背景技术
存储装置是指在主机装置(诸如，计算机、智能电话和智能平板)的控制下存储数据的装置。存储装置包括在磁盘上存储数据的装置(诸如，硬盘驱动器(HDD))以及将数据存储在半导体存储器中的装置，特别是非易失性存储器(诸如，固态驱动器(SSD)或内存卡)。
只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器装置、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)都是不同类型的非易失性存储器的示例。
随着半导体制造技术的发展，存储装置的集成度及其体积不断增加。存储装置的高集成度使得可以降低制造存储装置所需的成本。然而，存储装置的高集成度导致存储装置的缩小和结构变化，从而出现各种新的问题。由于这些问题可能会对存储装置中存储的数据造成损害，因此可能会降低存储装置的可靠性。需要能够提高存储装置的可靠性的方法和装置。
发明内容
本发明构思的实施例提供一种可提供提高的可靠性的非易失性存储器装置、包括非易失性存储器装置的存储装置以及非易失性存储器装置的读取方法。
本发明构思实施例的一方面旨在提供一种非易失性存储器装置，所述非易失性存储器装置包括至少一个存储器块和行解码器电路。存储器块至少包括第一存储器块，第一存储器块包含以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线(SSL)的串选择晶体管(SST)、连接到地选择线(GSL)的地选择晶体管(GST)、连接到字线的多个非易失性存储器单元以及连接到第一虚拟字线的第一虚拟存储器单元和连接到第二虚拟字线的第二虚拟存储器单元。行解码器电路被配置为在数据读取操作期间，将电压波形施加到SSL、GSL、字线以及第一虚拟字线和第二虚拟字线，包括：将串线选择电压施加到针对选择的单元串的选择的SSL，以导通选择的单元串的选择的SST；将地线选择电压施加到针对选择的单元串的选择的GSL，以导通选择的单元串的选择的GST；将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；将SSL预脉冲施加到未选择的单元串的SSL，然后施加未选择的SSL电压，以截止未选择的单元串的SST；将GSL预脉冲施加到未选择的单元串的GSL，然后施加未选择的GSL电压，以截止未选择的单元串的GST；将第一虚拟字线预脉冲施加到第一虚拟字线，使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；将第二虚拟字线预脉冲施加到第二虚拟字线，使得第二虚拟存储器单元导通然后截止，并随后将第二虚拟字线电压施加到第二虚拟字线，以再次导通第二虚拟单元。
在实施例中，施加第一虚拟字线预脉冲和第二虚拟字线预脉冲，使得第一虚拟单元和第二虚拟单元在彼此大致相同的时间截止。
在实施例中，在SSL预脉冲的结束和GSL预脉冲的结束之前，施加第一虚拟字线预脉冲和第二虚拟字线预脉冲。
在实施例中，所述非易失性存储器装置包括：电压生成器；第一虚拟字线通过晶体管，连接在电压生成器与第一虚拟字线之间，以响应于施加到第一虚拟字线通过晶体管的控制端的第一虚拟字线通过晶体管控制脉冲而将第一虚拟字线预脉冲施加到第一虚拟字线；第二虚拟字线通过晶体管，连接在电压生成器与第二虚拟字线之间，以响应于施加到第二虚拟字线通过晶体管的控制端的第二虚拟字线通过晶体管控制脉冲而将第二虚拟字线预脉冲施加到第二虚拟字线，其中，第二虚拟字线通过晶体管控制脉冲的持续时间小于第一虚拟字线通过晶体管控制脉冲的持续时间。
在实施例中，第二虚拟字线通过晶体管控制脉冲在第一虚拟字线通过晶体管控制脉冲结束之前结束，其中，第二虚拟字线预脉冲的恢复时间大于第一个虚拟字线预脉冲的恢复时间。
本发明构思的实施例的另一方面旨在提供一种非易失性存储器装置，所述非易失性存储器装置包括至少一个存储器块和行解码器电路。存储器块至少包括第一存储器块，第一存储器块包含以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线(SSL)的串选择晶体管(SST)、连接到地选择线(GSL)的地选择晶体管(GST)、连接到字线的多个非易失性存储器单元以及连接到第一虚拟字线的第一虚拟存储器单元和连接到第二虚拟字线的第二虚拟存储器单元。行解码器电路被配置为在数据读取操作期间，将电压波形施加到SSL、GSL、字线以及第一虚拟字线和第二虚拟字线，包括：将串线选择电压施加到针对选择的单元串的选择的SSL，以导通选择的单元串的选择的SST；将地线选择电压施加到针对选择的单元串的选择的GSL，以导通选择的单元串的选择的GST；将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；将SSL预脉冲施加到未选择的单元串的SSL，然后施加未选择的SSL电压，以截止未选择的单元串的SST；将GSL预脉冲施加到未选择的单元串的GSL，然后施加未选择的GSL电压，以截止未选择的单元串的GST；将第一虚拟字线预脉冲施加到第一虚拟字线，使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；将第二虚拟字线预脉冲施加到第二虚拟字线，使得第二虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元。其中，行解码器电路还被配置为：在数据读取操作结束时，将正恢复电压施加到字线和第一虚拟字线和第二虚拟字线。
本发明构思的实施例的另一方面旨在提供一种针对非易失性存储器装置执行数据操作的方法，所述非易失性存储器装置包括：至少一个存储器块，存储器块包括以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线(SSL)的串选择晶体管(SST)、连接到地选择线(GSL)的地选择晶体管(GST)、连接到字线的多个非易失性存储器单元以及连接到第一虚拟字线和第二虚拟字线的第一虚拟存储器单元和第二虚拟存储器单元。所述方法包括：将串线选择电压施加到针对选择的单元串的选择的SSL，以导通选择的单元串的选择的SST；将地线选择电压施加到针对选择的单元串的选择的GSL，以导通选择的单元串的选择的GST；将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；将SSL预脉冲施加到未选择的单元串的SSL，然后施加未选择的SSL电压，以截止未选择的单元串的SST；将GSL预脉冲施加到未选择的单元串的GSL，然后施加未选择的GSL电压，以截止未选择的单元串的GST；将第一虚拟字线预脉冲施加到第一虚拟字线，使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；将第二虚拟字线预脉冲施加到第二虚拟字线，使得第二虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元。
本发明构思的实施例的另一方面涉及提供一种针对非易失性存储器装置执行数据操作的方法，所述非易失性存储器装置包括：至少一个存储器块，存储器块包括以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线(SSL)的串选择晶体管(SST)、连接到地选择线(GSL)的地选择晶体管(GST)、连接到字线的多个非易失性存储器单元以及连接到第一虚拟字线和第二虚拟字线的第一虚拟存储器单元和第二虚拟存储器单元。所述方法包括：将串线选择电压施加到针对选择的单元串的选择的SSL，以导通选择的单元串的选择的SST；将地线选择电压施加到针对选择的单元串的选择的GSL，以导通选择的单元串的选择的GST；将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；将SSL预脉冲施加到未选择的单元串的SSL，然后施加未选择的SSL电压，以截止未选择的单元串的SST；将GSL预脉冲施加到未选择的单元串的GSL，然后施加未选择的GSL电压，以截止未选择的单元串的GST；将第一虚拟字线预脉冲施加到第一虚拟字线，使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；将第二虚拟字线预脉冲施加到第二虚拟字线，使得第二虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；在数据读取操作结束时，将正恢复电压施加到字线以及第一虚拟字线和第二虚拟字线。
根据实施例，所述方法还包括：随着温度的升高，减少第二虚拟字线预脉冲的恢复时间。
根据实施例，所述方法还包括：随着温度的升高，减小第二虚拟字线预脉冲的幅度。
根据实施例，所述方法还包括：随着读取通过电压的增大，增加第二虚拟字线预脉冲的恢复时间。
根据实施例，所述方法还包括：随着读取通过电压的增大，增大第二虚拟字线预脉冲的幅度。
根据实施例，第一虚拟字线电压小于未选择的串选择线电压，未选择的串选择线电压小于或等于未选择的地选择线电压，未选择的地选择线电压小于或等于读取通过电压。
根据实施例，第一虚拟字线预脉冲的持续时间和第二虚拟字线预脉冲的持续时间均小于串选择线预脉冲的持续时间和地选择线预脉冲的持续时间。
附图说明
根据下面参考附图的描述，上述和其它目的和特征将变得清楚，其中，除非另有说明，否则，贯穿各个附图，相同的标号表示相同的部件。
图1是示出根据本发明构思的实施例的非易失性存储器装置的框图。
图2示出根据本发明构思的实施例的存储器块的示例。
图3是示出根据本发明的实施例的非易失性存储器装置执行读取操作的方法的流程图。
图4示出基于图3的流程图施加到存储器块的电压的波形的示例。
图5更详细地示出施加到串选择晶体管的预脉冲和施加到第二虚拟存储器单元的预脉冲。
图6示出施加到虚拟存储器单元的预脉冲的示例。
图7示出不同预脉冲被分别施加到虚拟存储器单元的示例。
图8示出图2的存储器块的单元串的结构的示例。
图9是示出行解码器电路的虚拟字线通过晶体管控制脉冲以及施加到相应的虚拟存储器单元的结果电压的示例的曲线图。
图10示出当选择靠近共源极线的第二字线时的未选择的单元串的示例。
图11示出图4的一些电压在剩余电压之前被施加到存储器块的示例。
图12示出施加到存储器块的选择的单元串的电压的波形的示例。
图13示出在不使用预脉冲的读取操作期间施加到选择的存储器块的选择的单元串的电压的波形的示例。
图14示出在不使用预脉冲的读取操作期间施加到选择的存储器块的未选择的单元串的电压的波形的示例。
图15是示出根据本发明构思的实施例的存储装置的框图。
图16是示出存储装置选择读取操作或编程验证读取模式的示例的流程图。
具体实施方式
下面将参考附图更全面地描述本发明的实施例，使得本领域普通技术人员实现本发明的实施例。
图1是示出根据本发明构思的实施例的非易失性存储器装置110的框图。参照图1，非易失性存储器装置110可包括存储器单元阵列111、行解码器电路113、页缓冲器电路115、数据输入/输出电路117和控制逻辑电路119。
存储器单元阵列111包括多个存储器块BLK1至BLKz。存储器块BLK1至BLKz中的每一个存储器块包括多个存储器单元。存储器块BLK1至BLKz中的每一个存储器块可经由至少一条地选择线GSL、多条字线WL、多条虚拟字线DWL和至少一条串选择线SSL连接到行解码器电路113。存储器块BLK1至BLKz中的每一个存储器块可经由多条位线BL连接到页缓冲器器电路115。存储器块BLK1至BLKz可共同连接到所述多条位线BL。存储器块BLK1至BLKz中的存储器单元可具有彼此相同的结构。
在实施例中，存储器块BLK1至BLKz中的每一个存储器块可以是在一个擦除操作中可被一起全部擦除的存储器单元的单位。也就是说，存储器单元阵列111中的存储器单元可以以存储器块为单位被擦除。属于存储器块的存储器单元可在彼此相同的时间被擦除。在另一实施例中，存储器块BLK1至BLKz中的每一个存储器块可被划分成多个子块。在这种情况下，每个子块可以是在一次擦除操作中可被一起全部擦除的存储器单元的单位。
行解码器电路113经由多条地选择线GSL、多条字线WL、多条虚拟字线DWL和多条串选择线SSL连接到存储器单元阵列111。行解码器电路113根据控制逻辑电路119的控制进行操作。行解码器电路113可对经由输入/输出通道从控制器120(参照图15)接收的地址进行解码，并且可基于解码的地址来控制在编程、读取或擦除操作期间将被施加到串选择线SSL、字线WL、虚拟字线DWL和地选择线GSL的电压。
页缓冲器电路115经由位线BL连接到存储器单元阵列111。页缓冲器电路115通过多条数据线DL连接到数据输入/输出电路117。页缓冲器电路115可在控制逻辑电路119的控制下操作。在编程操作期间，页缓冲器电路115可将将被编程的数据存储在存储器单元中。页缓冲器电路115可基于存储的数据将电压施加到位线BL。在读取操作或验证读取操作期间，页缓冲器电路115可感测位线BL上的电压，并且可将感测的结果存储在其中。
数据输入/输出电路117经由数据线DL与页缓冲器电路115连接。数据输入/输出电路117可经由输入/输出通道将由页缓冲器电路115读取的数据输出到控制器120，并且可将经由输入/输出通道从控制器120接收的数据提供给页缓冲器电路115。
控制逻辑电路119可经由输入/输出通道从控制器120接收命令，并且可经由控制通道从控制器120接收控制信号。控制逻辑电路119可对接收的命令进行解码，并且可基于解码的命令来控制非易失性存储器装置110。例如，控制逻辑电路119可控制非易失性存储器装置110，以执行编程、读取或擦除操作。
控制逻辑电路119包括选择线预脉冲控制器SLPC和虚拟字线预脉冲控制器DWLPC。选择线预脉冲控制器SLPC可控制行解码器电路113，使得在读取操作期间，选择线预脉冲被施加到选择的存储器块中的未选择的单元串的选择线(例如，串选择线或地选择线)。虚拟字线预脉冲控制器DWLPC可控制行解码器电路113，使得在读取操作期间，预脉冲(或虚拟字线预脉冲)被施加到选择的存储器块的虚拟字线。
在实施例中，选择的存储器单元可表示在读取操作(或编程操作)期间通过地址被选择为读取目标的存储器单元。选择的存储器块可表示包括选择的存储器单元的存储器块。选择的单元串可表示包括被选择为读取目标的选择的存储器块的存储器单元的单元串。选择的选择线可表示连接到选择的存储器块的选择的单元串的串选择线或地选择线。选择的字线可表示连接到包括选择的存储器块中的选择的存储器单元的存储器单元的字线。未选择的字线可表示未连接到选择的存储器块中的选择的存储器单元的字线。预脉冲可以是具有在导通施加了预脉冲的存储器单元、虚拟存储器单元，地选择晶体管或串选择晶体管之后，截止这些存储器单元、虚拟存储器单元、地选择晶体管或串选择晶体管的波形的信号。
图2示出根据本发明构思的实施例的存储器块BLKa的示例。参照图1和图2，多个单元串CS可以以行和列布置在基底SUB上。单元串CS可以共同连接到在基底SUB上(或在基底SUB内)形成的共源极线CSL。在图2中，举例说明了基底SUB的位置，来帮助理解存储器块BLKa的结构。在图2中将实施例举例说明为，共源极线CSL连接到单元串CS的下端。在实施例中，共源极线CSL电连接到单元串CS的下端情况是足够的。然而，实施例不限于共源极线CSL物理地位于单元串CS的下端的情况。图2中将实施例举例说明为，单元串CS被布置成四乘四矩阵。然而，存储器块BLKa中的单元串CS的数量可以大于或小于4。
每行的单元串可连接到第一地选择线GSL1至第四地选择线GSL4中的对应的一个地选择线以及第一串选择线SSL1至第四串选择线SSL4中的对应的一个串选择线。每列的单元串可连接到第一位线BL至第四位线BL4中的对应的一个位线。为了便于说明，可在图2中简略地描绘连接到第二地选择线GSL2和第三地选择线GSL3或第二串选择线SSL2和第三串选择线SSL3的单元串。
每个单元串CS可包括连接到对应的地选择线的至少一个地选择晶体管GST、连接到第一虚拟字线DWL1的第一虚拟存储器单元DMC1、分别连接到多条字线WL1至WL8的多个存储器单元MC、连接到第二虚拟字线DWL2的第二虚拟存储器单元DMC2以及分别连接到串选择线SSL的串选择晶体管SST。在每个单元串CS中，地选择晶体管GST、第一虚拟存储器单元DMC1、存储器单元MC、第二虚拟存储器单元DMC2和串选择晶体管SST可沿着与基底SUB垂直的方向彼此串联连接，并且可沿着与基底SUB垂直的方向依次堆叠。
在实施例中，如图2所示，可在每个单元串CS中的地选择晶体管GST与存储器单元MC之间布置一个或多个虚拟存储器单元。在每个单元串CS中，可在串选择晶体管SST与存储器单元MC之间布置一个或多个虚拟存储器单元。在每个单元串CS中，可在存储器单元MC之间布置一个或多个虚拟存储器单元。虚拟存储器单元可具有与存储器单元MC相同的结构，并且可不被编程(例如，编程禁止)或者可与存储器单元MC不同地编程。例如，当存储器单元被编程以形成两个或更多个阈值电压分布时，虚拟存储器单元可被编程为具有一个阈值电压分布范围，或者具有比存储器单元MC的阈值电压分布的数量少的数量。
单元串CS的被布置在距基底SUB或者地选择晶体管GST相同的高度(或顺序)的存储器单元可彼此电连接。不同单元串CS的被布置在距基底SUB或者地选择晶体管GST不同的高度(或顺序)的存储器单元可彼此电分离。在图2中将实施例举例说明为，相同高度的存储器单元连接到相同的字线。然而，相同高度的存储器单元可在形成这些存储器单元的平面中彼此直接连接，或者可通过诸如金属层的另一层间地彼此连接。
可以以三维(3D)存储器阵列提供存储器块BLKa。3D存储器阵列一体地形成在具有设置在硅基底上的有源区域的存储器单元MC的阵列的一个或多个物理级中，以及可包括与这些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可位于该基底上或内。术语“一体(monolithic)”表示阵列的每级的层被直接沉积在3D存储器阵列的每个下面的级的层上。
在本发明构思的实施例中，3D存储器阵列包括这种垂直NAND串(或单元串)，即，所述垂直NAND串(或单元串)被垂直取向使得至少一个存储器单元位于另一存储器单元的上方。至少一个存储器单元可包括电荷捕获层。每个垂直NAND串还可包括放置于存储器单元MC上的至少一个选择晶体管。所述至少一个选择晶体管可具有与存储器单元MC相同的结构，并且可与存储器单元MC统一形成。
通过引用合并于此的下面的专利文件描述用于三维存储器阵列的合适的配置，其中，三维存储器阵列被配置为具有在级之间共享的字线和/或位线的多个级：专利号为第7,679,133号、第8,553,466号、第8,654,587号、第8,559,235号的美国专利以及公开号为2011/0233648的美国专利。
图3是示出根据本发明构思的实施例的非易失性存储器装置110执行读取操作的方法的流程图。参照图1和图3，非易失性存储器装置110可响应于从控制器120(参照图15)接收的读取命令和地址来执行读取操作。在实施例中，假设存储器块BLKa的与第一串选择线SSL1和第四字线WL4对应的存储器单元被选择为读取目标。
在操作S110，行解码器电路113将通过读取电压施加到选择的存储器块BLKa的未选择的字线WL1至WL3和WL5至WL8。在操作S120，行解码器电路113将选择读取电压施加到选择的字线WL4。通过读取电压可以是足以导通存储器单元MC的高电压，而不管存储器单元中是否存储有任何数据。选择读取电压可具有存储器单元MC基于在存储器单元MC中写入的数据而具有的阈值电压分布范围之间的电平。
在操作S130，行解码器电路113可导通选择的单元串(即，连接到第一串选择线SSL1的单元串)的地选择晶体管GST和串选择晶体管SST。
在操作S140，当未选择的字线的电压增加到它们的目标电平时，行解码器电路113可将地选择线(GSL)预脉冲施加到未选择的串(即，第二串选择线SSL2至第四串选择线SSL4)的每一个地选择晶体管GST，将串选择线(SSL)预脉冲施加到未选择的串(即，第二串选择线SSL2至第四串选择线SSL4)的每一个串选择晶体管SST。
在操作S150，当未选择的字线的电压增加到读取电压的目标电平时，行解码器电路113可将虚拟字线预脉冲施加到第一虚拟字线DWL1和第二虚拟字线DWL2中的每一个虚拟字线。然后，行解码器电路113可开启第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2。例如，行解码器电路113可将通过读取电压施加到第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2。
图4示出基于图3的流程图施加到存储器块BLKa的电压的波形的示例。在图4中举例说明了施加到存储器块BLKa的未选择的单元串的电压的波形。在图4中，横坐标表示时间(T)，纵坐标表示电压(V)。
参照图1至图4，在T0，可将电压施加到存储器块BLKa。然而，将电压施加到存储器块BLKa的时间点可不限于相同的时间点。例如，图4所示的一些电压可在剩余的电压之前被施加。
通过读取电压Vread_p被施加到存储器块BLKa的未选择的字线WL1至WL3和WL5至WL8(操作S110)。未选择的字线WL1至WL3和WL5至WL8的电压可逐渐增加到通过读取电压Vread_p的目标电平，并且可在T4达到目标电平(见图5)。在实施例中，通过读取电压Vread_p的电平可以是可变的。例如，通过读取电压Vread_p的目标电平可随着基底SUB与存储器单元MC之间的距离的增加而减小。此外，随着未选择的字线的存储器单元变得与选择的字线WL4的存储器单元更接近，通过读电压Vread_p的目标电平可变得更高。
选择读取电压Vread_s被施加到存储器块BLKa的选择的字线WL4(操作S120)。选择读取电压Vread_s可基于通过读取操作来区分的阈值电压分布范围而具有不同的电平。例如，选择读取电压Vread_s可具有如图4所示的多个电平中的一个电平。
串选择线(SSL)预脉冲VSP被施加到未选择的串选择线SSL2至SSL4，地选择线(GSL)预脉冲VGP被施加到未选择的地选择线GSL2至GSL4(操作S140)。SSL预脉冲VSP和GSL预脉冲VGP可在导通未选择的单元串的串选择晶体管SST和地选择晶体管GST之后，截止未选择的单元串的串选择晶体管SST和地选择晶体管GST。未选择的单元串的串选择晶体管SST和地选择晶体管GST可在SSL预脉冲VSP或GSL预脉冲VGP被施加到其后保持在截止状态。
可在第一虚拟字线预脉冲VDP1被施加到第一虚拟字线DWL1之后，将第一虚拟字线电压VDWL1施加到第一虚拟字线DWL1，并且可在第二虚拟字线预脉冲VDP2被施加到第二虚拟字线DWL2之后，将第二虚拟字线电压VDWL2施加到第二虚拟字线DWL2(操作S150)。第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2可分别导通虚拟存储器单元DMC1和虚拟存储器单元DMC2，然后截止虚拟存储器单元DMC1和虚拟存储器单元DMC2。第一虚拟字线电压VDWL1和第二虚拟字线电压VDWL2可分别在第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2之后再次导通虚拟存储器单元DMC1和虚拟存储器单元DMC2。
在实施例中，当未选择的字线WL1至WL3和WL5至WL8的通过读取电压Vread_p增加到其目标电平时，选择晶体管SST和GST以及虚拟存储器单元DMC1和DMC2通过对应的预脉冲VSP、VGP、VDP1或预脉冲VDP2而被导通。
在实施例中，被施加了选择读取电压Vread_s的选择的存储器单元可根据其阈值电压而导通或截止。因此，将在存储器单元被分类为与比选择的字线WL4更靠近共源极线CSL的字线WL1至WL3对应的存储器单元和与比选择的字线WL4更靠近位线BL1至BL4的字线WL5至WL8对应的存储器单元的条件下，来描述电压变化。
当字线WL1至WL3的电压增加到通过读取电压Vread_p的目标电平时，与字线WL1至WL3对应的存储器单元的通道电压可通过耦合而增加(例如可被升压)。存储器单元经由第一虚拟存储器单元DMC1和地选择晶体管GST而连接到共源极线CSL，并且共源极线CSL的电压可维持在地电压或具有与地电压的电平相似的电平的低电压。因此，升压的电压经由共源极线CSL而被放电，并且存储器单元的通道电压的升压被抑制。
同理，当字线WL5至WL8的电压增加到通过读取电压Vread_p的目标电平时，与字线WL5至WL8对应的存储器单元的通道电压可被升压。存储器单元经由第二虚拟存储器单元DMC2和串选择晶体管SST连接到位线BL1至BL4，并且位线BL1至BL4的电压可维持在地电压或具有与地电压的电平相似的电平的低电压。因此，升压后的电压经由位线BL1至BL4而被放电，并且存储器单元的通道电压的升压被抑制。
如果未选择的单元串的升压被抑制，则可以防止由于在未选择的单元串中的存储器单元的通道处的升压电压之间的差异而发生热电子注入或Fowler-Nordheim(F-N)隧道效应。因此，可减少施加到未选择的单元串的存储器单元的应力。这可能意味着改善了在存储器单元中写入的数据的完整性。
在未选择的字线WL1至WL3和WL5至WL8的电压达到通过读取电压Vread_p的目标电平之前，预脉冲VGP、VSP、VDP1和VDP2可截止选择晶体管GST和选择晶体管SST以及虚拟存储器单元DMC1和DMC2。也就是说，未选择的单元串的存储器单元可与共源极线CSL和位线BL1至BL4电分离。在存储器单元与共源极线CSL和位线BL1至BL4电分离之后，存储器单元的通道电压可随着未选择的字线WL1至WL3和WL5至WL8的电压的增加而增加。也就是说，由于未选择的单元串被升压，可以防止由于存储器单元的通道与未选择的字线WL1至WL3和WL5至WL8之间的电压差而导致的存储器单元的阈值电压受到干扰，或者减少存储器单元的阈值电压的干扰。
在完成将第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2提供给虚拟字线DWL1和DWL2之后，将第一虚拟字线电压VDWL1和第二虚拟字线电压VDWL2分别施加到虚拟字线DWL1和DWL2。第一虚拟字线电压VDWL1和第二虚拟字线电压VDWL2可导通虚拟存储器单元DMC1和DMC2。在实施例中，第一虚拟字线电压VDWL1和第二虚拟字线电压VDWL2中的每一个虚拟字线电压可以是通过读取电压Vread_p。
如果读取操作完成，则恢复施加到存储器块BLKa的电压。例如，可将虚拟字线DWL1或虚拟字线DWL2或未选择的字线WL1至WL3和WL5至WL8恢复为地电压或正电压。虚拟字线DWL1或DWL2、选择的字线WL4或未选择的字线WL1至WL3和WL5至WL8的恢复可以是正恢复(PR)。选择的字线WL4的正恢复PR可将选择的字线WL4的电压恢复到比选择读电压Vread_s的电平低的电平，或选择读电压Vread_s的最高电压与最低电压之间的电平。
在实施例中，预脉冲VGP、VSP、VDP1或VDP2可具有目标电平并且可被控制，使得VGP、VSP、VDP1或VDP2在达到目标电平之后被恢复。作为另一示例，预脉冲VGP、VSP、VDP1或VDP2可具有目标电平并且可被控制，使得预脉冲VGP、VSP、VDP1或VDP2在达到低于目标电平的中间电平时被恢复。例如，目标电平可以是从电压生成器提供的电压的最终电平(或稳定状态电平)。
在实施例中，预脉冲可被施加到选择的字线WL4。在这种情况下，与未选择的字线WL1至WL3和WL5至WL8以及虚拟字线DWL1和DWL2的电压的波形一样，选择的字线WL4的电压的波形可被变换为在施加了预脉冲之后施加选择读取电压Vread_s的形式。
如上所述，根据本发明构思的实施例的非易失性存储器装置110可在读取操作期间抑制选择的存储器块中未选择的单元串的存储器单元的升压。可以通过临时导通第一虚拟存储器单元DMC1和地选择晶体管GST，来对比选择的字线WL4更靠近共源极线CSL的存储器单元的升压电压进行放电。也就是说，可抑制升压。可通过临时导通第二虚拟存储器单元DMC2和串选择晶体管SST，来对比选择的字线WL4更靠近位线BL1至BL4的存储器单元的升压电压进行放电。也就是说，可抑制升压。
然而，靠近共源极线CSL的存储器单元的通道(以下称为“第一通道”)的最终升压电压和靠近位线BL1至BL4的存储器单元的通道的最终升压电压(以下称为“第二通道”)可基于对第一通道的电压进行放电所需的时间段和对第二通道的电压进行放电所需的时间段而彼此不同。如果第一通道的最终升压电压和第二通道的最终升压电压彼此不同，则可能由于第一通道与第二通道之间的电压差而发生热电子注入或F-N隧穿，从而导致在存储单元中存储的数据的完整性的降低。
串选择晶体管SST和地选择晶体管GST被布置在单元串CS的相对端。由于非易失性存储器装置110的编程方法的特性，很难将串选择晶体管SST和地选择晶体管GST编程为其阈值电压分布在窄分布范围内。也就是说，串选择晶体管SST和地选择晶体管GST的阈值电压分布在宽的分布范围内。这意味着即使将相同的预脉冲波形施加到串选择晶体管SST和地选择晶体管GST，串选择晶体管SST和地选择晶体管GST导通或截止的时间点分布在宽的时间范围内。如果导通或截止时间点分散，则在对第一通道和第二通道的电压进行放电的时间段分散，因此第一通道和第二通道的最终升压电压可彼此不同。也就是说，未选择的单元串中的存储器单元的数据的完整性可能受到损害。此外，串选择晶体管SST和地选择晶体管GST连接到各行的不同串选择线或不同的地选择线，使得它们彼此独立地控制。相反，连接到相同高度的行的存储器单元可共同连接，以便被控制为彼此相同。也就是说，由于串选择晶体管SST和地选择晶体管GST的连接结构与存储器单元MC的连接结构不同，所以不同行中的单元串的升压电压可能彼此不同。
为了解决上述问题，根据本发明构思的实施例的非易失性存储器装置110可通过使用虚拟存储器单元DMC1和DMC2而不是选择晶体管SST和GST，来调整未选择的单元串的放电时间段。由于可以以与存储器单元MC相同的方法对虚拟存储器单元DMC1和DMC2进行编程，因此虚拟存储器单元DMC1和DMC2具有比串选择晶体管SST和地选择晶体管GST窄的阈值电压分布。此外，虚拟存储器单元DMC1和DMC2具有与存储器单元MC相同的连接结构。因此，可以通过使用虚拟存储器单元DMC1和DMC2来更精细地调整未选择的单元串的放电时间段。
在实施例中，如图4所示，可以对未选择的字线WL1至WL3和WL5至WL8或虚拟字线DWL1和DWL2执行正恢复PR。如果执行正恢复PR，可减小未选择的字线WL1至WL3和WL5至WL8或虚拟字线DWL1和DWL2的电压的衰减。也就是说，由于在恢复操作期间负耦合的影响减小，所以未选择的单元串的第一通道和第二通道的电压的衰减可被减小。因此，即使第一通道和第二通道的升压电压被调节(或限制)到低电压，也可以防止在恢复操作期间未选择的单元串的通道电压降低到负电压。也就是说，在执行正恢复PR的情况下，可以通过使用预脉冲更容易地调整第一通道和第二通道的电压。
图5更详细地示出施加到串选择晶体管SST的SSL预脉冲VSP和施加到第二虚拟存储器单元DMC2的第二虚拟字线预脉冲VDP2的示例。在图5中举例说明了施加到一个串选择晶体管SST和一个第二虚拟存储器单元DMC2的电压。在图5中，横坐标表示时间T，纵坐标表示电压V。
在T1，SSL预脉冲VSP的电压可增加以达到串选择晶体管SST的阈值电压Vth_S。也就是说，串选择晶体管SST可在T1导通。
在T2，第二虚拟字线预脉冲VDP2的电压可增大以达到第二虚拟存储器单元DMC2的阈值电压Vth_D。也就是说，第二虚拟存储器单元DMC2可在T2导通。
在T3，第二虚拟字线预脉冲VDP2的电压可减小以达到第二虚拟存储器单元DMC2的阈值电压Vth_D。也就是说，第二虚拟存储器单元DMC2可在T3截止。
在T4，SSL预脉冲VSP的电压可减小以达到串选择晶体管SST的阈值电压Vth_S。也就是说，串选择晶体管SST可在T4截止。
第二虚拟存储器单元DMC2导通的时间段可以是第一时间段ON1，串选择晶体管SST导通的时间段可以是第二时间段ON2。
如图5所示，为了通过使用虚拟存储器单元DMC1或DMC2来调节未选择的单元串的放电时间段，可控制预脉冲VGP、VSP、VDP1或VDP2，使得选择晶体管GST或SST导通的第二时间段ON2包括虚拟存储器单元DMC1或DMC2导通的第一时间段ON1。预脉冲VGP、VSP、VDP1和VDP2可被控制为选择晶体管GST和SST在虚拟存储器单元DMC1和DMC2导通之前导通以及选择晶体管GST或SST在虚拟存储器单元DMC1和DMC2截止之后截止。
如果第二时间段ON2包括第一时间段ON1，则存储器单元连接到位线BL1至BL4和共源极线CSL的放电时间段可通过虚拟存储器单元DMC1和DMC2的导通和截止来确定。
图6示出施加到虚拟存储器单元DMC1和DMC2的虚拟字线预脉冲VDP的示例。具体地，图6示出将具有相同时序和波形的虚拟字线预脉冲VDP施加到虚拟存储器单元DMC1和DMC2的示例，但虚拟存储器单元DMC1和DMC2彼此具有不同的阈值电压的示例。在图6中，横轴表示时间T，纵轴表示电压V。
在T1，虚拟字线预脉冲VDP的电压可增加以达到第一虚拟存储器单元DMC1的阈值电压Vth_D1。因此，第一虚拟存储器单元DMC1可在T1导通。
在T2，虚拟字线预脉冲VDP的电压可增加以达到第二虚拟存储器单元DMC2的阈值电压Vth_D2。因此，第二虚拟存储器单元DMC2可在T2导通。
在T3，虚拟字线预脉冲VDP的电压可减小以达到第二虚拟存储器单元DMC2的阈值电压Vth_D2。因此，第二虚拟存储器单元DMC2可在T3截止。
在T4，虚拟字线预脉冲VDP的电压可减小以达到第一虚拟存储器单元DMC1的阈值电压Vth_D1。因此，第一个虚拟存储器单元DMC1可在T4截止。
第一虚拟存储器单元DMC1导通的时间段是第二时间段ON2。第二虚拟存储器单元DMC2导通的时间段是第一时间段ON1。如果第一时间段ON1和第二时间段ON2彼此不同，则在未选择的单元串中，将通道电压放电到位线BL1至BL4的时间段可与将通道电压放电到共源极线CSL的时间段不同。为此，第一通道和第二通道的升压电压可彼此不同。
如图6所示，在第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的阈值电压彼此不同的情况下，即使将相同的虚拟字线预脉冲VDP施加到第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2，第一时间段ON1和第二时间段ON2也可彼此不同，因此，第一通道和第二通道的升压电压可彼此不同。例如，在图2所示的存储器块BLKa中，随着离基底SUB的距离的增加，存储器单元的尺寸可变得更大。这样，第二虚拟存储器单元DMC2的尺寸可比第一虚拟存储器单元DMC1的尺寸大，从而使第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的阈值电压彼此不同。
为了补偿第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2之间的阈值电压差，根据本发明构思的实施例的非易失性存储器装置110可不同地控制将被施加到第一虚拟存储器单元DMC1的第一虚拟字线预脉冲VDP1和将被施加到第二虚拟存储器单元DMC2的第二虚拟字线预脉冲VDP2。
图7示出将不同的第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2分别施加到第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的示例。在图7中，横坐标表示时间T，纵坐标表示电压V。
与图6相比，图7示出将不同的第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2分别施加到第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2。第一虚拟字线预脉冲VDP1可与如参照图6所述的时序相同的时序被施加到第一虚拟存储器单元DMC1。
在将第一虚拟字线预脉冲VDP1施加到第一虚拟存储器单元DMC1之前，可将第二虚拟字线预脉冲VDP2施加到第二虚拟存储器单元DMC2，并且第二虚拟字线预脉冲VDP2可在比第一虚拟字线预脉冲VDP1晚的时间被恢复。例如，可将第二虚拟字线预脉冲VDP2的电平和第二虚拟字线预脉冲VDP2开始被施加到第二虚拟存储器单元DMC2的时间点调整为：第二虚拟存储器单元DMC2在第一虚拟存储器单元DMC1通过第一虚拟字线预脉冲VDP1导通的T1处导通。此外，可将第二虚拟字线预脉冲VDP2的电平和第二虚拟字线预脉冲VDP2开始被施加到第二虚拟存储器单元DMC2时的时间点(以下称为“施加时间段”)调整为：第二虚拟存储器单元DMC2在第一虚拟存储器单元DMC1通过第一虚拟字线预脉冲VDP1截止的T4处截止。
如果第二虚拟字线预脉冲VDP2的电平和施加时间段被调整，则虚拟存储器单元DMC1和DMC2可在相同时间导通。因此，当未选择的单元串连接到位线BL1至BL4和共源极线CSL的时间段被调整为相同时，第一通道和第二通道可最终升压到相同的电平。这意味着在存储器单元中编程的数据的完整性得到提高。
在实施例中，当以参考频率对非易失性存储器装置110执行读取操作时，或者在读取操作期间发生读取错误时，非易失性存储器装置110可检测虚拟存储器单元DMC1和DMC2的阈值电压并且可基于检测的阈值电压来调整第一虚拟字线预脉冲VDP1或第二虚拟字线预脉冲VDP2的电平。参考频率可以是给定值、周期性变化的值或随机选择的值。
在图7中将实施例举例说明为：当虚拟存储器单元DMC1和虚拟存储器单元DMC2的阈值电压彼此不同时，将第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2的电平和施加时间段被调整为：虚拟存储器单元DMC1和DMC2基本上同时导通和截止。然而，即使虚拟存储器单元DMC1和DMC2的阈值电压彼此相同，第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2的电平和施加时间段也可以是可调整的。例如，虚拟存储器单元DMC1和DMC2可以具有圆柱形结构，并且第二虚拟存储器单元DMC2的尺寸可以比第一虚拟存储器单元DMC1的尺寸大。当虚拟存储器单元DMC1和DMC2的阈值电压彼此相同时，并且当将比阈值电压高的相同电压施加到虚拟存储器单元DMC1和DMC2的控制栅极时，在相对较小的圆柱结构的第一虚拟存储器单元DMC1形成的电场可以比在相对较大的圆柱结构的第二虚拟存储器单元DMC2形成的电场更强。也就是说，即使虚拟存储器单元DMC1和DMC2的阈值电压彼此相同，并且相同的电压被施加到虚拟存储器单元DMC1和DMC2，第一虚拟存储器单元DMC1也可以在第二虚拟存储器单元DMC2导通之前导通。施加到第二虚拟存储器单元DMC2的第二虚拟字线预脉冲VDP2的电平和施加时间段可比施加到第一虚拟存储器单元DMC1的第一虚拟字线预脉冲VDP1的电平和施加时间段大，使得虚拟存储器单元DMC1和DMC2同时导通或截止。
例如，在一些实施例中，行解码器电路113可包括一个或多个电压生成器和多个通过晶体管(例如，场效应晶体管(FET))，多个通过晶体管均连接在电压生成器与对应的字线WL或虚拟字线DWL之间且来自电压生成器的电压可通过所述多个通过晶体管被提供给存储器单元阵列111的字线WL和虚拟字线DWL。在这种情况下，行解码器电路113可将控制脉冲施加到连接到虚拟字线DWL的通过晶体管的控制端，以便使通过晶体管将虚拟字线预脉冲施加到虚拟字线DWL。因此，通过改变施加到通过晶体管的控制脉冲的时序，行解码器电路113可将施加到第二虚拟存储器单元DMC2的第二虚拟字线预脉冲VDP2的施加时间段调整为与施加到第一虚拟存储器单元DMC1的第一虚拟字线预脉冲VDP1的施加时间段不同。此外，通过改变连接到通过晶体管的电压生成器的电压，行解码器电路113可将施加到第二虚拟存储器单元DMC2的第二虚拟字线预脉冲VDP2的电平调整为与施加到第一虚拟存储器单元DMC1的第一虚拟字线预脉冲VDP1的电平不同。
图8示出图2的存储器块BLKa的单元串CS的结构的示例。参照图2和图8，可在基底SUB上设置在与基底SUB垂直的方向上延伸以与基底SUB接触的柱。图8所示的地选择线GSL、第一虚拟字线DWL1、字线WL1至WL8、第二虚拟字线DWL2和串选择线SSL可分别由导电材料与基底SUB平行地形成(例如，金属材料)。柱PL可以通过形成地选择线GSL、第一虚拟字线DWL1、字线WL1至WL8、第二虚拟字线DWL2和串选择线SSL的导电材料与基底SUB接触。
在图8中，也示出沿A-A'线的视图。在实施例中，图8中示出与第二字线WL2对应的第二存储器单元MC2的截面图。柱PL可包括圆柱形主体BD。气隙AG可被限定在主体BD的内部。主体BD可包括P型硅，并且可以是形成通道的区域。柱PL还可包括围绕主体BD的圆柱形隧道绝缘层TI和围绕隧道绝缘层TI的圆柱形电荷俘获层CT。可在第二字线WL2与柱PL之间形成阻挡绝缘层BI。主体BD、隧道绝缘层TI、电荷俘获层CT、阻挡绝缘层BI和第二字线WL2可构成沿与基底SUB垂直的方向或基底SUB的上表面形成的电荷俘获型晶体管。串选择晶体管SST、地选择晶体管GST、虚拟存储器单元和其它存储器单元可具有与第二存储器单元MC2相同的结构。
在制造单元串CS的工艺中，随着与基底SUB的距离的减小，柱PL的宽度或与基底SUB的上表面平行的截面可变得更小。因此，第一虚拟存储器单元DMC1的负载(例如，第一虚拟存储器单元DMC1的栅极的寄生电阻或第一虚拟字线DWL1与主体BD之间的电容)可以比第二虚拟存储器单元DMC2的负载(例如，第二虚拟存储器单元DMC2的栅极的寄生电阻或第二虚拟字线DWL2与主体BD之间的电容)更小。在这种情况下，虽然第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的阈值电压彼此相同，但是由于负载不同，第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2导通或截止的时序可变得不同。
图9是示出行解码器电路的虚拟字线通过晶体管控制脉冲DWL1_CP和DWL2_CP以及被施加到虚拟存储器单元DMC1和DMC2的结果电压的示例的曲线图。在图9中，横坐标表示时间，纵坐标轴表示第一虚拟字线DWL1和第二虚拟字线DWL2或虚拟存储器单元DMC1和DMC2中的一个的电压。
参照图2、图8和图9，第一虚拟存储器单元DMC1的阈值电压Vth_1和第二虚拟存储器单元DMC2的阈值电压Vth_2可彼此相同。当相同的电压(例如，具有相同的目标电平和相同的持续时间的第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2)被施加到第一虚拟字线DWL1和第二虚拟字线DWL2时，具有较小负载的第一虚拟存储器单元DMC1的栅极的电压(即，第一虚拟字线DWL1的电压)可以比具有较大负载的第二虚拟存储器单元DMC2的栅极的电压(即，第二虚拟字线DWL2的电压)更快地增加。因此，第一虚拟存储器单元DMC1可首先被导通，在第一虚拟存储器单元DMC1被导通之后，第二虚拟存储器单元DMC2可稍后被导通。同理，当第一虚拟字线预脉冲和第二虚拟字线预脉冲同时恢复时，第一虚拟字线DWL1的电压可比第二虚拟字线DWL2的电压降低地更快。因此，如上所述不期望在第二虚拟存储器单元DMC2截止之前，第一虚拟存储器单元DMC1可截止。
也就是说，虽然第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的阈值电压彼此相同，第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的负载可根据其位置或尺寸而变化，因此第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2的截止时间点可彼此不同。
因此，如图9所示，在一些实施例中，行解码器电路(例如，图1的行解码器电路113)可将不同的虚拟字线预脉冲电压施加到第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2。为此，行解码器电路113可将不同的控制脉冲施加到连接到虚拟字线DWL1和DWL2的通过晶体管的控制端，以便使通过晶体管将不同的虚拟字线预脉冲施加到虚拟字线DWL1和DWL2。
图9示出施加到第一虚拟字线通过晶体管的控制端的第一虚拟字线通过晶体管控制脉冲DWL1_CP，以及施加到第二虚拟字线通过晶体管的控制端的第二虚拟字线通过晶体管控制脉冲DWL2_CP，其中，第二虚拟字线通过晶体管控制脉冲的持续时间小于第一虚拟字线通过晶体管控制脉冲的持续时间。具体地，第一虚拟字线通过晶体管控制脉冲DWL1_CP和第二虚拟字线通过晶体管控制脉冲DWL2_CP均在时间t1开始。第一虚拟字线通过晶体管控制脉冲DWL1_CP在时间t3结束，而第二虚拟字线通过晶体管控制脉冲DWL2_CP在稍后的时间t2结束。
图9还示出如上参照图8所解释的，由于第一虚拟存储器单元DMC1的负载小于第二虚拟存储器单元DMC2，所以第一虚拟字线预脉冲VDP1的上升和下降时间比第二虚拟字线预脉冲VDP2的上升和下降时间短。通过适当地选择第一虚拟字线通过晶体管控制脉冲DWL1_CP结束的时间t3和第二虚拟字线通过晶体管控制脉冲DWL2_CP结束的时间t2，第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2二者可在第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2之后的彼此相同的时间t4截止。因此，可防止当第一虚拟存储器单元DMC1和第二虚拟存储器单元DMC2在彼此不同的时间截止时可能发生的上述问题。
图10示出当选择靠近共源极线CSL的第二字线WL2时的未选择的单元串的示例。参照图10，靠近共源极线CSL的第一通道CH1可与一个存储器单元对应，靠近位线BL的第二通道CH2可与六个存储器单元对应。也就是说，从第二通道CH2放电的电荷量可大于从第一通道CH1放电的电荷量。如图10所示，在第一通道CH1的电荷量与第二通道CH2的电荷量不同的情况下，可改变第一通道CH1和第二通道CH2的放电时间段。例如，如果将第二虚拟字线预脉冲VDP2施加到第二虚拟字线DWL2的施加时间段被设置为大于将第一虚拟字线预脉冲VDP1施加到第一虚拟字线DWL1的施加时间段，则从第二通道CH2放出的电荷量可大于从第一通道CH1放出的电荷量。因此，第一通道CH1和第二通道CH2的最终升压电压可相等。同理，当选择靠近位线BL的字线时，第一虚拟字线预脉冲VDP1的施加时间段可被设置为比第二虚拟字线预脉冲VDP2的施加时间段长。
图11示出图4的一些电压在剩余电压之前被施加到存储器块BLKa的示例。在图11中，横坐标表示时间T，纵坐标表示电压V。
与参照图4给出的描述不同，可在将选择读取电压Vread_s和通过读取电压Vread_p施加到字线之前，施加用于选择晶体管GST和SST及虚拟存储器单元DMC1和DMC2的预脉冲VGP、VSP、VDP1和VDP2。
图12示出施加到存储器块BLKa的选择的单元串的电压的波形的示例。在图12中，横坐标表示时间T，纵坐标表示电压V。
参照图1至图3和图12，将通过读取电压Vread_p施加到未选择的字线WL1至WL3和WL5至WL8(操作S110)，将选择读取电压Vread_s施加到选择字线WL4(操作S120)。
通过将用于导通选择晶体管GST和SSL的导通电压VGSL1和VSSL1施加到选择的选择线GSL和SSL，来导通选择晶体管GST和SSL(操作S130)。
在将第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2施加到虚拟字线DWL1和DWL2之后，通过将用于导通虚拟存储器单元DMC1和DMC2的虚拟字线电压VDWL1和VDWL2分别施加到虚拟字线DWL1和DWL2，来导通虚拟存储器单元DMC1和DMC2(操作S150)。
在实施例中，在施加预脉冲VGP、VSP、VDP1和VDP2之后，可对位线BL1至BL4充电正电压，然后截止未选择的单元串的选择晶体管GST和SST。如果连接到选择的字线WL4的存储器单元导通，则位线BL1至BL4和共源极线CSL彼此电连接，因此，位线BL1至BL4的电压被放电至地电压或与地电压相似的低电压。如果连接到选择的字线WL4的存储器单元截止，则位线BL1至BL4和共源极线CSL彼此不电连接，因此，位线BL1至BL4的电压维持充电电压。页缓冲器电路115可基于对位线BL1至BL4充电的电压的变化读取存储器单元的阈值电压，即，数据。
图13示出在不使用预脉冲VGP、冲VSP、VDP1或VDP2的读取操作期间施加到选择的存储器块的选择的单元串的电压的波形的示例。在图13中，横坐标表示时间T，纵坐标表示电压V。
与参照图11给出的描述不同，GSL和SSL预脉冲VGP和VSP没有被施加到选择晶体管GST和SST，导通电压VGSL1和VSSL1从T0被施加到选择的选择线GSL和SSL。此外，可不使用正恢复PR。然而，可以将正恢复PR应用到图13的读取操作。
图14示出在不使用预脉冲VGP、VSP、VDP1或VDP2的读取操作期间施加到选择的存储器块的未选择的单元串的电压的波形的示例。在图14中，横坐标表示时间T，纵坐标表示电压V。
与参照图4给出的描述不同，GSL预脉冲VGP和SSL预脉冲VSP没有被施加到选择晶体管GST和SST，选择晶体管GST和SST可从T0截止。此外，第一虚拟字线预脉冲VDP1和第二虚拟字线预脉冲VDP2可不被施加到虚拟存储器单元DMC1和DMC2，第一虚拟字线电压DWL1和第二虚拟字线电压DWL2可从T0被分别施加到虚拟字线DWL1和虚拟字线DWL2。此外，可不使用正恢复PR。然而，可以将正恢复PR应用到图14的读取操作。
参照图3至图14描述的读取操作也可应用于编程验证读取操作。例如，标称操作可包括编程和编程验证。编程可包括通过将编程电压施加到选择的字线来增加选择的存储器单元的阈值电压。编程验证可包括编程验证读取和通过失败检查。除了将编程验证电压施加到选择的字线以外，编程验证读取可与参照图3至图14描述的读取操作相同。通过失败检查可包括基于编程验证读取结果来确定编程操作的通过或失败。如果参照图3至图14描述的读取操作被应用于编程验证读取，则可防止(可减少)在编程操作期间施加到存储器单元的应力，并且可提高写入存储器单元的数据的完整性。
图15是示出根据本发明构思的实施例的存储装置100的框图。参照图15，存储装置100包括非易失性存储器装置110、控制器120和缓冲器存储器130。
非易失性存储器装置110可在控制器120的控制下执行写入操作、读取操作和擦除操作。如参照图1至图14所述，非易失性存储器装置110可将预脉冲施加到选择线和虚拟字线以执行读取操作。此外，非易失性存储器装置110也可在控制器120的控制下执行以下模式中的一个：使用预脉冲执行读取操作的模式和在不使用预脉冲的情况下执行读取操作的模式。
非易失性存储器装置110可包括闪速存储器、相变随机存取存储器(PRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)等。
控制器120可访问非易失性存储器装置110和缓冲器存储器130。控制器120可响应于外部主机装置(未示出)的请求而执行写入操作、读取操作和擦除操作。控制器120可将请求写入的数据写入非易失性存储器装置110中，并且可从非易失性存储器装置110读取和输出请求读取的数据。
控制器120可通过使用缓冲器存储器130来管理存储装置100。例如，控制器120可将将被写入非易失性存储器装置110的数据或从非易失性存储器装置110读取的数据临时存储在缓冲器存储器130中。控制器120可将管理非易失性存储器装置110所需的元数据加载在缓冲器存储器130上。
控制器120可基于主机装置的设置或存储装置100的环境来控制非易失性存储器装置110，使得非易失性存储器装置110执行使用预脉冲的读取操作和不使用预脉冲的读取操作中的一个操作。例如，在通电时，当模式被切换时，或者当读取命令被发送到非易失性存储器装置110时，控制器120可以向非易失性存储器装置110提供指示读取操作的模式的信息。例如，模式信息可与读取命令一起发送，或者可在包含在读取命令中时被发送。
在实施例中，存储装置100可不包括缓冲器存储器130。在存储装置100不包括缓冲器存储器130的情况下，可使用控制器120的内部存储器或主机装置的存储器来执行缓冲器存储器130的全部或一些功能。
图16是示出存储装置100选择读取操作或编程验证读取模式的示例的流程图。参照图15和图16，在操作S210，控制器120可选择非易失性存储器装置110的读取操作或程序验证读取模式。例如，控制器120可根据主机装置的请求来确定读取操作或编程验证读取模式是否被改变。在从主机接收到用于请求进入使用预脉冲的读取操作或编程验证读取模式的信息的情况下，控制器120可选择使用预脉冲的读取操作或编程验证读取模式。在从主机接收到用于请求进入不使用预脉冲的读取操作或编程验证读取模式的信息的情况下，控制器120可选择不使用预脉冲的读取操作或编程验证读取模式。
作为另一示例，控制器120可基于读取操作或编程操作的目标来选择读取操作或编程验证读取模式。例如，当读取计数不小于参考频率时，当在选择的存储器块的每一个选择的存储器单元中存储的位数不小于阈值时，以及当选择的字线接近于共源极线或位线时，控制器120可选择使用预脉冲的读取操作或编程验证读取模式。例如，当读取计数小于参考频率时，当在选择的存储器块的每一个选择的存储器单元中存储的位数小于阈值时，以及当选择的字线位于共源极线或位线之间的中心点处时，控制器120可选择不使用预脉冲的读取操作或编程验证读取模式。
如果在操作S220选择的模式是不使用预脉冲的读取操作或编程验证读取模式，则在操作S230，控制器120可控制非易失性存储器装置110进入不使用预脉冲的读取操作或编程验证读取模式。
如果在操作S220选择的模式是使用预脉冲的读取操作或编程验证读取模式，则在操作S240，控制器120可控制非易失性存储器装置110进入使用预脉冲的读取操作或编程验证读取模式。
在实施例中，在不使用预脉冲的读取操作或编程验证读取模式中，可使用与图13和图14所示相同的电压来执行编程验证读取，除了不是选择读取电压Vread_s而是编程验证电压被施加到选择的字线之外。在使用预脉冲的编程验证读取模式中，可使用与图4和图12所示相同的电压来执行编程验证读取，除了不是选择读取电压Vread_s而是编程验证电压被施加到选择的字线。
根据本发明构思的实施例，在读取操作期间，未选择的单元串的通道电压可被更精细地调整到相似的电平。因此，可以防止未选择的单元串中的存储器单元的阈值电压由于读取操作而被改变，并且可提供具有提高的可靠性的非易失性存储器装置、包括非易失性存储器装置的存储装置以及非易失性存储器装置的读取方法。
虽然已经参照示例性实施例描述了本发明构思，但是对于本领域技术人员清楚的，在不脱离本发明构思的精神和范围的情况下，可进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是示例性的。

Claims (20)

1.一种非易失性存储器装置，包括：
至少包括第一存储器块的至少一个存储器块，第一存储器块包含以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线的串选择晶体管、连接到地选择线的地选择晶体管、连接到字线的多个非易失性存储器单元、连接到第一虚拟字线的第一虚拟存储器单元和连接到第二虚拟字线的第二虚拟存储器单元；
行解码器电路，被配置为：在数据读取操作期间，将电压波形施加到串选择线、地选择线、字线以及第一虚拟字线和第二虚拟字线，包括：
将串线选择电压施加到针对选择的单元串的选择的串选择线，以导通选择的单元串的串选择晶体管；
将地线选择电压施加到针对选择的单元串的选择的地选择线，以导通选择的单元串的地选择晶体管；
将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；
将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；
将串选择线预脉冲施加到未选择的单元串的串选择线，然后施加未选择的串选择线电压，以截止未选择的单元串的串选择晶体管；
将地选择线预脉冲施加到未选择的单元串的地选择线，然后施加未选择的地选择线电压，以截止未选择的单元串的地选择晶体管；
将第一虚拟字线预脉冲施加到第一虚拟字线使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；
将第二虚拟字线预脉冲施加到第二虚拟字线使得第二虚拟存储器单元导通然后截止，并随后将第二虚拟字线电压施加到第二虚拟字线，以再次导通第二虚拟单元。
2.根据权利要求1所述的非易失性存储器装置，其中，施加第一虚拟字线预脉冲和第二虚拟字线预脉冲，使得第一虚拟单元和第二虚拟单元在彼此大致相同的时间截止。
3.根据权利要求2所述的非易失性存储器装置，其中，在串选择线预脉冲的结束和地选择线预脉冲的结束之前，施加第一虚拟字线预脉冲和第二虚拟字线预脉冲。
4.根据权利要求1所述的非易失性存储器装置，其中，第一虚拟存储器单元被布置为与地选择晶体管相邻，第二虚拟存储器单元被布置为与串选择晶体管相邻。
5.根据权利要求4所述的非易失性存储器装置，还包括：
电压生成器；
第一虚拟字线通过晶体管，连接在电压生成器与第一虚拟字线之间，以响应于施加到第一虚拟字线通过晶体管的控制端的第一虚拟字线通过晶体管控制脉冲而将第一虚拟字线预脉冲施加到第一虚拟字线；
第二虚拟字线通过晶体管，连接在电压生成器与第二虚拟字线之间，以响应于施加到第二虚拟字线通过晶体管的控制端的第二虚拟字线通过晶体管控制脉冲而将第二虚拟字线预脉冲施加到第二虚拟字线，
其中，第二虚拟字线通过晶体管控制脉冲的持续时间小于第一虚拟字线通过晶体管控制脉冲的持续时间。
6.根据权利要求5所述的非易失性存储器装置，其中，第二虚拟字线通过晶体管控制脉冲在第一虚拟字线通过晶体管控制脉冲结束的时间之前结束，其中，第二虚拟字线预脉冲的恢复时间大于第一个虚拟字线预脉冲的恢复时间。
7.根据权利要求6所述的非易失性存储器装置，其中，第一虚拟字线通过晶体管控制脉冲和第二虚拟字线通过晶体管控制脉冲在彼此大致相同的时间开始。
8.根据权利要求6所述的非易失性存储器装置，其中，第二虚拟字线预脉冲的恢复时间随着温度的升高而减少。
9.根据权利要求6所述的非易失性存储器装置，其中，第二虚拟字线预脉冲的幅度随着温度的升高而减小。
10.根据权利要求6所述的非易失性存储器装置，其中，第二虚拟字线预脉冲的恢复时间随着读取通过电压的增加而增加。
11.根据权利要求6所述的非易失性存储器装置，其中，第二虚拟字线预脉冲的幅度随着读取通过电压的增加而增大。
12.根据权利要求5所述的非易失性存储器装置，其中，所述单元串中的至少一个单元串包括沿与基底垂直的方向延伸的柱，其中，所述柱的直径在离基底最远的一端比离基底最近的一端更大。
13.根据权利要求1所述的非易失性存储器装置，其中，第一虚拟字线电压小于未选择的串选择线电压，未选择的串选择线电压小于或等于未选择的地选择线电压，未选择的地选择线电压小于或等于读取通过电压。
14.根据权利要求1所述的非易失性存储器装置，其中，第一虚拟字线预脉冲的持续时间和第二虚拟字线预脉冲的持续时间均小于串选择线预脉冲的持续时间和地选择线预脉冲的持续时间。
15.一种非易失性存储器装置，包括：
至少包括第一存储器块的至少一个存储器块，第一存储器块包含以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线的串选择晶体管、连接到地选择线的地选择晶体管、连接到字线的多个非易失性存储器单元、连接到第一虚拟字线的第一虚拟存储器单元和连接到第二虚拟字线的第二虚拟存储器单元；
行解码器电路，被配置为：在数据读取操作期间，将电压波形施加到串选择线、地选择线、字线以及第一虚拟字线和第二虚拟字线，包括：
将串线选择电压施加到针对选择的单元串的选择的串选择线，以导通选择的单元串的串选择晶体管；
将地线选择电压施加到针对选择的单元串的选择的地选择线，以导通选择的单元串的地选择晶体管；
将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；
将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；
将串选择线预脉冲施加到未选择的单元串的串选择线，然后施加未选择的串选择线电压，以截止未选择的单元串的串选择晶体管；
将地选择线预脉冲施加到未选择的单元串的地选择线，然后施加未选择的地选择线电压，以截止未选择的单元串的地选择晶体管；
将第一虚拟字线预脉冲施加到第一虚拟字线使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；
将第二虚拟字线预脉冲施加到第二虚拟字线使得第二虚拟存储器单元导通然后截止，并随后将第一拟字线电压施加到第一拟字线，以再次导通第一拟单元，
其中，行解码器电路还被配置为：在数据读取操作结束时，对字线和第一虚拟字线和第二虚拟字线施加正恢复电压。
16.一种针对非易失性存储器装置执行数据操作的方法，所述非易失性存储器装置包括至少一个存储器块，存储器块包括以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线的串选择晶体管、连接到地选择线的地选择晶体管、连接到字线的多个非易失性存储器单元以及连接到第一虚拟字线的第一虚拟存储器单元和连接到第二虚拟字线的连接到第二虚拟存储器单元，所述方法包括：
将串线选择电压施加到针对选择的单元串的选择的串选择线，以导通选择的单元串的串选择晶体管；
将地线选择电压施加到针对选择的单元串的选择的地选择线，以导通选择的单元串的地选择晶体管；
将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；
将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；
将串选择线预脉冲施加到未选择的单元串的串选择线，然后施加未选择的串选择线电压，以截止未选择的单元串的串选择晶体管；
将地选择线预脉冲施加到未选择的单元串的地选择线，然后施加未选择的地选择线电压，以截止未选择的单元串的地选择晶体管；
将第一虚拟字线预脉冲施加到第一虚拟字线使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；
将第二虚拟字线预脉冲施加到第二虚拟字线使得第二虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元。
17.根据权利要求16所述的方法，其中，施加第一虚拟字线预脉冲和第二虚拟字线预脉冲，使得第一虚拟单元和第二虚拟单元在彼此大致相同的时间截止。
18.根据权利要求17所述的方法，其中，在串选择线预脉冲的结束和地选择线预脉冲的结束之前，施加第一虚拟字线预脉冲和第二虚拟字线预脉冲。
19.根据权利要求17所述的方法，其中，第一虚拟存储器单元被布置为与地选择晶体管相邻，第二虚拟存储器单元被布置为与串选择晶体管相邻，其中，所述非易失性存储器装置还包括：电压生成器；第一虚拟字线通过晶体管，连接在电压生成器与第一虚拟字线之间；第二虚拟字线通过晶体管，连接在电压生成器与第二虚拟字线之间，
其中，所述方法还包括：
将第一虚拟字线通过晶体管控制脉冲施加到第一虚拟字线通过晶体管的控制端，以将第一虚拟字线预脉冲施加到第一虚拟字线；
将第二虚拟字线通过晶体管控制脉冲施加到第二虚拟字线通过晶体管的控制端，以将第二虚拟字线预脉冲施加到第二虚拟字线，
其中，第二虚拟字线通过晶体管控制脉冲的持续时间小于第一虚拟字线通过晶体管控制脉冲的持续时间。
20.一种针对非易失性存储器装置执行数据操作的方法，所述非易失性存储器装置包括：至少一个存储器块，存储器块包括以与基底垂直堆叠的行和列布置的多个单元串，其中，单元串包括连接到串选择线的串选择晶体管、连接到地选择线的地选择晶体管、连接到字线的多个非易失性存储器单元以及连接到第一虚拟字线的第一虚拟存储器单元和连接到第二虚拟字线的第二虚拟存储器单元，所述方法包括：
将串线选择电压施加到针对选择的单元串的选择的串选择线，以导通选择的单元串的串选择晶体管；
将地线选择电压施加到针对选择的单元串的选择的地选择线，以导通选择的单元串的地选择晶体管；
将读取通过电压施加到未选择的非易失性存储器单元的未选择的字线，以导通选择的单元串的未选择的非易失性存储器单元；
将读取选择电压施加到选择的非易失性存储器单元的选择的字线，以从选择的非易失性存储器单元读取数据；
将串选择线预脉冲施加到未选择的单元串的串选择线，然后施加未选择的串选择线电压，以截止未选择的单元串的串选择晶体管；
将地选择线预脉冲施加到未选择的单元串的地选择线，然后施加未选择的地选择线电压，以截止未选择的单元串的地选择晶体管；
将第一虚拟字线预脉冲施加到第一虚拟字线使得第一虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元；
将第二虚拟字线预脉冲施加到第二虚拟字线，使得第二虚拟存储器单元导通然后截止，并随后将第一虚拟字线电压施加到第一虚拟字线，以再次导通第一虚拟单元，
在数据读取操作结束时，将正恢复电压施加到字线以及第一虚拟字线和第二虚拟字线。
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