CN111033626B - 非易失性存储器件和控制方法 - Google Patents

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Abstract

公开了非易失性存储器件。该非易失性存储器件包括存储阵列、多个字线、多个虚设字线、第一控制电路和第二控制电路。所述多个字线是连接到存储阵列的存储串的多个顶部存储单元和多个底部存储单元的。所述多个虚设字线是连接到在所述多个顶部存储单元和所述多个底部存储单元之间连接的多个虚设存储单元的。第一控制电路被配置为在预充电时段期间，将位线预脉冲信号应用于位线。第二控制电路被配置为将选定的字线信号应用于选定的字线，将未选定的字线信号应用于未选定的字线，以及将负预脉冲信号应用于所述多个虚设字线。

Description

非易失性存储器件和控制方法
技术领域
本发明涉及非易失性存储器件和控制方法，以及更具体地说，涉及能够将负预脉冲应用于虚设单元以用于减少编程干扰的非易失性存储器件和控制方法。
背景技术
非易失性存储器件(诸如闪存)已经成为各种电气产品(诸如个人计算机、闪存驱动器、数码相机和移动电话)中选择的存储器。闪存器件已经处于快速发展中。闪存可以在没有电源的情况下长时间地存储数据，以及具有诸如高集成度、快速访问、易于擦除和重写的优势。
为了进一步改进位密度以及降低闪存器件的成本，已经开发了三维(3D)NAND闪存。3D NAND存储架构将存储单元垂直地多层堆叠，实现了比传统NAND存储器要高的密度。随着添加更多的层，位密度增加，以及因此增加了更多的存储容量。3D NAND闪存将占据一个NAND堆栈，以及在NAND堆栈的顶部堆叠另一NAND堆栈。以及照这样，可以堆叠多层的存储单元以形成3D NAND存储器。请参考图1，图1是具有NAND型存储串的常规非易失性存储器件的示意图。如在图1中示出的，堆叠两个典型的NAND结构以形成存储串。存储串包括下堆栈LD和上堆栈UD。下堆栈LD和上堆栈UD中的各堆栈可以包括多层的存储单元。由于制造工艺和电气特性，通常将与下堆栈LD和上堆栈UD的连接结(即，两个堆叠的NAND结构的连接结)相邻的若干层的存储单元应用为虚设存储单元。
在上堆栈UD的存储单元的编程时段期间，与下堆栈LD和上堆栈UD的连接结相邻的虚设存储单元通常是以初始状态来排列的，以便避免由于与堆叠的连接结相邻的虚设存储单元的不良处理特性以及上堆栈UD的编程/擦除操作周期而导致的虚设存储单元的任何可能的门限电压偏移。然而，在与下堆栈LD和上堆栈UD的连接结邻近的上堆栈UD的存储单元被编程之后，沟道将被切断。在这样的情况下，针对与连接结相邻的虚设存储单元的位线预充电的效果将变得无效，以及虚设存储单元的门限电压将变低。照此，由于低门限电压，沟道的剩余电子可能在与堆叠的堆栈的连接结相邻的虚设存储单元的区域中保持被捕获和聚集(remain trapped and gathered)，以及因此影响与先前编程的存储单元邻近的存储单元的编程升压电势(boost potential)，减少了沟道升压电势以及导致编程干扰。结果，由于堆叠结构的连接结的特性，上堆栈UD的存储单元将容易受到编程干扰效应的影响。因此，存在改进的需要。
发明内容
因此，本发明的目的是提供能够将负预脉冲应用于虚设单元以减少编程干扰的非易失性存储器件和控制方法。
实施例提供了非易失性存储器件。该非易失性存储器件包括：包括多个存储串的存储阵列，各存储串包括串联连接的多个顶部存储单元、与所述多个顶部存储单元串联连接的多个虚设存储单元以及与所述多个虚设存储单元串联连接的多个底部存储单元；连接到所述多个存储串中的第一存储串的位线；连接到所述多个存储串的所述第一存储串的所述多个顶部存储单元和所述多个底部存储单元的多个字线，各字线是连接到所述第一存储串的相应的顶部存储单元或相应的底部存储单元的；连接到所述多个虚设存储单元的多个虚设字线；第一控制电路，其被配置为在预充电时段期间，将位线预脉冲信号应用于所述位线；以及第二控制电路，其被配置为在所述预充电时段期间，将选定的字线信号应用于所述多个字线中的选定的字线，将未选定的字线信号应用于所述多个字线中的未选定的字线，以及将负预脉冲信号应用于所述多个虚设字线。
另一实施例提供了非易失性存储器件的控制方法。该非易失性存储器件包括：串联连接的多个顶部存储单元、与所述多个顶部存储单元串联连接的多个虚设存储单元、以及与所述多个虚设存储单元串联连接的多个底部存储单元。该控制方法包括：在预充电时段期间，将位线预脉冲信号应用于连接到所述多个存储串中的第一存储串的位线；在所述预充电时段期间，将选定的字线信号应用于所述多个字线中的选定的字线，以及将未选定的字线信号应用于所述多个字线中的未选定的字线；以及在所述预充电时段期间，将负预脉冲信号应用于连接到所述多个虚设存储单元的所述多个虚设字线。
在阅读了下文在各个图表和附图中示出的优选的实施例的具体实施方式之后，本发明的这些和其它目的对于本领域普通技术人员而言将无疑地变得显而易见。
附图说明
图1是具有NAND型存储串的常规非易失性存储器件的示意图。
图2是根据本发明的实施例的非易失性存储器件的示意图。
图3是根据本发明的实施例示出了在图2中示出的非易失性存储器件的存储串和相关的连接线的示意图。
图4是根据本发明的实施例的在图3中示出的存储串的信号时序图。
图5是根据本发明的实施例示出应用了负预脉冲的存储串的示意图。
具体实施方式
请参考图2，图2是根据本发明的实施例的非易失性存储器件1的示意图。非易失性存储器件1可以是NAND闪存。例如，非易失性存储器件1可以是三维(3D)NAND闪存。非易失性存储器件1包括存储阵列10以及控制电路20和30。存储阵列10包括多个存储串。各存储串包括多个存储单元。各串的存储单元串联地连接在一起。字线和半导体沟道的交叉点形成存储单元。顶部选择栅线TSG、字线WL、顶部虚设字线TDL、中间虚设字线MDL、底部虚设字线BDL和底部栅线BSG是在存储阵列10与控制电路20之间连接的。位线BL是在存储阵列10与控制电路30之间连接的。
请参考图3，图3是根据本发明的实施例示出了在图2中示出的非易失性存储器件1的存储串302和相关的连接线的示意图。存储阵列10的存储串302包括但不限于：顶部选择栅晶体管TT、顶部虚设存储单元TDMC、顶部存储单元TMC(p+1)到TMCn、中间虚设存储单元MDMC1到MDMCq、底部存储单元BMC1到BMCp、底部虚设存储单元BDMC和底部选择栅晶体管BT。位线BL是耦合到存储串302的。顶部选择栅线TSG是连接到存储串302的顶部选择栅晶体管TT的。顶部虚设存储单元TDMC是与顶部选择栅晶体管TT串联地连接的。顶部虚设字线TDL是连接到顶部虚设存储单元TDMC的。各顶部虚设字线TDL是分别地连接到顶部虚设存储单元TDMC的。顶部存储单元TMC(p+1)到TMCn和底部存储单元BMC1到BMCp可以被配置为存储数据。顶部存储单元TMC(p+1)到TMCn可以是与顶部虚设存储单元TDMC串联地连接的。字线WL(p+1)到WLn是连接到顶部存储单元TMC(p+1)到TMCn的。字线WL(p+1)到WLn中的各字线是分别地连接到顶部存储单元TMC(p+1)到TMCn中的存储单元的。顶部存储单元TMC(p+1)到TMCn是在顶部虚设存储单元TDMC与中间虚设存储单元之间沿着第一方向顺序地布置的，以及相应地，字线WL(p+1)到WLn是在顶部虚设字线TDL与中间虚设字线MDLq之间沿着第一方向顺序地布置的。
此外，中间虚设存储单元MDMC1到MDMCq可以是与顶部存储单元TMC(p+1)到TMCn串联地连接的。中间虚设字线MDL1到MDLq是连接到中间虚设存储单元MDMC1到MDMCq的。中间虚设字线MDL1到MDLq中的各中间虚设字线是分别地连接到中间虚设存储单元MDMC1到MDMCq的中间虚设存储单元的。中间虚设存储单元MDMC1到MDMCq是在顶部存储单元TMC(p+1)与底部存储单元BMCp之间沿着第一方向顺序地布置的，以及相应地，中间虚设字线MDL1到MDLq是在字线WL(p+1)与字线WLp之间沿着第一方向顺序地布置的。底部存储单元BMC1到BMCp可以是与中间虚设存储单元MDMC1到MDMCq串联地连接的。字线WL1到WLp是连接到底部存储单元BMC1到BMCp的。字线WL1到WLp中的各字线是分别地连接到底部存储单元BMC1到BMCp的底部存储单元的。底部存储单元BMC1到BMCp是在中间虚设存储单元MDMC1与底部虚设存储单元BDMC之间沿着第一方向顺序地布置的，以及相应地，字线WL1到WLp是在中间虚设字线MDL1与底部虚设字线BDL之间沿着第一方向顺序地布置的。底部虚设存储单元BDMC是与底部存储单元BMC1到BMCp串联地连接的。底部虚设字线BDL是连接到底部虚设存储单元BDMC的。各底部虚设字线BDL是分别地连接到底部虚设存储单元BDMC的。底部选择栅晶体管BT是与底部虚设存储单元BDMC串联地连接的。底部选择栅线BSG是连接到底部选择栅晶体管BT的。在存储单元中对数据进行写入和擦除可以是通过非易失性存储器件1的连接线来从控制电路和外部电路控制的。要注意的是，顶部选择栅晶体管、顶部虚设存储单元、顶部存储单元、中间虚设存储单元、底部存储单元、底部虚设存储单元和底部选择栅晶体管的数量可以是不受限制的，以及可以是根据实际系统要求和需求来改变和设计的。
在预充电时段期间(在编程之前)，控制电路30被配置为将位线预脉冲信号应用于存储阵列10的未选定的存储串的未选定的位线BL。例如，对于各未选定的存储串而言，控制电路30被配置为在预充电时段期间，将位线预脉冲信号VP_BL应用于各未选定的存储串的未选定的位线BL。控制电路20被配置为将顶部选择栅预脉冲信号VP_TSG应用于顶部选择栅线TSG，以及将底部选择栅预脉冲信号VP_BSG应用于底部选择栅线BSG。此外，控制电路20被配置为将选定的字线信号应用于字线WL1到WLn中的选定的字线。控制电路20被配置为将未选定的字线信号应用于字线WL1到WLn中的未选定的字线。控制电路20被配置为将虚设字线预脉冲信号应用于顶部虚设字线TDL和底部虚设字线BDL。控制电路20还被配置为将负预脉冲信号VP_NDMY应用于连接到中间虚设存储单元MDMC1到MDMCq的和在字线WL(p+1)与字线WLp之间布置的中间虚设字线MDL1到MDLq。应用于在字线WL(p+1)与字线WLp之间布置的中间虚设存储单元MDMC1到MDMCq的负预脉冲信号VP_NDMY的电压电平可以是负值。应用于在字线WL(p+1)与字线WLp之间布置的中间虚设存储单元MDMC1到MDMCq的负预脉冲信号的电压电平可以是比接地电压的电压电平要低的。
请进一步参考图3和图4。图4是根据本发明的实施例的在图3中示出的存储串的信号时序图。在预充电时段中的信号波形从图4的顶部顺序地为：顶部选择栅预脉冲信号VP_TSG、选定的字线信号VP_SELWL、未选定的字线信号VP_UNSELWL、负预脉冲信号VP_NDMY、位线预脉冲信号VP_BL和底部选择栅预脉冲信号VP_BSG。在预充电时段期间，将位线预脉冲信号VP_BL应用于存储阵列10的未选定的存储串302的未选定的位线BL。将顶部选择栅预脉冲信号VP_TSG应用于顶部选择栅线TSG。将选定的字线信号VP_SELWL应用于选定的字线。将未选定的字线信号VP_UNSELWL应用于未选定的字线。将负预脉冲信号VP_NDMY应用于在字线WL(p+1)与字线WLp之间布置的中间虚设存储单元MDMC1到MDMCq。在实施例中，如在图4中示出的，负预脉冲信号VP_NDMY的电压电平(-2.2伏)是负电压值。将底部选择栅预脉冲信号VP_BSG应用于底部选择栅线BSG。应用于未选定的位线BL的位线预脉冲信号VP_BL可以是第一电源电压。应用于顶部选择栅线TSG的顶部选择栅预脉冲信号VP_TSG可以是第二电源电压。
请进一步参考图4和图5。图5是根据本发明的实施例示出具有负预脉冲信号VP_NDMY的存储串的示意图。假设连接到字线WL(p+1)的顶部存储单元TMC(p+1)是已经被编程过的。连接到字线WL(p+2)的顶部存储单元TMC(p+2)是将要被编程的，以及字线WL(p+2)是选定的字线。在预充电时段期间，控制电路30将位线预脉冲信号VP_BL应用于未选定的存储串302的未选定的位线BL。在预充电时段期间，控制电路20将顶部选择栅预脉冲信号VP_TSG应用于顶部选择栅线TSG，以及将底部选择栅预脉冲信号VP_BSG应用于底部选择栅线BSG。在预充电时段期间，控制电路20将选定的字线信号VP_SELWL应用于字线WL(p+2)，以及将未选定的字线信号VP_UNSELWL应用于其余的字线(未选定的字线)。
此外，在预充电时段期间，控制电路20将负预脉冲信号VP_NDMY(例如，-2.2伏)应用于在字线WL(p+1)与字线WLp之间布置的中间虚设存储单元MDMC1到MDMCq。然而，在连接到字线WL(p+1)的顶部存储单元TMC(p+1)被编程之后沟道将被切断，以及在预充电时段期间从沟道中去除剩余电子的操作可能会受到影响。由于应用于中间虚设存储单元MDMC1到MDMCq的负预脉冲信号VP_NDMY是负电压，所以在中间虚设存储单元MDMC1到MDMCq的区域中的电子将被负预脉冲信号VP_NDMY排斥，以便促进降低由于低门限电压引起的电荷陷阱效应(charge trap effect)，减少在存储串内的剩余电子以及增加沟道电势。在常规方法中，与下堆栈和上堆栈的连接结相邻的虚设存储单元通常是以初始状态(例如，将0伏(0V)应用于中间虚设字线NDL1到MDLq)来排列的，以便避免虚设存储单元的门限电压偏移，以及从而沟道的剩余电子将在与堆叠的堆栈的连接结相邻的虚设存储单元的区域中保持被捕获和聚集。与常规方法相比，本发明的实施例可以通过使用应用于在顶部字线和底部字线之间布置的虚设字线的负预脉冲，来有效地避免编程干扰。
综上所述，本发明的实施例提供了负预脉冲信号，以经由虚设字线来驱动在上堆栈的顶部存储单元与下堆栈的底部存储单元之间的虚设存储单元，从而有效地增强了沟道电势以及减少了编程干扰。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对本发明的器件和方法做出大量的修改和改变。相应地，在上文中的公开内容应当被解释为仅通过所附权利要求的界限来限定。

Claims (16)

1.一种非易失性存储器件，包括：
包括多个存储串的存储阵列，各存储串包括串联连接的多个顶部存储单元、与所述多个顶部存储单元串联连接的多个虚设存储单元以及与所述多个虚设存储单元串联连接的多个底部存储单元；
连接到所述多个存储串中的第一存储串的位线；
连接到所述多个存储串中的所述第一存储串的所述多个顶部存储单元和所述多个底部存储单元的多个字线，各字线是连接到所述第一存储串的相应的顶部存储单元或相应的底部存储单元的；
连接到所述多个虚设存储单元的多个虚设字线；
第一控制电路，其被配置为在预充电时段期间将位线预脉冲信号应用于所述位线；以及
第二控制电路，其被配置为在所述预充电时段期间，将选定的字线信号应用于所述多个字线中的选定的字线，将未选定的字线信号应用于所述多个字线中的未选定的字线，以及将负预脉冲信号应用于所述多个虚设字线。
2.根据权利要求1所述的非易失性存储器件，其中，应用于所述多个虚设字线的所述负预脉冲信号的电压电平是负值。
3.根据权利要求1所述的非易失性存储器件，其中，应用于所述多个虚设字线的所述负预脉冲信号的电压电平是比接地电压的电压电平要低的。
4.根据权利要求1所述的非易失性存储器件，其中，所述多个虚设存储单元是在所述多个顶部存储单元与所述多个底部存储单元之间布置的。
5.根据权利要求1所述的非易失性存储器件，其中，所述存储阵列的所述第一存储串还包括顶部选择栅晶体管和底部选择栅晶体管，其中，所述多个顶部存储单元、所述多个虚设存储单元和所述多个底部存储单元在所述顶部选择栅晶体管与所述底部选择栅晶体管之间是串联连接的，并且所述非易失性存储器件还包括连接到所述第一存储串的所述顶部选择栅晶体管的顶部选择栅线和连接到所述第一存储串的所述底部选择栅晶体管的底部选择栅线，其中，所述第二控制电路被配置为将顶部选择栅预脉冲信号应用于所述顶部选择栅线，以及将底部选择栅预脉冲信号应用于所述底部选择栅线。
6.根据权利要求5所述的非易失性存储器件，其中，所述选定的字线是连接到在所述顶部选择栅晶体管与所述多个虚设存储单元之间布置的所述多个顶部存储单元中的一个顶部存储单元的。
7.根据权利要求5所述的非易失性存储器件，其中，在所述预充电时段期间，应用于所述位线的所述位线预脉冲信号是第一电源电压，以及应用于所述顶部选择栅线的所述顶部选择栅预脉冲信号是第二电源电压。
8.根据权利要求1所述的非易失性存储器件，其中，在所述预充电时段期间，所述多个存储串中的所述第一存储串是未选定的串，以及所述位线是未选定的位线。
9.一种非易失性存储器件的控制方法，所述非易失性存储器件包括：包括多个存储串的存储阵列，各存储串包括串联连接的多个顶部存储单元、与所述多个顶部存储单元串联连接的多个虚设存储单元、以及与所述多个虚设存储单元串联连接的多个底部存储单元，所述控制方法包括：
在预充电时段期间，将位线预脉冲信号应用于连接到所述多个存储串中的第一存储串的位线；
在所述预充电时段期间，将选定的字线信号应用于所述多个字线中的选定的字线，以及将未选定的字线信号应用于所述多个字线中的未选定的字线；以及
在所述预充电时段期间，将负预脉冲信号应用于连接到所述多个虚设存储单元的所述多个虚设字线。
10.根据权利要求9所述的控制方法，其中，应用于所述多个虚设字线的所述负预脉冲信号的电压电平是负值。
11.根据权利要求9所述的控制方法，其中，应用于所述多个虚设字线的所述负预脉冲信号的电压电平是比接地电压的电压电平要低的。
12.根据权利要求9所述的控制方法，其中，所述多个虚设存储单元是在所述多个顶部存储单元和所述多个底部存储单元之间布置的。
13.根据权利要求9所述的控制方法，其中，所述存储阵列的所述第一存储串还包括顶部选择栅晶体管和底部选择栅晶体管，其中，所述多个顶部存储单元、所述多个虚设存储单元和所述多个底部存储单元在所述顶部选择栅晶体管与所述底部选择栅晶体管之间是串联连接的，其中，所述控制方法还包括：将顶部选择栅预脉冲信号应用于连接到所述顶部选择栅晶体管的顶部选择栅线，以及将底部选择栅预脉冲信号应用于连接到所述底部选择栅晶体管的底部选择栅线。
14.根据权利要求13所述的控制方法，其中，将所述选定的字线信号应用于所述多个字线中的所述选定的字线的步骤包括：将所述选定的字线信号应用于所述选定的字线，所述选定的字线是连接到在所述顶部选择栅晶体管与所述多个虚设存储单元之间布置的所述多个顶部存储单元中的一个顶部存储单元的。
15.根据权利要求13所述的控制方法，其中，在所述预充电时段期间，应用于所述位线的所述位线预脉冲信号是第一电源电压，以及应用于所述顶部选择栅线的所述顶部选择栅预脉冲信号是第二电源电压。
16.根据权利要求9所述的控制方法，其中，在所述预充电时段期间，所述多个存储串中的所述第一存储串是未选定的串，以及所述位线是未选定的位线。
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