KR20210101311A - 비휘발성 메모리 소자 및 제어 방법 - Google Patents

비휘발성 메모리 소자 및 제어 방법 Download PDF

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KR20210101311A
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Abstract

비휘발성 메모리 소자가 개시된다. 상기 비휘발성 메모리 소자는 메모리 어레이, 복수의 워드 라인, 복수의 더미 워드 라인, 제1 제어 회로 및 제2 제어 회로를 포함한다. 상기 복수의 워드 라인은 상기 메모리 어레이의 메모리 스트링의 복수의 상단 메모리 셀 및 하단 메모리 셀에 연결된다. 상기 복수의 더미 워드 라인은 상기 복수의 상단 메모리 셀과 하단 메모리 셀 사이에 연결된 복수의 더미 메모리 셀에 연결된다. 상기 제1 제어 회로는 사전 충전 기간 동안 상기 비트 라인에, 비트 라인 사전 펄스 신호를 인가하도록 구성된다. 상기 제2 제어 회로는 선택된 워드 라인에, 선택된 워드 라인 신호를 인가하고, 선택되지 않은 워드 라인에, 선택되지 않은 워드 라인 신호를 인가하고, 상기 복수의 더미 워드 라인에 음의 사전 펄스 신호를 인가하도록 구성된다.

Description

비휘발성 메모리 소자 및 제어 방법
본 발명은 비휘발성 메모리 소자 및 제어 방법에 관한 것으로, 특히 프로그래밍 방해를 감소시키기 위해 더미 셀에 음의 사전 펄스를 인가할 수 있는 비휘발성 메모리 소자 및 제어 방법에 관한 것이다.
플래시 메모리와 같은 비휘발성 메모리 소자는 개인용 컴퓨터, 플래시 드라이브, 디지털 카메라 및 이동 전화와 같은 다양한 전기 제품에서 선택되는 스토리지가 되었다. 플래시 메모리 소자는 급속하게 발전하고 있다. 플래시 메모리는 전원을 공급하지 않고도 상당히 오랜 시간 동안 데이터를 저장할 수 있으며, 높은 통합 레벨, 빠른 액세스, 용이한 소거 및 재기록과 같은 이점이 있다.
비트 밀도를 더욱 향상시키고 플래시 메모리 소자의 비용을 줄이기 위해, 3차원(three-dimensional, 3D) NAND 플래시 메모리가 개발되었다. 3D NAND 메모리 아키텍처는 메모리 셀을 여러 층으로 수직으로 쌓아 기존 NAND 메모리보다 높은 밀도를 달성한다. 층을 더 많이 추가할수록 비트 밀도는 증가하여, 저장 용량이 더욱 증가한다. 3D NAND 플래시 메모리는 하나의 NAND 데크를 취하여 그 NAND 데크 위에 다른 NAND 데크를 쌓는 것이다. 이와 같이, 여러 층의 메모리 셀을 적층하여 3D NAND 메모리를 형성할 수 있다. NAND형 메모리 스트링(NAND-type memory string)을 갖는 종래의 비휘발성 메모리 소자의 개략도인 도 1을 참조하기 바란다. 도 1에 도시된 바와 같이, 두 개의 전형적인 NAND 구조가 적층되어 메모리 스트링을 형성한다. 메모리 스트링은 하부 데크(lower deck, LD)와 상부 데크(upper deck, UD)를 포함한다. 하부 데크(LD)와 상부 데크(UD) 각각은 다층의 메모리 셀을 포함할 수 있다. 하부 데크(LD)와 상부 데크(UD)의 연결 접합부(즉, 두 개의 적층된 NAND 구조의 연결 접합부)에 인접한 수 개 층의 메모리 셀은 일반적으로 제조 공정 및 전기적 특성으로 인해 더미 메모리 셀로서 적용된다.
상부 데크(UD)의 메모리 셀의 프로그래밍 기간 동안, 하부 데크(LD)와 상부 데크(UD)의 연결 접합부에 인접한 더미 메모리 셀은 보통 적층된 연결 접합부에 이웃한 더미 메모리 셀의 불량한 공정 특성과 상부 데크(UD)의 프로그램/소거 작업 사이클로 인해 있을 수 있는 임계 전압 편이(threshold voltage shift)를 피하기 위해 초기 상태로 배열된다. 그러나 하부 데크(LD)와 상부 데크(UD)의 연결 접합부에 인접한 상부 데크(UD)의 메모리 셀이 프로그래밍된 후 채널이 차단될 것이다. 이러한 상황에서, 연결 접합부에 이웃한 더미 메모리 셀에 대한 비트 라인 사전 충전 효과는 비효율적이 될 것이고 메모리 셀의 임계 전압이 낮아질 것이다. 이와 같이, 채널의 잔류 전자는 낮은 임계 전압으로 인해 적층된 데크의 연결 접합부에 이웃한 더미 메모리 셀 영역에 포획되어 모일 수 있으며, 따라서 이전에 프로그램된 메모리 셀에 인접한 메모리 셀의 프로그래밍 부스트 전위에 영향을 미치고, 채널 부스트 전위를 감소시키고 프로그래밍 방해를 초래한다. 그 결과, 상부 데크(UD)의 메모리 셀은 적층 구조의 연결 접합부 특성으로 인해 프로그래밍 방해 효과에 쉽게 영향을 받는다. 따라서 개선이 필요하다.
따라서 본 발명의 목적은 프로그래밍 방해를 줄이기 위해 더미 셀에 음의 사전 펄스(pre-pulse)를 인가할 수 있는 비휘발성 메모리 소자 및 제어 방법을 제공하는 것이다.
일 실시예는 비휘발성 메모리 소자를 제공한다. 상기 비휘발성 메모리 소자는, 복수의 메모리 스트링(memory string)을 포함하는 메모리 어레이 - 각각의 메모리 스트링은 직렬로 연결된 복수의 상단(top) 메모리 셀, 상기 복수의 상단 메모리 셀과 직렬로 연결된 복수의 더미(dummy) 메모리 셀 및 상기 복수의 메모리 셀과 직렬로 연결된 복수의 하단(bottom) 메모리 셀을 포함함 -; 상기 복수의 메모리 스트링 중 제1 메모리 스트링에 연결된 비트 라인; 상기 복수의 메모리 스트링 중 제1 메모리 스트링의 복수의 상단 메모리 셀 및 복수의 하단 메모리 셀에 연결된 복수의 워드 라인 - 각각의 워드 라인은 상기 제1 메모리 스트링의 개별 상단 메모리 셀 또는 개별 하단 메모리 셀에 연결됨 -; 상기 복수의 더미 메모리 셀에 연결되는 복수의 더미 워드 라인; 사전 충전 기간 동안 상기 비트 라인에 비트 라인 사전 펄스 신호를 인가하도록 구성된 제1 제어 회로; 및 상기 복수의 워드 라인 중 선택된 워드 라인에 선택된 워드 라인 신호를 인가하고, 상기 복수의 워드 라인 중 선택되지 않은 워드 라인에 선택되지 않은 워드 라인 신호를 인가하고, 상기 사전 충전 기간 동안 상기 복수의 더미 워드 라인에 음의 사전 펄스 신호를 인가하도록 구성된 제2 제어 회로를 포함한다.
다른 실시예는 비휘발성 메모리 소자의 제어 방법을 제공한다. 상기 비휘발성 메모리 소자는 직렬로 연결된 복수의 상단 메모리 셀, 상기 복수의 상단 메모리 셀과 직렬로 연결된 복수의 더미 메모리 셀 및 상기 복수의 더미 메모리 셀과 직렬로 연결된 복수의 하단 메모리 셀을 포함한다. 상기 제어 방법은, 사전 충전 기간 동안 상기 복수의 메모리 스트링 중 제1 메모리 스트링에 연결된 비트 라인에 비트 라인 사전 펄스 신호를 인가하는 단계; 상기 사전 충전 기간 동안 상기 복수의 워드 라인 중 선택된 워드 라인에 선택된 워드 라인 신호를 인가하고, 상기 복수의 워드 라인 중 선택되지 않은 워드 라인에 선택되지 않은 워드 라인 신호를 인가하는 단계; 및 상기 사전 충전 기간 동안 상기 복수의 더미 메모리 셀에 연결된 복수의 더미 워드 라인에 음의 사전 펄스 신호를 인가하는 단계를 포함한다.
본 발명의 이러한 목적 및 다른 목적은 다양한 도면에 예시된 바람직한 실시예에 대한 이하의 상세한 설명을 읽은 후에 당업자에게 의심의 여지가 없을 것이다.
도 1은 NAND형 메모리 스트링을 갖는 종래의 비휘발성 메모리 소자의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 개략도이다.
도 3은 본 발명의 일 실시예에 따른 도 2에 도시된 비휘발성 메모리 소자의 메모리 스트링 및 관련 연결 라인을 나타낸 개략도이다.
도 4는 본 발명의 일 실시예에 따른 도 3에 도시된 메모리 스트링의 신호 타이밍도이다.
도 5는 본 발명의 일 실시예에 따라 음의 사전 펄스가 인가된 메모리 스트링을 나타낸 개략도이다.
도 2를 참조하기 바라며, 도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자(1)의 개략도이다. 비휘발성 메모리 소자(1)는 NAND 플래시 메모리일 수 있다. 예를 들어, 비휘발성 메모리 소자(1)는 3차원(3D) NAND 플래시 메모리일 수 있다. 비휘발성 메모리 소자(1)는 메모리 어레이(10) 및 제어 회로(20, 30)를 포함한다. 메모리 어레이(10)는 복수의 메모리 스트링을 포함한다. 각각의 메모리 스트링은 복수의 메모리 셀을 포함한다. 각 스트링의 메모리 셀은 직렬로 함께 연결된다. 워드 라인과 반도체 채널의 교차점이 메모리 셀을 형성한다. 메모리 어레이(10)와 제어 회로(20) 사이에는 상단 선택 게이트 라인(top select gate lines, TSG), 워드 라인(word line, WL), 상단 더미 워드 라인(top dummy word lines, TDL), 중간 더미 워드 라인(middle dummy word line, MDL), 하단 더미 워드 라인(bottom dummy word line, BDL) 및 하부 게이트 라인(bottom gate line, BSG)이 연결된다.
도 3을 참조하기 바라며, 도 3은 본 발명의 일 실시예에 따른 도 2에 도시된 비휘발성 메모리 소자(1)의 메모리 스트링(302) 및 관련 연결 라인을 나타낸 개략도이다. 메모리 어레이(10)의 메모리 스트링(302)은 상단 선택 게이트 트랜지스터(top select gate transistor, TT), 상단 더미 메모리 셀(top dummy memory cell, TDMC), 상단 메모리 셀(TMC(p+1)∼TMCn), 중간 더미 메모리 셀(MDMC1∼MDMCq), 하단 메모리 셀(BMC1∼BMCp), 하단 더미 메모리 셀(bottom dummy memory cell, BDMC) 및 하단 선택 게이트 트랜지스터(bottom select gate transistor, BT)를 포함하지만 이에 한정되는 것은 아니다. 비트 라인(bit line, BL)은 메모리 스트링(302)에 결합된다. 상단 선택 게이트 라인(top select gate line, TSG)은 메모리 스트링(302)의 상단 선택 게이트 트랜지스터(TT)에 연결된다. 상단 더미 메모리 셀(TDMC)은 상단 선택 게이트 트랜지스터(TT)와 직렬로 연결된다. 상단 더미 워드 라인(TDL)은 상단 더미 메모리 셀(TDMC)에 연결된다. 각각의 상단 더미 워드 라인(TDL)은 상단 더미 메모리 셀(TDMC)에 개별적으로 연결된다. 상단 메모리 셀 (TMC(p+1)∼TMCn) 및 하단 메모리 셀(BMC1∼BMCp)는 데이터를 저장하도록 구성될 수 있다. 상단 메모리 셀(TMC(p+1)∼TMCn은 상단 더미 메모리 셀(TDMC)과 직렬로 연결될 수 있다. 워드 라인(WL(p+1)∼WLn)은 상단 메모리 셀(TMC(p+1)∼TMCn)에 연결된다. 워드 라인(WL(p+1)∼WLn) 각각은 상단 메모리 셀(TMC(p+1)∼TMCn)의 메모리 셀에 개별적으로 연결된다. 상단 메모리 셀(TMC(p+1)∼TMCn)은 상단 더미 메모리 셀(TDMC)과 중간 더미 메모리 셀 사이의 제1 방향을 따라 순차적으로 배치되고, 이에 따라 워드 라인(WL(p+1)∼WLn)이 상단 더미 워드 라인(TDL)과 중간 더미 워드 라인(MDLq) 사이의 제1 방향을 따라 순차적으로 배치된다.
또한, 중간 더미 메모리 셀(MDMC1∼MDMCq)은 상단 메모리 셀(TMC(p+1)∼TMCn)과 직렬로 연결될 수 있다. 중간 더미 워드 라인(MDL1∼MDLq)은 중간 더미 메모리 셀(MDMC1∼MDMCq)에 연결된다. 중간 더미 워드 라인(MDL1∼MDLq) 각각은 중간 더미 메모리 셀(MDMC1∼MDMCq)의 더미 메모리 셀에 개별적으로 연결된다. 중간 더미 메모리 셀(MDMC1∼MDMCq)은 상단 메모리 셀(TMC(p+1))과 하단 메모리 셀(BMCp) 사이의 제1 방향을 따라 순차적으로 배치되고, 이에 따라 중간 더미 워드 라인(MDL1∼MDLq)은 워드 라인(WL(p+1))과 워드 라인(WLp) 사이의 제1 방향을 따라 순차적으로 배치된다. 하단 메모리 셀(BMC1∼BMCp)은 중간 더미 메모리 셀(MDMC1∼MDMCq)과 직렬로 연결될 수 있다. 워드 라인(WL1∼WLp)은 하단 메모리 셀(BMC1∼BMCp)에 연결된다. 각각의 워드 라인(WL1∼WLp)은 하단 메모리 셀(BMC1∼BMCp)의 메모리 셀에 개별적으로 연결된다. 하단 메모리 셀(BMC1∼BMCp)은 중간 더미 메모리 셀(MDMC1)과 하단 더미 메모리 셀(BDMC) 사이의 제1 방향을 따라 순차적으로 배치되고, 이에 따라 워드 라인(WL1∼WLp)은 중간 더미 워드 라인(MDL1)과 하단 더미 워드 라인(BDL) 사이의 제1 방향을 따라 순차적으로 배치된다. 하단 더미 메모리 셀(BDMC)은 하단 메모리 셀(BMC1∼BMCp)과 직렬로 연결된다. 하단 더미 워드 라인(BDL)은 하단 더미 메모리 셀(BDMC)에 연결된다. 각각의 하단 더미 워드 라인(BDL)은 하단 더미 메모리 셀(BDMC)에 개별적으로 연결된다. 하단 선택 게이트 트랜지스터(BT)는 하단 더미 메모리 셀(BDMC)과 직렬로 연결된다. 하단 선택 게이트 라인(bottom select gate line, BSG)은 하단 선택 게이트 트랜지스터(BT)에 연결된다. 메모리 셀에 데이터를 쓰고 지우는 것은 비휘발성 메모리 소자(1)의 연결 라인을 통해 제어 회로 및 외부 회로로부터 제어될 수 있다. 상단 선택 게이트 트랜지스터, 상단 더미 메모리 셀, 상단 메모리 셀, 중간 더미 메모리 셀, 하단 메모리 셀, 하단 더미 메모리 셀 및 하단 선택 게이트 트랜지스터의 수량은 제한되지 않고 실제 시스템 요구 및 요건에 따라 변경 및 설계될 수 있다.
사전 충전 기간 동안(프로그래밍 전)에, 제어 회로(30)는 메모리 어레이(10)의 선택되지 않은 메모리 스트링의 선택되지 않은 비트 라인(BL)에 비트 라인 사전 펄스 신호를 인가하도록 구성된다. 예를 들어, 각각의 선택되지 않은 메모리 스트링에 대해, 제어 회로(30)는 사전 충전 기간 동안 각각의 선택되지 않은 메모리 스트링의 선택되지 않은 비트 라인(BL)에 비트 라인 사전 펄스 신호(VP_BL)를 인가하도록 구성된다. 제어 회로(20)는 상단 선택 게이트 라인(TSG)에 상단 선택 게이트 사전 펄스 신호(VP_TSG)를 인가하고 하단 선택 게이트 라인(BSG)에 하단 선택 게이트 사전 펄스 신호(VP_BSG)를 인가하도록 구성된다. 또한, 제어 회로(20)는 워드 라인(WL1∼WLn)의 선택된 워드 라인에 선택된 워드 라인 신호를 인가하도록 구성된다. 제어 회로(20)는 워드 라인(WL1∼WLn)의 선택되지 않은 워드 라인에, 선택되지 않은 워드 라인 신호를 인가하도록 구성된다. 제어 회로(20)는 더미 워드 라인 사전 펄스 신호를 상단 더미 워드 라인(TDL) 및 하단 더미 워드 라인(BDL)에 인가하도록 구성된다. 제어 회로(20)는 또한 중간 더미 메모리 셀(MDMC1∼MDMCq)에 연결되고 워드 라인(WL(p+1))과 워드 라인(WLp) 사이에 배치된 중간 더미 워드 라인(MDL1∼MDLq)에 음의 사전 펄스 신호(VP_NDMY)를 인가하도록 구성된다. 중간 더미 메모리 셀(MDMC1∼MDMCq)에 연결되고 워드 라인(WL(p+1))과 워드 라인(WLp) 사이에 배치된 중간 더미 워드 라인(MDL1∼MDLq)에 인가되는 음의 사전 펄스 신호(VP_NDMY)의 전압 레벨은 음의 값일 수 있다. 워드 라인(WL(p+1))과 워드 라인(WLp) 사이에 배치된 중간 더미 메모리 셀(MDMC1∼MDMCq)에 인가되는 음의 사전 펄스 신호의 전압 레벨은 접지 전압의 전압 레벨보다 낮을 수 있다.
도 3 및 도 4를 더 참조하기 바란다. 도 4는 본 발명의 일 실시예에 따른 도 3에 도시된 메모리 스트링의 신호 타이밍도이다. 도 4의 상단에서부터 순차적으로, 사전 충전 기간의 신호 파형은 다음과 같다: 상단 선택 게이트 사전 펄스 신호(VP_TSG), 선택된 워드 라인 신호(VP_SELWL), 선택되지 않은 워드 라인 신호(VP_UNSELWL), 음의 사전 펄스 신호(VP_NDMY), 비트 라인 사전 펄스 신호(VP_BL) 및 하단 선택 게이트 사전 펄스 신호(VP_BSG). 사전 충전 기간 동안, 비트 라인 사전 펄스 신호(VP_BL)가 메모리 어레이(10)의 선택되지 않은 메모리 스트링(302)의 선택되지 않은 비트 라인(BL)에 인가된다. 상단 선택 게이트 사전 펄스 신호(VP_TSG)가 상단 선택 게이트 라인(TSG)에 인가된다. 선택된 워드 라인 신호(VP_SELWL)가 선택된 워드 라인에 인가된다. 선택되지 않은 워드 라인 신호(VP_UNSELWL)는 선택되지 않은 워드 라인에 인가된다. 음의 사전 펄스 신호(VP_NDMY)는 워드 라인(WL(p+1))과 워드 라인(WLp) 사이에 배치된 중간 더미 메모리 셀(MDMC1∼MDMCq)에 인가된다. 일 실시예에서, 도 4에 도시된 바와 같이, 음의 사전 펄스 신호(VP_NDMY)의 전압 레벨(-2.2 볼트)은 음의 전압 값이다. 하단 선택 게이트 라인(BSG)에는 하단 선택 게이트 사전 펄스 신호(VP_BSG)가 인가된다.
선택되지 않은 비트 라인(BL)에 인가되는 비트 라인 사전 펄스 신호(VP_BL)는 제1 전원 전압일 수 있다. 상단 선택 게이트 라인(TSG)에 인가되는 상단 선택 게이트 사전 펄스 신호(VP_TSG)는 제2 전원 전압일 수 있다.
도 4 및 도 5를 더 참조하기 바란다. 도 5는 본 발명의 일 실시예에 따른 음의 사전 펄스 신호(VP_NDMY)를 갖는 메모리 스트링을 나타낸 개략도이다. 워드 라인(WL(p+1))에 연결된 상단 메모리 셀(TMC(p+1))이 이미 프로그래밍되었다고 가정하자. 워드 라인(WL(p+2))에 연결된 상단 메모리 셀(TMC(p+2))이 프로그래밍될 것이며, 워드 라인(WL(p+2))은 선택된 워드 라인이다. 사전 충전 기간 동안, 제어 회로(30)에 의해 선택되지 않은 메모리 스트링(302)의 선택되지 않은 비트 라인(BL)에 비트 라인 사전 펄스 신호(VP_BL)가 인가된다. 사전 충전 기간 동안 제어 회로(20)에 의해, 상단 선택 게이트 사전 펄스 신호(VP_TSG)가 상단 선택 게이트 라인(TSG)에 인가되고, 하단 선택 게이트 사전 펄스 신호(VP_BSG)가 하단 선택 게이트 라인(BSG)에 인가된다. 사전 충전 기간 동안 제어 회로(20)에 의해, 선택된 워드 라인 신호(VP_SELWL)가 워드 라인(WL(p+2))에 인가되고, 선택되지 않은 워드 라인 신호(VP_UNSELWL)는 나머지 워드 라인(선택되지 않은 워드 라인)에 인가된다.
또한, 제어 회로(20)에 의해 사전 충전 기간 동안, 워드 라인(WL(p+1)) 사이에 배치된 중간 더미 메모리 셀(MDMC1∼MDMCq)에 음의 사전 펄스 신호(VP_NDMY)(예: -2.2 볼트)가 인가된다. 단, 워드 라인 WL(p+1)에 연결된 상단 메모리 셀(TMC(p+1))이 프로그램된 후 채널이 차단되고, 채널에서 잔류 전자를 제거하는 작업은 사전 충전 기간 동안 영향을 받을 수 있다. 중간 더미 메모리 셀(MDMC1∼MDMCq)에 인가되는 음의 사전 펄스 신호(VP_NDMY)가 음의 전압이므로, 중간 더미 메모리 셀(MDMC1∼MDMCq)의 영역에 있는 전자는 음의 사전 펄스 신호(VP_NDMY)에 의해 반발될 것이어서, 낮은 임계 전압으로 인한 전하 트랩 효과 감소를 촉진하고, 메모리 스트링 내의 잔류 전자를 감소시키며 채널 전위를 증가시킨다. 종래의 방법에서, 하부 데크와 상부 데크의 연결 접합부에 이웃한 더미 메모리 셀은 더미 메모리 셀의 임계 전압 편이를 방지하기 위해 일반적으로 초기 상태로 배열되어(예: 중간 더미 워드 라인(NDL1∼MDLq)에 0 볼트(0V) 인가됨), 채널의 잔류 전자는 적층된 데크의 연결 접합부에 이웃한 더미 메모리 셀 영역에 갇혀 모이게 된다. 종래의 방법과 비교하면, 본 발명의 실시예는 상단 워드 라인과 하단 워드 라인 사이에 배치된 더미 워드 라인에 인가되는 음의 사전 펄스를 사용하여 프로그래밍 방해를 효과적으로 회피할 수 있다.
요약하면, 본 발명의 실시예는 더미 워드 라인을 통해 상부 데크의 상단 메모리 셀과 하부 데크의 하단 메모리 셀 사이의 더미 메모리 셀을 구동하기 위해 음의 사전 펄스 신호를 제공함으로써, 효과적으로 채널 전위를 향상시키고 프로그래밍 방해를 감소시킨다.
당업자는 본 발명의 교시를 유지하면서 소자 및 방법에 대해 수많은 수정 및 개조가 이루어질 수 있음을 쉽게 알 수 있을 것이다. 따라서, 이상의 개시는 첨부 된 청구 범위의 범위에 의해서만 한정되는 것으로 해석되어야 한다.

Claims (16)

  1. 비휘발성 메모리 소자로서,
    복수의 메모리 스트링을 포함하는 메모리 어레이 - 각각의 메모리 스트링은 직렬로 연결된 복수의 상단(top) 메모리 셀, 상기 복수의 상단 메모리 셀과 직렬로 연결된 복수의 더미(dummy) 메모리 셀 및 상기 복수의 메모리 셀과 직렬로 연결된 복수의 하단(bottom) 메모리 셀을 포함함 -;
    상기 복수의 메모리 스트링 중 제1 메모리 스트링에 연결된 비트 라인;
    상기 복수의 메모리 스트링 중 제1 메모리 스트링의 복수의 상단 메모리 셀 및 복수의 하단 메모리 셀에 연결된 복수의 워드 라인 - 각각의 워드 라인은 상기 제1 메모리 스트링의 개별 상단 메모리 셀 또는 개별 하단 메모리 셀에 연결됨 -;
    상기 복수의 더미 메모리 셀에 연결되는 복수의 더미 워드 라인;
    사전 충전 기간 동안 상기 비트 라인에 비트 라인 사전 펄스 신호를 인가하도록 구성된 제1 제어 회로; 및
    상기 복수의 워드 라인 중 선택된 워드 라인에 선택된 워드 라인 신호를 인가하고, 상기 복수의 워드 라인 중 선택되지 않은 워드 라인에 선택되지 않은 워드 라인 신호를 인가하고, 상기 사전 충전 기간 동안 상기 복수의 더미 워드 라인에 음의 사전 펄스 신호를 인가하도록 구성된 제2 제어 회로
    를 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 복수의 더미 워드 라인에 인가되는 상기 음의 사전 펄스의 전압 레벨은 음의 값인, 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 복수의 더미 워드 라인에 인가되는 상기 음의 사전 펄스 신호의 전압 레벨은 접지 전압의 전압 레벨보다 낮은, 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 복수의 더미 메모리 셀은 상기 복수의 상단 메모리 셀과 상기 복수의 하단 메모리 셀 사이에 배치되는, 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 메모리 어레이의 제1 메모리 스트링은 상단 선택 게이트 트랜지스터 및 하단 선택 게이트 트랜지스터를 더 포함하고, 상기 복수의 상단 메모리 셀, 상기 복수의 더미 메모리 셀 및 상기 복수의 하단 메모리 셀은 상기 상단 선택 게이트 트랜지스터와 상기 하단 선택 게이트 트랜지스터 사이에 직렬로 연결되고, 상기 비휘발성 메모리 소자는, 상기 제1 메모리 스트링의 상단 선택 게이트 트랜지스터에 연결된 상단 선택 게이트 라인 및 상기 제1 메모리 스트링의 하단 선택 게이트 트랜지스터에 연결된 하단 선택 게이트 라인을 더 포함하며, 상기 제2 제어 회로는 상기 상단 선택 게이트 라인에 상단 선택 게이트 사전 펄스 신호를 인가하고, 상기 하단 선택 게이트 라인에 하단 선택 게이트 사전 펄스를 인가하도록 구성되는, 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 선택된 워드 라인은 상기 상단 선택 게이트 트랜지스터와 상기 복수의 더미 메모리 셀 사이에 배치된 상기 복수의 상단 메모리 셀 중 하나에 연결되는, 비휘발성 메모리 소자.
  7. 제5항에 있어서,
    상기 사전 충전 기간 동안, 상기 비트 라인에 인가되는 상기 비트 라인 사전 펄스 신호는 제1 전원 전압이고 상기 상단 선택 게이트 라인에 인가되는 상기 상단 선택 게이트 사전 펄스 신호는 제2 전원 전압인, 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 사전 충전 기간 동안, 상기 복수의 메모리 스트링 중 제1 메모리 스트링은 선택되지 않은 스트링이고 상기 비트 라인은 선택되지 않은 비트 라인인, 비휘발성 메모리 소자.
  9. 직렬로 연결된 복수의 상단 메모리 셀, 상기 복수의 상단 메모리 셀과 직렬로 연결된 복수의 더미 메모리 셀 및 상기 복수의 더미 메모리 셀과 직렬로 연결된 복수의 하단 메모리 셀을 포함하는 비휘발성 메모리 소자의 제어 방법으로서,
    사전 충전 기간 동안 상기 복수의 메모리 스트링 중 제1 메모리 스트링에 연결된 비트 라인에 비트 라인 사전 펄스 신호를 인가하는 단계;
    상기 사전 충전 기간 동안 상기 복수의 워드 라인 중 선택된 워드 라인에 선택된 워드 라인 신호를 인가하고, 상기 복수의 워드 라인 중 선택되지 않은 워드 라인에 선택되지 않은 워드 라인 신호를 인가하는 단계; 및
    상기 사전 충전 기간 동안 상기 복수의 더미 메모리 셀에 연결된 복수의 더미 워드 라인에 음의 사전 펄스 신호를 인가하는 단계
    를 포함하는 비휘발성 메모리 소자의 제어 방법.
  10. 제9항에 있어서,
    상기 복수의 더미 워드 라인에 인가되는 상기 음의 사전 펄스 신호의 전압 레벨은 음의 값인, 비휘발성 메모리 소자의 제어 방법.
  11. 제9항에 있어서,
    상기 복수의 더미 워드 라인에 인가되는 상기 음의 사전 펄스 신호의 전압 레벨은 접지 전압의 전압 레벨보다 낮은, 비휘발성 메모리 소자의 제어 방법.
  12. 제9항에 있어서,
    상기 복수의 더미 메모리 셀은 상기 복수의 상단 메모리 셀과 상기 복수의 하단 메모리 셀 사이에 배치되는, 비휘발성 메모리 소자의 제어 방법.
  13. 제9항에 있어서,
    상기 메모리 어레이의 제1 메모리 스트링은 상단 선택 게이트 트랜지스터 및 하단 선택 게이트 트랜지스터를 더 포함하고, 상기 복수의 상단 메모리 셀, 상기 복수의 더미 메모리 셀 및 상기 복수의 하단 메모리 셀은 상기 상단 선택 게이트 트랜지스터와 상기 하단 선택 게이트 트랜지스터 사이에 직렬로 연결되며, 상기 제어 방법은,
    상기 상단 선택 게이트 트랜지스터에 연결된 상단 선택 게이트 라인에 상단 선택 게이트 사전 펄스 신호를 인가하고, 상기 하단 선택 게이트 트랜지스터에 연결된 하단 선택 게이트 라인에 하단 선택 게이트 사전 펄스 신호를 인가하는 단계를 더 포함하는 비휘발성 메모리 소자의 제어 방법.
  14. 제13항에 있어서,
    상기 복수의 워드 라인 중 선택된 워드 라인에 상기 선택된 워드 라인 신호를 인가하는 단계는,
    상기 복수의 상단 메모리 셀 중 하나에 연결되는 상기 선택된 워드 라인에 상기 선택된 워드 라인 신호를 인가하는 단계를 포함하는, 비휘발성 메모리 소자의 제어 방법.
  15. 제13항에 있어서,
    상기 사전 충전 기간 동안, 상기 비트 라인에 인가되는 상기 비트 라인 사전 펄스 신호는 제1 전원 전압이고, 상기 상단 선택 게이트 라인에 인가되는 상기 상단 선택 게이트 사전 펄스 신호는 제2 전원 전압인, 비휘발성 메모리 소자의 제어 방법.
  16. 제9항에 있어서,
    상기 사전 충전 기간 동안, 상기 복수의 메모리 스트링 중 제1 메모리 스트링은 선택되지 않은 스트링이고, 상기 비트 라인은 선택되지 않은 비트 라인인, 비휘발성 메모리 소자의 제어 방법.
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