KR102127416B1 - 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법 - Google Patents

비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법 Download PDF

Info

Publication number
KR102127416B1
KR102127416B1 KR1020130074576A KR20130074576A KR102127416B1 KR 102127416 B1 KR102127416 B1 KR 102127416B1 KR 1020130074576 A KR1020130074576 A KR 1020130074576A KR 20130074576 A KR20130074576 A KR 20130074576A KR 102127416 B1 KR102127416 B1 KR 102127416B1
Authority
KR
South Korea
Prior art keywords
read
strings
channel
word line
delete delete
Prior art date
Application number
KR1020130074576A
Other languages
English (en)
Other versions
KR20150001400A (ko
Inventor
남상완
박기태
박현욱
이재균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130074576A priority Critical patent/KR102127416B1/ko
Priority to US14/242,332 priority patent/US9183939B2/en
Priority to CN201410301698.0A priority patent/CN104252880B/zh
Publication of KR20150001400A publication Critical patent/KR20150001400A/ko
Application granted granted Critical
Publication of KR102127416B1 publication Critical patent/KR102127416B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 하나의 비트라인에 기판 위에 수직한 방향으로 형성된 복수의 스트링들이 연결되는 비휘발성 메모리 장치의 읽기 방법은: 비선택 워드라인들로 읽기 패스 전압을 인가하는 단계; 메모리 셀의 최상위 상태를 판별하기 위하여 선택 워드라인으로 읽기 전압을 인가하는 단계; 상기 최상위 상태를 판별한 뒤 스트링의 채널 전하 공유를 위하여 상기 선택 워드라인으로 상기 읽기 패스 전압을 인가하는 단계; 및 상기 선택 워드라인 및 상기 비선택 워드라인들에 대한 리커버리 동작을 수행하는 단계를 포함한다.

Description

비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME, AND READING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
본 발명의 목적은 읽기 디스터번스를 줄이는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 하나의 비트라인에 기판 위에 수직한 방향으로 형성된 복수의 스트링들이 연결되는 비휘발성 메모리 장치의 읽기 방법은: 비선택 워드라인들로 읽기 패스 전압을 인가하는 단계; 메모리 셀의 최상위 상태를 판별하기 위하여 선택 워드라인으로 읽기 전압을 인가하는 단계; 상기 최상위 상태를 판별한 뒤 스트링의 채널 전하 공유를 위하여 상기 선택 워드라인으로 상기 읽기 패스 전압을 인가하는 단계; 및 상기 선택 워드라인 및 상기 비선택 워드라인들에 대한 리커버리 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 복수의 스트링들 각각은 상기 기판 위에 적층된 판 형태의 적어도 하나의 스트링 선택 라인, 복수의 워드라인들, 적어도 하나의 접지 선택 라인을 관통함으로써 형성된다.
실시 예에 있어서, 상기 선택 워드라인 및 상기 비선택 워드라인들에 대한 리커버리 동작을 시작한 후에, 상기 적어도 하나의 스트링 선택 라인 및 상기 적어도 하나의 접지 선택 라인에 대한 리커버리 동작을 시작하는 단계를 더 포함한다.
실시 예에 있어서, 상기 선택 워드라인으로 상기 읽기 패스 전압을 인가할 때, 적어도 하나의 비선택 스트링 선택 라인으로 상기 읽기 패스 전압을 인가하는 단계를 더 포함한다.
실시 예에 있어서, 상기 선택 워드라인으로 상기 읽기 전압을 인가하기 전에, 소정의 시간 동안에 상기 적어도 하나의 비선택 스트링 선택 라인으로 상기 읽기 패스 전압을 인가하는 단계를 더 포함한다.
실시 예에 있어서, 상기 읽기 전압은 접지 전압보다 크고, 상기 읽기 패스 전압보다 낮다.
실시 예에 있어서, 상기 메모리 셀은 적어도 2 비트 데이터를 저장한다.
실시 예에 있어서, 상기 선택 워드라인으로 상기 읽기 패스 전압을 소정의 시간 동안 인가한 뒤, 상기 리커버리 동작이 수행된다.
실시 예에 있어서, 상기 비선택 워드라인들이 복수의 그룹핑되고, 상기 그룹핑된 비선택 워드라인들에 대한 상기 리커버리 동작이 순차적으로 수행된다.
실시 예에 있어서, 상기 선택 워드라인으로 상기 읽기 전압을 인가하기 전에, 소정의 시간 동안에 상기 선택 워드라인으로 상기 읽기 패스 전압을 인가하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 하나의 비트라인에 기판에 수직한 방향으로 형성된 복수의 스트링들이 연결되는 비휘발성 메모리 장치의 읽기 방법에 있어서: 비선택 스트링들의 채널 전하들을 방전 혹은 확산시키는 단계; 선택 스트링들에서 데이터 판별을 위하여 감지 동작을 수행하는 단계; 상기 감지 동작을 수행한 뒤에 상기 선택 스트링들 및 상기 비선택 스트링들에서 채널 전하들을 공유하는 단계; 및 상기 선택 스트링들 및 상기 비선택 스트링들에 관련된 리커버리 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 채널 전하들을 방전 혹은 확산시키는 단계는, 상기 감지 동작 전에 적어도 하나의 비선택 스트링 선택 라인, 접지 선택 라인, 및 선택 워드라인으로 읽기 패스 전압을 인가하는 단계를 더 포함한다.
실시 예에 있어서, 상기 감지 동작을 수행하는 단계는, 선택 워드라인으로 제 1 읽기 전압을 인가함으로써 제 1 감지 동작을 수행하여 하는 단계; 및 상기 선택 워드라인으로 상기 제 1 읽기 전압보다 높게 설정된 제 2 읽기 전압을 인가함으로써 제 2 감지 동작을 수행하는 단계를 더 포함한다.
실시 예에 있어서, 상기 감지 동작 이후에 상기 선택 스트링들 각각의 채널 전하들을 공유하기 위하여 선택 워드라인으로 소정의 시간 동안 읽기 패스 전압이 인가된다.
실시 예에 있어서, 상기 채널 전하들을 공유하면서 상기 리커버리 동작이 수행된다.
본 발명의 실시 예에 따른 하나의 비트라인에 기판에 수직한 방향으로 형성된 복수의 스트링들이 연결되는 비휘발성 메모리 장치의 읽기 방법에 있어서: 워드라인 셋업 구간에서 선택 워드라인으로 제 1 전압을 인가함으로써 제 1 채널 전하를 공유하는 단계; 상기 1 채널 전하를 공유한 뒤 멀티 비트 데이터를 판별하기 위하여 감지 동작들을 수행하는 단계; 상기 감기 동작들을 수행한 뒤에 상기 선택 워드라인으로 상기 제 1 전압을 인가함으로써 제 2 채널 전하를 공유하는 단계; 및 상기 제 2 채널 전하를 공유한 뒤 혹은 공유하면서 리커버리 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 직렬 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 기판 위에 적층된 판 형태의 적어도 하나의 스트링 선택 라인, 복수의 워드라인들 및 적어도 하나의 접지 선택 라인을 관통함으로써 형성되는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 메모리 블록의 스트링 선택 라인, 워드라인들, 및 접지 선택 라인으로 구동에 필요한 전압들을 제공하는 어드레스 디코더; 프로그램 동작시 상기 선택된 메모리 블록으로 프로그램될 데이터를 임시로 저장하거나, 읽기 동작시 상기 선택된 메모리 블록으로부터 읽혀진 데이터를 임시로 저장하는 입출력 회로; 및 상기 프로그램 동작 및 상기 읽기 동작시 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고, 상기 제어 로직은 상기 프로그램 동작 혹은 상기 읽기 동작에 필요한 감지 동작 전에 혹은 후에 상기 선택된 메모리 블록의 스트링들의 채널 전하들을 제어함으로써 면역 디스터번스 읽기 모드를 수행한다.
실시 예에 있어서, 상기 면역 디스터번스 읽기 모드는 외부로부터 제공되는 정보를 근거로 하여 수행된다.
실시 예에 있어서, 상기 채널 전하들은 접지 전압으로 방전되거나, 상기 채널 전하들 중 부스팅 전하들이 채널에 공유된다.
실시 예에 있어서, 상기 감지 동작 후에 상기 채널 전하들을 제어한 뒤 혹은 제어하면서 상기 선택된 메모리 블록에 대한 리커버리 동작이 수행된다.
실시 예에 있어서, 상기 복수의 메모리 셀들은 적어도 2 비트 데이터를 저장한다.
본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 직렬 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 기판 위에 적층된 판 형태의 적어도 하나의 스트링 선택 라인, 복수의 워드라인들 및 적어도 하나의 접지 선택 라인을 관통함으로써 형성되는 메모리 셀 어레이; 상기 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 메모리 블록의 스트링 선택 라인, 워드라인들, 및 접지 선택 라인으로 구동에 필요한 전압들을 제공하는 어드레스 디코더; 프로그램 동작시 상기 선택된 메모리 블록으로 프로그램될 데이터를 임시로 저장하거나, 읽기 동작시 상기 선택된 메모리 블록으로부터 읽혀진 데이터를 임시로 저장하는 입출력 회로; 및 상기 프로그램 동작 및 상기 읽기 동작시 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고, 상기 제어 로직은 상기 프로그램 동작 혹은 상기 읽기 동작에 필요한 감지 동작 전에 혹은 후에 상기 선택된 메모리 블록의 스트링들의 채널 전하들을 제어함으로써 면역 디스터번스 읽기 모드를 수행한다.
실시 예에 있어서, 상기 메모리 제어기는 상기 면역 디스터번스 읽기 모드를 수행할 지 여부를 판별하고, 상기 판별 결과에 따른 정보를 상기 비휘발성 메모리 장치로 전송한다.
실시 예에 있어서, 상기 프로그램 동작의 감지 동작에서는 선택적으로 상기 면역 디스터번스 읽기 모드가 진행되지 않는다.
실시 예에 있어서, 상기 감지 동작 전에 선택 워드라인으로 제 1 소정의 시간 동안 프리 펄스가 인가되고, 상기 감지 동작 후에 상기 선택 워드라인으로 제 2 소정의 시간 동안 포스트 펄스가 인가된다.
상술한 바와 같이 본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 감지 동작 전/후에 스트링들의 채널 전하들을 제어함으로써 읽기 디스터번스를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 2a는 도 1에 도시된 메모리 블록을 예시적으로 보여주는 도면이다.
도 2b는 도 2a의 I-I' 절단면의 일부를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 비휘발성 메모리 장치에서 감지 동작 전에 읽기 디스터번스를 줄이기 위하여 채널 전하를 제어하는 방법을 개념적으로 설명하기 위한 도면이다.
도 4는 본 발명의 읽기 동작시 사용되는 전압들의 관계를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 감지 동작 후 리커버리 동작시 발생되는 읽기 디스터번스 및 그것을 줄이기 위하여 채널 전하를 제어하는 방법을 개략적으로 설명하는 도면이다.
도 6은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 1 실시 예를 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 2 실시 예를 보여주는 타이밍도이다.
도 8은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 3 실시 예를 보여주는 타이밍도이다.
도 9는 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 4 실시 예를 보여주는 타이밍도이다.
도 10은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 5 실시 예를 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 6 실시 예를 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 7 실시 예를 보여주는 타이밍도이다.
도 13은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 8 실시 예를 보여주는 타이밍도이다.
도 14는 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 9 실시 예를 보여주는 타이밍도이다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 1 실시 예를 보여주는 흐름도이다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 2 실시 예를 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 3 실시 예를 보여주는 흐름도이다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템의 프로그램 방법에 대한 실시 예를 보여주는 흐름도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템의 읽기 방법에 대한 실시 예를 보여주는 흐름도이다.
도 21은 본 발명의 실시 예에 따른 SOI 기판 위에 형성된 스트링들을 갖는 비트라인 공유 구조에 적용한 면역 디스터번스 읽기 동작을 예시적으로 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 감지 동작 전/후에 스트링들의 채널 전하들을 제어(방전/확산/공유)함으로써, 읽기 디스터번스(read disturbance)을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 입출력 회로(130), 및 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz, z는 2 이상의 정수)을 포함한다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 기판에 수직한 방향으로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다.
어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스(ADDR) 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스(DCA)는 입출력 회로(130)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 것이다.
입출력 회로(130)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(130)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스(DCA)를 입력 받도록 구현될 것이다. 입출력 회로(130)는 디코딩된 컬럼 어드레스(DCA)를 이용하여 비트라인들(BLs)을 선택할 것이다.
입출력 회로(130)는 외부로부터(예를 들어, 메모리 제어기) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 입출력 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 것이다. 한편, 입출력 회로(130)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(130)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(140)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(140)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 명령에 응답하여 동작할 것이다. 또한, 제어 로직(140)은 읽기 디스터번스(read disturbance)를 줄이기 위하여 스트링의 채널 전하들(channel charges)을 제어하는 면역 디스터번스 읽기 모드(142)를 제공할 수 있다.
면역 디스터번스 읽기 모드(142)는 감지 동작(sensing operation) 전에 채널 전하를 제어하는 제 1 면역 디스터번스 읽기 모드와 감지 동작 후에 채널 전하를 제어하는 제 2 면역 디스터번스 읽기 모드로 구분될 수 있다. 여기서 채널 전하 제어 방법은, 채널 전하들을 방전시키거나 공유시키는 것일 수 있다.
예를 들어, 제어 로직(140)은 감지 동작 후 리커버리 동작시 발생되는 읽기 디스터번스를 줄이기 위하여 각 스트링의 채널에 부스팅 전하들(boosting charges)을 퍼트리도록(spread)(다른 말로, 채널이 부스팅 전하들을 공유하도록) 어드레스 디코더(120)를 제어할 수 있다.
실시 예에 있어서, 면역 디스터번스 읽기 모드(142)는 동작(프로그램/읽기/소거) 모드에 의해 선택적으로 수행될 수 있다. 예를 들어, 읽기 동작 모드에서는 면역 디스터번스 읽기 모드(142)가 수행될 수 있다. 반면에 프로그램 동작/소거 동작 모드에서는 면역 디스터번스 읽기 모드(142)가 수행되지 않을 수 있다.
다른 실시 예에 있어서, 면역 디스터번스 읽기 모드(142)는 외부로부터 제공되는 별도의 요청에 의해 수행될 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 채널 전하를 제어하는 면역 디스터번스 읽기 모드(142)를 수행함으로써, 종래의 그것과 비교하여 읽기 디스터번스를 줄일 수 있다.
도 2a는 도 1에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 2a를 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 여기서 각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(Common Source Line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(113)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 2a에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLKi)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
도 2b는 도 2a의 Ⅰ-Ⅰ' 선에 따른 단면도의 일부를 예시적으로 보여주는 도면이다. 도 2b를 참조하면, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 가질 수 있다. 이하에서, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 3 도핑 영역들(311~313)은 N 도전형을 갖는 것으로 한정되지 않는다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 복수의 절연 물질들(112)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112)은 제 3 방향을 따라 특정 거리 만큼 이격되어 제공될 수 있다. 복수의 절연 물질들(112)은 제 2 방향을 따라 신장된다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 절연 물질들(112) 중 기판(111)과 접촉하는 절연 물질의 두께는 다른 절연 물질들의 두께보다 얇다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라(113)이 제공된다. 예시적으로, 복수의 필라(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 수 있다.
예시적으로, 필라(113)는 복수의 물질들을 포함할 수 있다. 예를 들면, 필라(113)의 채널막(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 필라(113)의 채널막(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 필라(113)의 채널막(114)은 P 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 필라(113)의 채널막(114)은 P 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예를 들면, 필라(113)의 채널막(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
필라(113)의 내부 물질(115)은 절연 물질을 포함한다. 예를 들면, 필라(113)의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 필라(113)의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 절연 물질들(112) 및 필라(113)의 노출된 표면에 절연막(116)이 제공된다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작다. 즉, 절연 물질들(112) 중 상층의 절연 물질의 하부면에 제공된 절연막(116)과 하층의 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116)과 다른 물질이 제공될 수 있다.
제 1 내지 제 3 도핑 영역들(311~313) 중 인접한 두 개의 도핑 영역들 사이에서, 절연막(116)의 노출된 표면 상에 도전 물질들(CL1~CL8)이 제공된다. 더 상세하게는, 절연 물질들(112) 중 상층의 절연 물질의 하부면에 제공된 절연막(116)과 하층의 절연 물질의 상부면에 제공된 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질들(CL1~CL8)이 제공된다. 도핑 영역들(311~313) 상에서, 도전 물질들(CL1~CL8)은 워드 라인 컷(WL cut)에 의해 분리될 수 있다. 예시적으로, 도전 물질들(CL1~CL8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CL1~CL8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 절연막(116)은 제거될 수 있다. 예시적으로, 절연 물질들(122)의 측면들 중 필라(113)과 대향하는 측면에 제공되는 절연막(116)은 제거될 수 있다.
필라(113) 상에 복수의 드레인(320)이 제공된다. 예시적으로, 드레인(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인(320)은 필라(113)의 채널막(114)의 상부로 확장될 수 있다.
비트 라인(BL1)은 드레인(320)과 연결된다. 예시적으로, 드레인(320) 및 비트 라인(BL1)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인(BL1)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인(BL1)은 폴리 실리콘 등과 같은 비금속성 도전 물질들을 포함할 수 있다.
필라(113)는 절연막(116) 및 복수의 도전 물질들(CL1~CL8)과 함께 복수의 셀 스트링들(CS)을 형성한다. 필라(113)는 절연막(116), 그리고 인접한 도전 물질들(CL1~CL8)과 함께 하나의 셀 스트링(CS)을 구성한다.
기판(111) 상에서, 필라(113)는 행 및 열 방향을 따라 배치되어 있다. 즉, 메모리 블록(BLK1)은 기판 상에서 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들(CS)을 포함한다. 셀 스트링들(CS) 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터 구조들(CT)을 포함할 수 있다.
도 3은 본 발명에 따른 비휘발성 메모리 장치(100)에서 감지 동작 전에 읽기 디스터번스를 줄이기 위하여 채널 전하를 제어하는 방법을 개념적으로 설명하기 위한 도면이다. 도 3에서는 워드라인(WLm-3) 및 스트링 선택 라인(SSL1)에 대응하는 메모리 셀들에 대한 읽기 동작을 도시한다. 설명의 편의를 위하여 도 3에 도시된 바와 같이 하나의 비트라인(BLi)에 4개의 스트링들(ST1, ST2, ST3, ST4)이 연결된다고 가정하겠다. 여기서 스트링(ST1)은 선택 스트링이고, 나머지 스트링들(ST2, ST3, ST4)은 비선택 스트링들이다.
도 3을 참조하면, 감지 동작 전에 채널 전하를 제어하는 방법은 크게 비선택 스트링들(ST2, ST3, ST4)의 부스팅 전하들(회색 부분)을 공유시키거나, 방전시키는 것으로 구분될 수 있다. 첫째로, 감지 동작을 수행하기 전에 비선택 스트링들(ST2, ST3, ST4)의 부스팅 전하들(회색 부분)을 공유시키기 위하여 선택 워드라인(WLm-3)에 읽기 패스 전압(Vread)이 인가될 것이다. 여기서 부스팅 전하들을 공유하기 위하여 선택 워드라인(WLm-3)에 인가되는 전압이 읽기 패스 전압(Vread)에 제한되지 않는다. 부스팅 전하들을 공유하기 위하여 선택 워드라인(WLm-3)에 인가되는 전압은 선택 워드라인(WLm-3)에 연결된 메모리 셀들을 턴온시키는 어떠한 전압일 수도 있다. 둘째로, 감지 동작을 수행하기 전에 비선택 스트링들(ST2, ST3, ST4)의 부스팅 전하들(회색 부분)을 비트라인(BLi)/공통 소스 라인(CSL)으로 방전시키기 위하여 비선택 스트링 선택 라인들(SSL2, SSL3, SSL4)에 읽기 패스 전압(Vread)이 인가될 것이다.
상술 된 바와 같이, 비선택 스트링들(ST2, ST3, ST4)의 부스팅 전하들이 공유되거나 방전된 후에 비트라인들(BLi, BLi+1)을 프리차지 시키고, 비선택 스트링 선택 라인들(SSL2, SSL3, SSL4)로 접지전압(GND)이 인가되고, 접지 선택 라인(GSL)로 접지전압(GND)이 인가되고, 선택 워드라인(WLm-3)으로 읽기 전압(Vr)이 인가되고, 나머지 워드라인들(WL0 ~ WLm-4, WLm-2 ~ WLm)으로 읽기 패스 전압(Vread)을 인가시킨 후, 선택 워드라인(WLm-3) 및 선택 스트링 선택 라인(SSL1)에 대응하는 메모리 셀들의 온/오프를 감지하는 감지 동작이 수행될 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 감지 동작 전에 비선택 스트링들(예를 들어, ST2, ST3, ST4)의 부스팅 전하들을 제거(공유/방전)함으로써, 읽기 디스터번스를 줄일 수 있다.
도 4는 본 발명의 읽기 동작시 사용되는 전압들의 관계를 예시적으로 보여주는 도면이다. 도 4에서는 설명의 편의를 위하여 메모리 셀이 4개의 상태들(E, P1, P2, P3) 중 어느 하나로 프로그램된다고 가정하겠다. 도 4를 참조하면, 접지전압(GND)은 소거 상태(E)와 제 1 프로그램 상태(P1)를 구분하기 위한 전압으로 이용될 수 있다. 읽기 전압(Vr)은 최상위 상태(P3)를 구별하기 위한 전압으로 이용될 수 있다. 읽기 패스 전압(Vread)은 프로그램된 메모리 셀들을 턴온시키기 위해 충분히 높은 레벨을 갖는다. 예를 들어, 읽기 패스 전압(Vread)는 7V일 수 있다.
도 5는 본 발명의 실시 예에 따른 감지 동작 후 리커버리 동작시 발생되는 읽기 디스터번스 및 그것을 줄이기 위하여 채널 전하를 제어하는 방법을 개략적으로 설명하는 도면이다. 도 5에서는 설명의 편의를 위하여 선택 워드라인(WLm-3) 및 선택 워드라인(WLm-3)의 상부 워드라인들(WLm, WLm-1, WLm-2)에 연결된 메모리 셀들이 모두 최상위 상태(P3)로 프로그램되었다고 가정하겠다. 이때, 선택 워드랑인(WLm-3) 및 상부 워드라인들(WLm, WLm-1, WLm-2)에 연결된 메모리 셀들에 대응하는 스트링의 채널에 채널 오프 구간, 즉, 로컬 부스팅(local boosting) 영역이 형성될 것이다.
한편, 감지 동작 후 리커버리 동작을 수행할 경우, 상부 워드라인들(WLm, WLm-1, WLm-1)의 전압은 읽기 패스 전압(Vread)에서 접지전압(GND)으로 변경될 것이다. 이에 따라 채널 오프 구간의 전하들은 음(negative)으로 다운 커플링(down coupling)을 받게 될 것이다. 이를 네거티브 부스팅(negative boosting)이라 부른다. 결국, 채널 오프 구간에 음전하들이 많아지게 될 것이다. 그런데, 채널이 오프된 상태라, 많아진 음전하들이 빠져나갈 곳이 없다. 이때, 네거티브 부스팅에 의하여 채널 오프 구간의 전압은 음전압이 되고, 선택 워드라인(WLm-3)의 하부 워드라인들(WLm-4 ~ WL0)에 연결된 메모리 셀들에 대응하는 채널의 전압은 공통 소스 라인(CSL)에 연결된 상태로써 접지전압(GND, 예를 들어 0V)일 것이다.
이에, 채널 오프 구간의 음전압과 접지전압(0V) 사이의 전압 차이가 커짐에 따라 밴드투밴드 터널링(band to band tunneling; BTBT) 혹은 HCI(hat carrier injection)에 의하여 워드라인(WLm-4)에 소거 상태(E)의 메모리 셀이 프로그램될 수 있다. 즉, 읽기 디스터번스가 유발될 수 있다. 읽기 전압(Vr)이 높아지고, 읽기 회수가 반복될수록 이러한 읽기 디스터번스가 증대될 것이다.
본 발명에서는 리커버리 동작시 네거티브 부스팅에 의하여 유발되는 읽기 디스터번스를 줄이기 위하여, 선택 워드라인(WLm-3)에 연결된 메모리 셀을 소정의 시간 동안 턴온시킴으로써, 채널 오프 구간의 부스팅 전하들을 나머지 채널에서 공유하게 할 것이다. 실시 예에 있어서, 감지 동작 후에 선택 워드라인(WLm-3)에 연결된 메모리 셀을 소정의 시간 동안 턴온시키기 위하여, 선택 워드라인(WLm-3)으로 읽기 패스 전압(Vread)이 소정의 시간 동안 인가될 수 있다. 한편, 선택 워드라인(WLm-3)에 연결된 메모리 셀은 턴온시키기 위한 전압은 읽기 패스 전압(Vread)에 제한되지 않을 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 감지 동작 후에 읽기 디스터번스를 줄이기 위하여 부스팅 전하들을 스트링의 채널에서 공유하도록 구현될 것이다.
도 6은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 1 실시 예를 보여주는 타이밍도이다. 도 1 내지 도 6를 참조하면, 면역 디스터번스 읽기 동작은 워드라인 셋업 구간, 제 1 읽기 구간, 제 2 읽기 구간, 전하 공유 구간, 리커버리 구간으로 구분될 수 있다. 여기서 읽기 동작은 2 비트 MLC 읽기 동작이라는 가정하에 진행될 것이다. 도 3에서 도시된 바와 같이, 두 개의 전압 레벨들(GND, Vr)에 의거한 읽기 동작들에 의해 메모리 셀에 저장된 데이터 비트가 판별될 수 있다.
워드라인 셋업 구간에서 선택 워드라인(SEL WL)으로 접지전압(GND)이 인가되고, 비선택 워드라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다.
제 1 읽기 구간에서, 접지전압(GND, 혹은 제 1 읽기 전압)에 의거하여 메모리 셀의 온/오프에 대한 제 1 감지 동작이 수행될 것이다. 이후, 제 2 읽기 구간에서, 읽기 전압(Vr, 혹은 제 2 읽기 전압)에 의거하여 메모리 셀의 온/오프에 대한 제 2 감지 동작이 수행될 것이다. 제 1 감지 동작과 제 2 감지 동작의 결과에 따라 메모리 셀에 저장된 데이터 비트가 판별될 것이다.
이후, 전하 공유 구간에서, 선택 워드라인(SEL WL)으로 읽기 패스 전압(Vread)이 인가될 것이다. 이로써, 도 5에 도시된 바와 같이, 채널 오프 구간의 부스팅 전하들이 나머지 채널로 공유될 수 있다.
이후, 리커버리 구간에서 선택 워드라인(SEL WL) 및 비선택 워드라인들(UNSEL WLs)의 전압들이 접지전압(GND)으로 방전될 것이다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 리커버리 동작 전에 부스팅 전하들을 공유할 것이다.
도 6에서 리커버리 동작은 전하 공유 후에 수행되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 채널 오프 구간이 예상되는 워드라인들의 경우, 네거티브 부스팅을 줄이기 위하여 전하 공유 전에 리커버리 동작이 수행될 수도 있다. 여기서 예상되는 채널 오프 구간이란, 선택 워드라인(WLm-3, 도 5참조)부터 스트링 선택 라인(SSL) 사이의 워드라인들 사이의 채널을 의미한다. 아래에서는 설명의 편의를 위하여 예상되는 채널 오프 구간을 채널 오프 구간이라고 명명하겠다.
도 7은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 2 실시 예를 보여주는 타이밍도이다. 도 7를 참조하면, 채널 오프 구간의 비선택 워드라인들(예를 들어, 도 5에 도시된 WLm, WLm-1, WLm-2)은 전하 공유 구간 중에 제 1 리커버리 동작이 수행되고, 채널 온 구간의 비선택 워드라인들(예를 들어, 도 5에 도시된 WLm-4 ~ WL0) 및 선택 워드라인(SEL WL, 도 5에 도시된 WLm-3)은 전하 공유 구간 이후에 제 2 리커버리 동작이 수행될 것이다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 일부 리커버리 동작을 수행하면서 부스팅 전하들을 공유할 것이다.
도 7에서 채널 오프 구간의 비선택 워드라인들이 한꺼번에 리커버리 동작이 수행되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 네거티브 부스팅을 더욱 줄이기 위하여 채널 오프 구간의 비선택 워드라인들을 소정의 개수로 묶여서(그룹핑되어) 순차적으로 리커버리 동작이 수행될 수도 있다.
도 8은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 3 실시 예를 보여주는 타이밍도이다. 도 8을 참조하면, 채널 오프 구간의 비선택 워드라인들(예를 들어, 도 5에 도시된 WLm, WLm-1, WLm-2)은 그룹핑되고, 그룹핑된 단위로 전하 공유 구간 중에서 순차적으로 리커버리 동작을 수행할 것이다.
실시 예에 있어서, 그룹핑된 워드라인들의 리커버리 동작의 순서는 선택 워드라인(SEL WL)을 기준으로 오름차순 혹은 내림차순으로 될 수 있다.
다른 실시 예에 있어서, 실시 예에 있어서, 그룹핑된 워드라인들의 리커버리 동작의 순서는 스트링 선택라인(SSL)을 기준으로 오름차순 혹은 내림차순으로 될 수 있다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 그룹핑된 워드라인들을 순차적으로 리커버리 동작을 수행하면서 부스팅 전하들을 공유할 것이다.
한편, 도 6 내지 도 8에 도시되지 않았지만, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 리커버리 동작은 워드라인들의 그것보다 늦게 수행될 수 있다. 이로써, 공유된 전하들을 비트라인 혹은 공통 소스 라인(CSL)으로 방전됨으로써 그만큼 네거티브 부스팅이 줄어들게 될 것이다.
도 9는 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 4 실시 예를 보여주는 타이밍도이다. 도 9을 참조하면, 모든 워드라인들(SEL, Channel OFF UNSEL WLs, Channel ON USEL WLs)에 대한 리커버리 동작이 시작되고, 전하 공유가 완료된 후, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)에 대한 리커버리 동작(RCVRY4)이 수행될 것이다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 워드라인들의 리커버리 동작이 시작된 후 마지막으로 스트링 선택 라인(SSL)/접지 선택 라인(GSL)에 대한 리커버리 동작을 수행할 것이다.
한편, 본 발명은 감지 동작 후 비선택 스트링들(도 3 참조, ST2, ST3, ST4)에 발생되는 읽기 디스터번스도 줄일 수 있다.
도 10은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 5 실시 예를 보여주는 타이밍도이다. 도 10을 참조하면, 비선택 스트링의 면역 디스터번스 읽기 동작은, 도 6에 도시된 선택 스트링의 면역 디스터번스 읽기 동작과 비교하여 비선택 스트링 선택 라인(UNSEL SSL)으로 전하 공유 구간에서 읽기 패스 전압(Vread)을 인가하는 것을 추가할 것이다. 또한, 도 10에 도시된 바와 같이, 감지 동작(1st read, 2nd read) 전에도 비선택 스트링 선택 라인(UNSEL SSL)으로 읽기 패스 전압(Vread)이 인가될 수 있다. 감지 동작에 비선택 스트링 선택 라인(UNSEL SSL)으로 읽기 패스 전압(Vread)을 인가하는 것에 대한 것은 도 3에서 자세하게 설명한 바 여기서는 생략하도록 하겠다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 비선택 스트링들(ST2, ST3, ST4)의 채널의 부스팅 전하들을 공유하거나 방전함으로써 감지 동작 이후에 읽기 디스터번스를 줄일 수 있다.
한편, 도 6 내지 도 10에서 스트링의 전하 공유는 모두 감지 동작 이후에 수행되었다. 하지만, 본 발명이 반드시 여기에 제한될 필요는 없다. 본 발명의 스트링의 전하 공유는 감지 동작 이전에도 수행될 수 있다.
도 11은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 6 실시 예를 보여주는 타이밍도이다. 도 11을 참조하면, 면역 디스터번스 읽기 동작은, 도 6에 도시된 선택 스트링의 면역 디스터번스 읽기 동작과 비교하여 감지 동작(1st read, 2nd read) 전에 선택 워드라인(SEL WL)으로 소정의 시간 동안 읽기 패스 전압(Vread)을 인가할 것이다. 즉, 워드라인 셋업 구간에 제 1 전하 공유 구간이 포함될 것이다. 이때, 선택 워드라인(SEL WL)에 소정의 시간동안 읽기 패스 전압(Vread)은 프리 펄스(pre pulse)라고 불릴 수 있다. 이후, 감지 동작 후에 제 2 전하 공유 구간에서 선택 워드라인(SEL WL)에 읽기 패스 전압(Vread)은 포스트 펄스(post pulse)라고 불릴 수 있다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 감지 동작 전과 후에 채널의 부스팅 전하들을 공유함으로써 읽기 디스터번스를 줄일 수 있다.
한편, 도 6 내지 도 11에서 면역 디스터번스 읽기 동작시 선택 워드라인(SEL WL)에 읽기 패스 전압(Vread)이 인가 되었다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명은 면역 디스터번스 읽기 동작시 스트링 채널을 턴온시키기 위하여 선택 워드라인(SEL WL)으로 턴-온 전압이 인가될 수 있다.
도 12는 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 7 실시 예를 보여주는 타이밍도이다. 도 12를 참조하면, 면역 디스터번스 읽기 동작시, 전하 공유 구간에서 선택 워드라인(SEL WL)으로 턴온 전압(Von)이 인가될 수 있다. 그 외의 바이어스 조건들은 도 6에 도시된 바와 동일 할 것이다.
한편, 도 1 내지 도 12에서 면역 디스터번스 읽기 동작시 비선택 워드라인들(UNSEL WLs)으로 동일한 읽기 패스 전압(Vread)이 인가 되었다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 면역 디스터번스 읽기 동작시 워드라인들을 복수의 그룹들로 그룹핑하고, 복수의 그룹핑된 워드라인들 중 적어도 2개는 서로 다른 읽기 패스 전압을 인가할 수 있다. 아래에서는 그룹핑된 워드라인들을 존(zone)이라 부르겠다.
도 13은 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 8 실시 예를 보여주는 타이밍도이다. 도 13를 참조하면, 면역 디스터번스 읽기 동작시, 전하 공유 구간에서 선택 워드라인(SEL WL)으로 턴온 전압(Von)이 인가되고, 선택 워드라인(SEL WL)에 인접 워드라인(adjacent WLs)으로 읽기 패스 전압(Vread)이 인가되고, 존들(Zone1 ~ ZoneK, K는 2 이상의 정수)로 존 패스 전압들(혹은, 존 전압, Vread1 ~ VreadK)이 인가될 수 있다.
실시 예에 있어서, 인접 워드라인은 선택 워드라인(SEL WL)을 기준으로 최인접 상부 워드라인 혹은 최인접 하부 워드라인일 수 있다.
실시 예에 있어서, 인접 워드라인은 존과 상관없이 별도로 전압 제어될 수 있다.
실시 예에 있어서, 존 패스 전압들(Vread1 ~ VreadK) 중 적어도 2개는 서로 다른 전압일 수 있다. 예를 들어, 선택 워드라인(SEL WL)을 기준으로 스트링 선택 트랜지스터(SST1~SST4)에 인접한 메모리 셀들에 연결된 존 패스 전압은, 그 외의 존들의 존 패스 전압과 비교하여 낮을 수 있다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 존별로 서로 다른 읽기 패스 전압을 인가할 수 있다.
한편, 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 최상위 워드라인(WLm, 도 3 참조)으로부터 최하위 워드라인(WL1, 도 3참조) 방향으로 순차적으로 읽기 패스 전압을 방전할 수 있다. 다른 실시 예에 있어서, 최하위 워드라인(WL1)으로부터 최상위 워드라인(WLm) 방향으로 순차적으로 읽기 패스 전압을 방전할 수도 있다.
도 14는 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작에 대한 제 9 실시 예를 보여주는 타이밍도이다. 도 14를 참조하면, 면역 디스터번스 읽기 동작시, 전하 공유 구간에서 선택 워드라인(SEL WL)으로 턴온 전압(Von)이 인가되고, 존들(Zone1 ~ ZoneK, K는 2 이상의 정수)로 존 패스 전압들(혹은, 존 전압, Vread1 ~ VreadK)이 인가되고, 존들(Zone1 ~ ZoneK)의 읽기 패스 전압들(Vread1 ~ VreadK)은 순차적으로 방전될 수 있다.
실시 예에 있어서, 존들(Zone1 ~ ZoneK) 각각은 최상위 워드라인(WLm, 도 3 참조)으로부터 순차적으로 j+1(j는 0 이상의 정수)개의 워드라인들로 구성될 수 있다. 한편, 본 발명의 존들(Zone1 ~ ZoneK) 각각이 j+1개의 워드라인들로 구성될 필요는 없다. 존들(Zone1 ~ ZoneK) 중 적어도 2개는 서로 다른 개수의 워드라인들로 구성될 수 있다.
실시 예에 있어서, 도 14에 도시된 바와 같이 최상위 워드라인(WLm)에 가까운 제 1 존(Zone1)의 읽기 패스 전압(Vread1)이 먼저 방전되고, 나머지 읽기 패스 전압들(Vread2 ~ VreadK)이 순차적으로 방전될 수 있다.
다른 실시 예에 있어서, 도 14에 도시되지 않았지만, 최하위 워드라인(WL1, 도 3 참조)에 가까운 존(ZoneK)의 읽기 패스 전압(VreadK)부터 방전될 수도 있다.
실시 예에 있어서, 선택 워드라인(SEL WL)을 포함하는 존(예를 들어, Zone2)의 읽기 패스 전압(예를 들어, Vread2)이 방전될 때, 선택 워드라인(SEL WL)의 턴온 전압(Von)은 동시에 방전될 수 있다.
본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 존들의 읽기 패스 전압들(Vread1 ~ VreadK)을 순차적으로 방전시킬 수 있다.
도 15는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 1 실시 예를 보여주는 흐름도이다. 도 1 내지 도 15를 참조하면, 읽기 방법은 다음과 같다. 읽기 동작을 위하여 모든 비트라인들(BLs)이 프리차지 된다(S110). 이후, 선택 워드라인으로 읽기 전압(Vr)이 인가되고 비선택 워드라인들(UNSEL WLs)로 읽기 패스 전압(Vread)이 인가될 것이다(S120). 이후, 비트라인들(BLs)의 전압들이 감지된다(S130). 감지 동작 후에, 선택 워드라인(SEL WL)으로 읽기 패스 전압(Vread)을 인가함으로써 채널 전하가 공유될 것이다(S140). 리커버리 동작이 수행될 것이다(S150). 여기서 리커버리 동작은 채널 전하 공유 이후에 수행되거나, 채널 전하 공유하면서 수행될 수 있다.
본 발명의 실시 예에 따른 읽기 방법은 감지 동작 후에 채널 전하를 공유할 것이다.
도 16은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 2 실시 예를 보여주는 흐름도이다. 도 1 내지 도 10 및 도 16을 참조하면, 읽기 방법은 다음과 같다. 감지 동작 전에 제 1 채널 전하 공유 동작이 수행될 것이다(S210). 이후 감지 동작이 수행될 것이다(S220). 감지 동작 후에 제 2 채널 전하 공유 동작이 수행될 것이다(S230). 리커버리 동작이 수행될 것이다(S240).
본 발명의 실시 예에 따른 읽기 방법은 감지 동작 전과 후에 채널 전하를 공유할 수 있다.
도 17은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 읽기 방법에 대한 제 3 실시 예를 보여주는 흐름도이다. 도 1 내지 도 10 및 도 17을 참조하면, 읽기 방법은 다음과 같다. 비선택 스트링들(도 3 참조, ST2, ST3, ST4)에서 채널 전하들이 방전되거나 분산될 것이다(S310). 선택 스트링(도 3 참조, ST1)의 감지 동작이 수행될 것이다(S320). 선택 스트링(ST1) 및 비선택 스트링들(ST2, ST3, ST4)에서 채널 전하 공유 동작이 수행될 것이다(S330). 리커버리 동작이 수행될 것이다(S340).
본 발명의 실시 예에 따른 읽기 방법은 선택 스트링(ST1) 및 비선택 스트링들(ST2, ST3, ST4)에 대하여 채널 전하 공유 동작을 수행할 것이다.
한편, 본 발명의 면역 디스터번스 읽기 동작 모드는 외부의 메모리 제어기에서 필요 여부를 판별하고, 그 결과에 따라 수행될 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 블록도이다. 도 18을 참조하면, 메모리 시스템(10)은 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함하다.
메모리 제어기(200)는 환경 정보 혹은 사용자의 요청에 따라 읽기 디스터번스를 줄일 필요가 있는지 판별하고, 그 결과에 따라 면역 디스터번스 읽기 모드 정보(IDRMI)를 비휘발성 메모리 장치(142)에 전송할 것이다. 비휘발성 메모리 장치(100)는 면역 디스터번스 읽기 모드 정보(IDRMI)를 입력 받아, 도 1 내지 도 17에서 설명된 면역 디스터번스 읽기 동작을 수행할 것이다.
실시 예에 있어서, 면역 디스터번스 읽기 모드 정보(IDRMI)는 동작 모드 정보가 될 수 있다. 예를 들어, 프로그램 동작 모드의 검증 읽기 동작의 경우는 면역 디스터번스 읽기 동작이 수행되지 않고, 읽기 동작 모드의 경우는 면역 디스터번스 읽기 동작이 수행될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(10)은 읽기 디스터번스에 대한 면역력을 높일 수 있다.
한편, 본 발명은 프로그램 검증 동작에서 선택적으로 면역 디스터번스 읽기 동작을 수행할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템의 프로그램 방법을 예시적으로 보여주는 도면이다. 도 18 및 도 19을 참조하면, 메모리 시스템(10)의 8프로그램 방법은 다음과 같다. 선택된 워드라인(SEL WL)에 연결된 메모리 셀들에 대한 프로그램 동작이 수행된다(S410). 선택된 워드라인(SEL WL)에 연결된 메모리 셀들에 대한 검증 읽기 동작이 수행된다(S420). 메모리 제어기(200)로부터 입력된 면역 디스터번스 읽기 모드 정보(IDRMI)를 근거로 하여 면역 디스터번스 읽기 모드인 지가 판별될 것이다(S430). 만일, 동작 모드가 면역 디스터번스 읽기 모드라면, 선택된 워드라인(WL)으로 턴온 전압(Von)을 인가함으로써 채널 전하들이 공유될 것이다(S440). 이후 프로그램 검증 동작에 대한 리커버리 동작이 수행될 것이다(S450). 반면에, 동작 모드가 면역 디스터번스 읽기 모드가 아니라면, 곧바로 S450 단계가 진행될 것이다.
본 발명의 실시 예에 따른 메모리 시스템의 프로그램 방법은 검증 읽기 동작시 선택적으로 면역 디스터번스 읽기 모드를 진행할 지를 결정할 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 시스템의 읽기 방법은 메모리 셀의 열화 정도에 따라 면역 디스터번스 읽기 동작을 수행할 수 있다. 여기서 메모리 셀의 열화 정도는 P/E 싸이클, ECC 에러 검출 개수, 웨어 레벨 정도 등으로 지시될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템의 읽기 방법을 예시적으로 보여주는 도면이다. 도 18 및 도 20을 참조하면, 메모리 시스템(10)의 읽기 방법은 다음과 같다.
메모리 시스템(10)은 외부로부터 읽기 요청 및 어드레스를 입력 받는다(S510). 메모리 제어기(200)에서 어드레스에 대응하는 메모리 블록의 P/E 싸이클이 사전에 결정된 값(PDV) 보다 큰 지가 판별될 것이다(S520).
만일, P/E 싸이클이 사전에 결정된 값(PDV)보다 크다면, 면역 읽기 디스터번스 읽기 동작이 수행될 것이다(S530). 반면에, P/E 싸이클이 사전에 결정된 값(PDV) 보다 크지 않다면, 노멀 읽기 동작이 수행될 것이다(S535).
본 발명의 실시 예에 따른 메모리 시스템(10)의 읽기 방법은 P/E 싸이클에 따라 면역 디스터번스 읽기 동작을 수행할 지를 결정할 수 있다.
한편, 도 1 내지 도 20은 본 발명의 VNAND에 적용된다고 설명하였다. 하지만 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명은 도 5에서 설명된 바와 같이 리커버리 동작시 네거티브 부스팅(negative boosting)을 유발할 수 있는 SOI(silicon on insulator) 바디(body)를 갖는 메모리 셀(다른 말로, 플로팅 바디 셀(floating body cell))을 갖는 어떠한 종류의 비휘발성 메모리 장치에 적용 가능하다. 특히, 본 발명은 SIO 기판 위에 형성된 스트링을 갖는 공유 비트라인(shared bitline) 구조에도 적용 가능하다.
도 21은 본 발명의 실시 예에 따른 SOI 기판 위에 형성된 스트링들을 갖는 공유 비트라인 구조에서 면역 디스터번스 읽기 동작을 적용한 실시 예를 예시적으로 보여주는 도면이다. 도 21을 참조하면, 하나의 비트라인(BL1/BL2)에 두 개의 스트링들(ST1, ST2)이 연결된다. 스트링 선택 라인들(SSL1, SSL2) 중 어느 하나에 인가되는 전압에 따라 제 1 및 제 2 스트링들(ST1, ST2) 중 어느 하나가 선택될 수 있다. 도시되지 않았지만, 스트링들(ST1, ST2) 중 어느 하나를 선택하기 위한 스트링 선택 트랜지스터는 공핍형 트랜지스터(Dep)와 증가형 트랜지스터(Enh)의 조합으로 구성될 수 있다.
도 21에 도시된 바와 같이, 제 1 스트링들(예를 들어, ST1)과 관련된 면역 읽기 디스터번스 동작시, 제 1 스트링 선택 라인(SSL1)으로 읽기 패스 전압(Vread)을 인가하고, 제 2 스트링 선택 라인(SSL2)으로 접지 전압(GND)을 인가하고, 비선택 워드라인들(WL1 ~ WLm-2, WLm) 및 더미 워드라인들(SDWL1, SDWL2, GDWL1, GDWL2)로 읽기 패스 전압(Vread)을 인가하고, 선택 워드라인(WL)으로 읽기 전압(Vr)을 인가함으로써 감지 동작이 수행될 수 있다. 감지 동작 이후에, 선택 워드라인(WL)으로 채널 공유를 위하여 읽기 패스 전압(Vread)을 인가할 수 있다.
도 21에서는 하나의 비트라인에 두 개의 스트링들(ST1, ST2)이 연결되었다. 하지만, 본 발명의 공유 비트라인 구조가 여기에 제한되지 않을 것이다. 본 발명의 실시 예에 따른 면역 디스터번스 읽기 동작은 하나의 비트라인에 연결된 적어도 2개 이상의 스트링들이 연결된 구조에 적용 가능하다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 22는 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 21에서 설명된 바와 같이 면역 디스터번스 읽기 모드를 진행하도록 구현될 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 실시 예에 있어서, 버퍼 메모리(1220)는 동작 조건에 따른 에러율 테이블(ERT)을 저장할 수 있다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들(1212)에 다양한 방법으로 맵핑 될 수 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시 예에 따른 SSD(1000)는 시스템의 성능 향상을 위하여 면역 디스터번스 읽기 모드를 진행할 수 있다.
본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다.
도 23은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 SDR(single data rate) 낸드 혹은 DDR(double data rate) 낸드일 수 있다. 낸드 플래시 메모리 장치(2100)는 수직형 낸드 플래시 메모리 장치(vertical NAND; VNAND)로써 면역 디스터번스 읽기 모드를 수행하도록 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 데이터의 신뢰성 향상을 위하여 감지 동작 전/후에 스트링의 채널 전하를 제어하도록 구현될 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 24는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 16에 도시된 메모리 시스템(10)으로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 25는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)를 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 18에서 설명된 면역 디스터번스 읽기 모드를 수행하는 비휘발성 메모리 장치를 포함하도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 모바일 장치(4000)는 디스터번스에 강력한 읽기 동작을 수행하는 저장 장치(4400)을 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10: 메모리 시스템
100: 비휘발성 메모리 장치
142: 면역 디스터번스 읽기 모드
200: 메모리 제어기
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 입출력 회로
140: 제어 로직

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 하나의 비트라인에 기판에 수직한 방향으로 형성된 복수의 스트링들이 연결되는 비휘발성 메모리 장치의 읽기 방법에 있어서:
    비선택 스트링들의 채널 전하들을 방전 혹은 확산시키는 단계;
    선택 스트링들에서 데이터 판별을 위하여 감지 동작을 수행하는 단계;
    상기 감지 동작을 수행한 뒤에 상기 선택 스트링들 및 상기 비선택 스트링들에서 채널 전하들을 공유하는 단계; 및
    상기 선택 스트링들 및 상기 비선택 스트링들에 관련된 리커버리 동작을 수행하는 단계를 포함하는 읽기 방법.
  12. 제 11 항에 있어서,
    상기 채널 전하들을 방전 혹은 확산시키는 단계는,
    상기 감지 동작 전에 적어도 하나의 비선택 스트링 선택 라인, 접지 선택 라인, 및 선택 워드라인으로 읽기 패스 전압을 인가하는 단계를 더 포함하는 읽기 방법.
  13. 제 11 항에 있어서,
    상기 감지 동작을 수행하는 단계는,
    선택 워드라인으로 제 1 읽기 전압을 인가함으로써 제 1 감지 동작을 수행하여 하는 단계; 및
    상기 선택 워드라인으로 상기 제 1 읽기 전압보다 높게 설정된 제 2 읽기 전압을 인가함으로써 제 2 감지 동작을 수행하는 단계를 더 포함하는 읽기 방법.
  14. 제 11 항에 있어서,
    상기 감지 동작 이후에 상기 선택 스트링들 각각의 채널 전하들을 공유하기 위하여 선택 워드라인으로 소정의 시간 동안 읽기 패스 전압이 인가되는 읽기 방법.
  15. 제 11 항에 있어서,
    상기 채널 전하들을 공유하면서 상기 리커버리 동작이 수행되는 읽기 방법.
  16. 삭제
  17. 복수의 메모리 블록들을 포함하고, 상기 복수의 메모리 블록들 각각은 직렬 연결된 복수의 메모리 셀들을 갖는 복수의 스트링들을 포함하고, 상기 복수의 스트링들 각각은 기판 위에 적층된 판 형태의 적어도 하나의 스트링 선택 라인, 복수의 워드라인들 및 적어도 하나의 접지 선택 라인을 관통함으로써 형성되는 메모리 셀 어레이;
    상기 복수의 메모리 블록들 중 어느 하나를 선택하고, 상기 선택된 메모리 블록의 스트링 선택 라인, 워드라인들, 및 접지 선택 라인으로 구동에 필요한 전압들을 제공하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록으로 프로그램될 데이터를 임시로 저장하거나, 읽기 동작시 상기 선택된 메모리 블록으로부터 읽혀진 데이터를 임시로 저장하는 입출력 회로; 및
    상기 프로그램 동작 및 상기 읽기 동작시 상기 어드레스 디코더 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 프로그램 동작 혹은 상기 읽기 동작에 필요한 감지 동작 전에 혹은 후에 상기 선택된 메모리 블록의 스트링들의 채널 전하들을 제어함으로써 면역 디스터번스 읽기 모드를 수행하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 면역 디스터번스 읽기 모드는 외부로부터 제공되는 정보를 근거로 하여 수행되는 비휘발성 메모리 장치.
  19. 제 17 항에 있어서,
    상기 채널 전하들은 접지 전압으로 방전되거나,
    상기 채널 전하들 중 부스팅 전하들이 채널에 공유되는 비휘발성 메모리 장치.
  20. 제 17 항에 있어서,
    상기 감지 동작 후에 상기 채널 전하들을 제어한 뒤 혹은 제어하면서 상기 선택된 메모리 블록에 대한 리커버리 동작이 수행되는 비휘발성 메모리 장치.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020130074576A 2013-06-27 2013-06-27 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법 KR102127416B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130074576A KR102127416B1 (ko) 2013-06-27 2013-06-27 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
US14/242,332 US9183939B2 (en) 2013-06-27 2014-04-01 Nonvolatile memory device, a memory system having the same, and a read method thereof, the read method applying a read pass voltage to a selected wordline after a sensing
CN201410301698.0A CN104252880B (zh) 2013-06-27 2014-06-27 非易失性存储器设备、具有其的存储器系统及其读取方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130074576A KR102127416B1 (ko) 2013-06-27 2013-06-27 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법

Publications (2)

Publication Number Publication Date
KR20150001400A KR20150001400A (ko) 2015-01-06
KR102127416B1 true KR102127416B1 (ko) 2020-06-26

Family

ID=52115466

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130074576A KR102127416B1 (ko) 2013-06-27 2013-06-27 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법

Country Status (3)

Country Link
US (1) US9183939B2 (ko)
KR (1) KR102127416B1 (ko)
CN (1) CN104252880B (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7995392B2 (en) 2007-12-13 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device capable of shortening erase time
US8737129B2 (en) 2008-11-14 2014-05-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method thereof
KR102068163B1 (ko) * 2013-02-27 2020-01-20 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법
KR102070724B1 (ko) * 2013-03-29 2020-01-30 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
KR102116668B1 (ko) 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102248267B1 (ko) 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR20160061673A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
KR102355580B1 (ko) * 2015-03-02 2022-01-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102314137B1 (ko) * 2015-11-04 2021-10-18 삼성전자 주식회사 리커버리 동작을 선택적으로 수행하는 불휘발성 메모리 장치 및 그 동작방법
KR102429452B1 (ko) * 2016-02-02 2022-08-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9679660B1 (en) 2016-05-06 2017-06-13 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102661936B1 (ko) 2016-06-27 2024-04-30 삼성전자주식회사 저장 장치
KR102633029B1 (ko) * 2016-08-22 2024-02-06 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
US9830994B1 (en) * 2017-02-02 2017-11-28 Sandisk Technologies Llc Sequential deselection of word lines for suppressing first read issue
CN107256720A (zh) * 2017-04-24 2017-10-17 北京兆易创新科技股份有限公司 一种读操作的放电方法和放电装置
US10685702B2 (en) 2017-08-28 2020-06-16 Micron Technology, Inc. Memory array reset read operation
US10269435B1 (en) * 2017-11-16 2019-04-23 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack after program-verify
US11682463B2 (en) 2018-01-10 2023-06-20 Samsung Electronics Co., Ltd. Memory device
KR102443034B1 (ko) * 2018-01-10 2022-09-14 삼성전자주식회사 메모리 장치
KR102427645B1 (ko) 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
US11594286B2 (en) 2019-08-21 2023-02-28 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating the same
KR102585217B1 (ko) * 2018-12-12 2023-10-05 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법
US11276472B2 (en) 2018-12-12 2022-03-15 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating the same
KR20200118711A (ko) 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP7239719B2 (ja) * 2019-08-28 2023-03-14 長江存儲科技有限責任公司 フラッシュメモリデバイス
KR102640187B1 (ko) * 2019-10-31 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비휘발성 메모리 소자 및 제어 방법
CN111095419B (zh) * 2019-11-28 2021-01-29 长江存储科技有限责任公司 提高从存储器件读取数据的速度的方法
WO2022032551A1 (en) 2020-08-13 2022-02-17 Yangtze Memory Technologies Co., Ltd. Flash memory device
KR20220032288A (ko) * 2020-09-07 2022-03-15 삼성전자주식회사 비휘발성 메모리 장치
US20220238160A1 (en) * 2021-01-26 2022-07-28 Macronix International Co., Ltd. Operation method of memory device
TWI766559B (zh) * 2021-01-26 2022-06-01 旺宏電子股份有限公司 記憶體裝置的操作方法
KR20230066769A (ko) * 2021-11-08 2023-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US11853607B2 (en) * 2021-12-22 2023-12-26 Western Digital Technologies, Inc. Optimizing flash memory utilization for NVMe KV pair storage
US11817883B2 (en) 2021-12-27 2023-11-14 Western Digital Technologies, Inc. Variable length ECC code according to value length in NVMe key value pair devices
US11733876B2 (en) 2022-01-05 2023-08-22 Western Digital Technologies, Inc. Content aware decoding in KV devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
US20130051152A1 (en) * 2011-08-25 2013-02-28 SK Hynix Inc. Semiconductor memory device and method of operating the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372730B2 (en) 2004-01-26 2008-05-13 Sandisk Corporation Method of reading NAND memory to compensate for coupling between storage elements
KR100559716B1 (ko) 2004-04-01 2006-03-10 주식회사 하이닉스반도체 낸드 플래시 메모리 소자 및 이의 독출 방법
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
JP4791806B2 (ja) * 2005-11-21 2011-10-12 株式会社東芝 半導体記憶装置及びそのデータ書き込み方法
US7349258B2 (en) * 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
KR100830580B1 (ko) 2006-10-20 2008-05-21 삼성전자주식회사 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법
KR100790823B1 (ko) * 2006-12-14 2008-01-03 삼성전자주식회사 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치
US7606079B2 (en) 2007-04-25 2009-10-20 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
ATE482452T1 (de) 2007-04-25 2010-10-15 Sandisk Corp Verringerung des energieverbrauchs bei leseoperationen eines nichtflüchtigen speichers
KR100877103B1 (ko) 2007-06-01 2009-01-07 주식회사 하이닉스반도체 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법
US7974127B2 (en) * 2007-11-06 2011-07-05 Macronix International Co., Ltd. Operation methods for memory cell and array for reducing punch through leakage
KR20090055314A (ko) 2007-11-28 2009-06-02 삼성전자주식회사 읽기 디스터번스를 줄일 수 있는 불휘발성 메모리 장치
KR101422702B1 (ko) 2007-12-28 2014-07-25 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
JP5259242B2 (ja) 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
US7808831B2 (en) 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US7822091B2 (en) * 2008-07-14 2010-10-26 Lockheed Martin Corporation Inverted composite slab sandwich laser gain medium
US7876611B2 (en) 2008-08-08 2011-01-25 Sandisk Corporation Compensating for coupling during read operations in non-volatile storage
US7859932B2 (en) 2008-12-18 2010-12-28 Sandisk Corporation Data refresh for non-volatile storage
KR100996040B1 (ko) * 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR20110131648A (ko) * 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR101682660B1 (ko) 2010-06-28 2016-12-06 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US8472266B2 (en) * 2011-03-31 2013-06-25 Sandisk Technologies Inc. Reducing neighbor read disturb
CN102810332A (zh) * 2011-06-03 2012-12-05 三星电子株式会社 非易失性存储器和根据被选字线控制虚设字线电压的方法
KR101775660B1 (ko) * 2011-09-29 2017-09-07 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR101394680B1 (ko) * 2012-06-27 2014-05-14 현대자동차주식회사 촉매의 희토류원소 함량 분석을 위한 시료 전처리 방법
KR20140093855A (ko) * 2013-01-18 2014-07-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
US20130051152A1 (en) * 2011-08-25 2013-02-28 SK Hynix Inc. Semiconductor memory device and method of operating the same

Also Published As

Publication number Publication date
CN104252880B (zh) 2019-09-10
US9183939B2 (en) 2015-11-10
US20150003169A1 (en) 2015-01-01
KR20150001400A (ko) 2015-01-06
CN104252880A (zh) 2014-12-31

Similar Documents

Publication Publication Date Title
KR102127416B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 읽기 방법
CN107068186B (zh) 操作存储装置的方法
KR102248267B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR101868377B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP5788183B2 (ja) 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR102116668B1 (ko) 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102372730B1 (ko) 비휘발성 메모리 장치, 이의 동작 방법 및 이를 포함하는 에스에스디
KR101691092B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101762828B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR101682660B1 (ko) 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR102210520B1 (ko) 비휘발성 메모리 장치 및 그것의 소거 방법
KR101913331B1 (ko) 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
KR101903440B1 (ko) 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
KR101692520B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101916718B1 (ko) 불휘발성 메모리 장치 및 그것의 메모리 관리 방법
KR102222463B1 (ko) 저장 장치 및 그것의 타이머 설정 방법 및 구동 방법들
KR102324797B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
KR102396053B1 (ko) 비휘발성 메모리 장치 및 그것의 동작 방법
KR20130042780A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR20120088360A (ko) 불휘발성 메모리 장치의 동작 방법
KR20130037554A (ko) 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법
KR102620820B1 (ko) 비휘발성 메모리 장치의 데이터 독출 방법
KR102258117B1 (ko) 불휘발성 메모리 장치 및 그것의 소거 방법
KR20130037555A (ko) 불휘발성 메모리 장치의 제어 방법
CN106997778B (zh) 非易失性存储器设备和操作其的方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant