KR102324797B1 - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치의 동작 방법에서는 외부로부터 프로그램 커맨드 및 액세스 어드레스를 수신하고, 상기 프로그램 커맨드 및 상기 액세스 어드레스 중 적어도 하나에 기초하여 상기 공통 소스 라인을 플로팅시키고, 상기 공통 소스 라인이 플로팅되는 동안에 상기 액세스 어드레스에 따라 선택된 페이지에 대하여 프로그램 동작을 수행한다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NON-VOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 전자 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 플래시 메모리 장치가 보편화되고 있다.
본 발명의 일 목적은 전력 소모를 감소시키고 성능을 향상시킬 수 있는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 일 목적은 상기 동작 방법을 구현하는 비휘발성 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른, 각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치의 동작 방법에서는 외부로부터 프로그램 커맨드 및 액세스 어드레스를 수신하고, 상기 프로그램 커맨드 및 상기 액세스 어드레스 중 적어도 하나에 기초하여 상기 공통 소스 라인을 플로팅시키고, 상기 공통 소스 라인이 플로팅되는 동안에 상기 액세스 어드레스에 따라 선택된 페이지에 대하여 프로그램 동작을 수행한다.
예시적인 실시예에 있어서, 상기 공통 소스 라인을 플로팅시키 위하여 상기 액세스 어드레스에 따라 상기 복수의 워드라인들 중 선택된 워드라인의 위치에 관계없이 프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 상기 공통 소스 라인을 플로팅시킬 수 있다.
상기 공통 소스 라인은 플로팅되기 전에 접지 전압 레벨로부터 상기 접지 전압 레벨보다 높은 레벨로 구동될 수 있다.
예시적인 실시예에 있어서, 상기 공통 소스 라인을 플로팅시키 위하여, 상기 액세스 어드레스와 적어도 하나의 기준 어드레스를 비교하고, 프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 상기 공통 소스 라인을 플로팅시키되, 상기 비교 결과에 기초하여 상기 액세스 어드레스에 의하여 선택된 워드라인의 위치에 따라 상기 공통 소스 라인을 플로팅시키는 시점을 변화시킬 수 있다.
상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 작은 경우에는, 상기 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제1 시점에서 상기 공통 소스라인을 플로팅시킬 수 있다. 상기 제1 시점은 상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 큰 경우의 제2 시점보다 빠를 수 있다.
상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 큰 경우에는, 상기 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제2 시점에서 상기 공통 소스라인을 플로팅시킬 수 있다. 상기 제2 시점은 상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 작은 경우의 제1 시점보다 느릴 수 있다.
상기 적어도 하나의 기준 어드레스는 복수의 기준 어드레스들을 포함하고, 상기 복수의 워드라인들은 상기 기준 어드레스들을 기초로 복수의 워드라인 그룹들로 그룹핑될 수 있다. 상기 공통 소스 라인을 플로팅시키는 시점은 상기 액세스 어드레스와 상기 복수의 기준 어드레스들을 비교하여 상기 복수의 워드라인 그룹 단위로 달라질 수 있다.
상기 선택된 워드라인의 위치가 상기 공통 소스 라인에 인접할수록 상기 공통 소스 라인을 플로팅시키는 시점이 빨라질 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 공통 소스 라인 드라이버 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결된다. 상기 공통 소스 라인 드라이버는 상기 공통 소스 라인에 공통 소스 라인 전압을 인가한다. 상기 제어 회로는 커맨드 및 액세스 어드레스에 기초하여 상기 공통 소스 라인 드라이버에 드라이버 제어 신호를 제공하여 상기 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비한다. 상기 공통 소스 라인 컨트롤러는 상기 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어한다.
예시적인 실시예에 있어서, 상기 공통 소스 라인 컨트롤러는 상기 액세스 어드레스에 따라 상기 복수의 워드라인들 중 선택된 워드라인의 위치에 관계없이 프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어할 수 있다. 상기 복수의 셀 스트링들은 기판 위에 수직하게 형성될 수 있다.
예시적인 실시예에 있어서, 상기 공통 소스 라인 컨트롤러는 레지스터, 비교기 및 드라이버 제어 신호 생성기를 포함할 수 있다. 상기 레지스터는 적어도 하나의 기준 어드레스를 저장할 수 있다. 상기 비교기는 상기 레지스터에 저장된 상기 적어도 하나의 기준 어드레스와 상기 액세스 어드레스를 비교하여 그 비교 결과를 나타내는 비교 신호와 상기 적어도 하나의 기준 어드레스와 상기 액세스 어드레스의 차이를 나타내는 차이 신호를 제공할 수 있다. 상기 드라이버 제어 신호 생성기는 모드 신호에 응답하고 상기 비교 신호와 상기 차이 신호 중 적어도 하나에 응답하여 상기 드라이버 제어 신호를 생성할 수 있다.
상기 공통 소스 라인 드라이버는 공통 소스 라인 전압 생성기, 전압 제어 신호 생성기 및 트랜지스터를 포함할 수 있다. 상기 공통 소스 라인 전압 생성기는 상기 제어 회로로부터의 제어 신호에 응답하여 상기 공통 소스 라인에 인가되는 상기 공통 소스 라인 전압을 생성할 수 있다. 상기 전압 제어 신호 생성기는 상기 드라이버 제어 신호에 응답하여 공통 소스 라인 전압 제어 신호를 생성할 수 있다. 상기 트랜지스터는 상기 공통 소스 라인에 연결되는 제1 단자, 상기 공통 소스 라인 전압을 수신하는 제2 단자 및 상기 공통 소스 라인 전압 제어 신호를 수신하는 게이트를 구비할 수 있다.
상기 전압 제어 신호 생성기는 상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 작은 경우에는, 상기 드라이버 제어 신호에 응답하여, 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제1 시점에서 상기 공통 소스라인이 플로팅되도록 상기 공통 소스 라인 전압 제어 신호를 비활성화시킬 수 있다. 상기 전압 제어 신호 생성기는 상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 큰 경우에는, 상기 드라이버 제어 신호에 응답하여, 상기 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제2 시점에서 상기 공통 소스라인을 플로팅되도록 상기 공통 소스 라인 전압 제어 신호를 비활성화시킬 수 있다. 상기 제1 시점은 상기 제2 시점보다 빠를 수 있다.
상기 적어도 하나의 기준 어드레스는 복수의 기준 어드레스들을 포함하고, 상기 복수의 워드라인들은 상기 기준 어드레스들을 기초로 복수의 워드라인 그룹들로 그룹핑될 수 있다. 상기 전압 제어 신호 생성기는, 상기 드라이버 제어 신호에 기초하여, 상기 공통 소스 라인을 플로팅시키는 시점은 상기 액세스 어드레스와 상기 복수의 기준 어드레스들을 비교하여 상기 복수의 워드라인 그룹 단위로 달라지도록 상기 공통 소스 라인 전압 제어 신호를 제어할 수 있다.
상기 전압 제어 신호 생성기는, 상기 드라이버 제어 신호에 기초하여, 상기 선택된 워드라인의 위치가 상기 공통 소스 라인에 인접할수록 상기 공통 소스 라인을 플로팅시키는 시점이 빨라지도록 상기 공통 소스 라인 전압 제어 신호를 제어할 수 있다.
예시적인 실시예에 있어서, 상기 복수의 셀 스트링들은 기판 위에 수직하게 형성될 수 있다.
예시적인 실시예에 있어서, 상기 메모리 셀 어레이는 기판 위에 수직하게 형성되는 복수의 메모리 블록들을 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법에 따르면, 프로그램 전압이 인가되기 전에 프로그램 금지 비트라인의 전압이 포화되기 전의 시점에서, 공통 소스 라인(CSL)을 플로팅 상태로 만들거나 선택 워드라인의 위치에 따라 공통 소스 라인(CSL)을 플로팅 상태로 만드는 시점을 변화시킨다. 따라서 프로그램 전압이 선택 워드라인에 인가되더라도 공통 소스 라인(CSL)에 바이어스 전압을 인가하지 않더라도 공통 소스 라인(CSL) 하부 채널의 전위를 증가시켜서 접지 선택 라인(GSL)의 누설 전류를 감소시킬 수 있다. 따라서 프로그램 디스터번스를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 나타내는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 5는 도 4의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 도 3의 메모리 블록들 중 하나를 나타내는 사시도이다.
도 8은 도 7의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 9는 도 7 및 도 8을 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 10은 본 발명의 실시예에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 10의 제어 회로에서 공통 소스 라인 컨트롤러의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 공통 소스 라인 드라이버를 나타낸다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 15는 도 14의 비휘발성 메모리 장치의 동작 방법에서 단계(S200)의 일 예를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법이 적용되는 메모리 셀 어레이의 일부를 나타낸다.
도 17은 도 14의 비휘발성 메모리 장치의 동작 방법이 도 16의 메모리 블록에 적용되는 경우 여러 라인들 및 신호들의 변화를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법에서 단계(S200)의 일 예를 나타낸다.
도 19는 도18의 단계가 적용되는 일 예를 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법에서 공통 소스 라인을 플로팅시키는 일 예를 나타낸다.
도 21은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법에서 공통 소스 라인을 플로팅시키는 일 예를 나타낸다.
도 22는 도 2를 참조하여 설명된 비휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 23은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(또는 비휘발성 메모리 시스템, 10)은 메모리 컨트롤러(20) 및 적어도 하나의 비휘발성 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 비휘발성 메모리 장치(30)는 전원 라인을 통해 전원(PWR)을 제공받을 수 있다. 커맨드(CMD)는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(CE/), 기입 인에이블(WE/), 독출 인에이블(RE/) 등이 포함될 수 있다.
비휘발성 메모리 장치(30)는 공통 소스 라인 컨트롤러(550)를 포함할 수 있으며, 공통 소스 라인 컨트롤러(550)는 비휘발성 메모리 장치(30)의 메모리 셀 어레이의 셀 스트링들이 공통으로 연결되는 공통 소스 라인에 인가되는 공통 소스 라인 전압을 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(500), 전압 생성기(700) 및 공통 소스 라인 드라이버(700)를 포함할 수 있다. 제어 회로(500)는 공통 소스 라인 컨트롤러(550)를 포함할 수 있다.
메모리 셀 어레이(100)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 셀 스트링들을 포함할 수 있다. 삼차원 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
다른 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 이차원 구조(또는 수평 구조)로 형성되는 이차원(two dimensional) 메모리 셀 어레이일 수 있다.
도 3은 도 2의 메모리 셀 어레이를 나타내는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도2에 도시된 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 메모리 블록(BLKa)의 기판(111)이 제공된다. 예를 들면, 기판(111)은 p 도전형을 갖는 웰일 것이다.
기판(111) 상에 소자 분리막(IL)이 제공되어 활성 영역이 정의된다. 예시적으로, 제3 방향(D3)을 따라 신장되며, 제1 방향(D1)을 따라 특정 거리만큼 이격된 3 개의 활성 영역들이 정의되는 것으로 도시되어 있다. 그러나, 활성 영역들의 수는 한정되지 않는다.
각 활성 영역 상에 터널 절연막들(TI)이 제공된다. 각 활성 영역에서, 터널 절연막들(TI)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 제공된다. 예를 들면, 각 터널 절연막(TI)은 열산화막을 포함할 수 있다. 예를 들면, 각 터널 절연막(TI)은 산화막을 포함할 수 있다.
각 활성 영역에서, 터널 절연막들(TI) 상에 전하 저장막들(CL)이 제공된다. 예를 들면, 전하 저장막들(CL)은 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 예를 들면, 각 전하 저장막(CL)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
전하 저장막들(CL)이 폴리 실리콘과 같은 도전 물질을 포함할 때, 전하 저장막은(CL)은 부유 게이트들(floating gate)로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 축적(accumulate)함으로써 데이터를 저장할 것이다. 전하 저장막들(CL)이 절연 물질을 포함할 때, 전하 저장막들(CL)은 전하 포획층으로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 포획(trap)함으로써 데이터를 저장할 것이다.
터널 절연막들(TI) 및 전하 저장막들(CL)은 제1 방향(D1)을 따라 복수의 활성 영역들 상에 제공된다. 터널 절연막들(TI) 및 전하 저장막들(CL)이 제1 방향(D1)을 따라 제공되는 축선 상에서, 제1 방향(D1)을 따라 제공되는 블로킹 절연막들(BI)이 제공된다. 각 블로킹 절연막(BI)은 질화막을 포함할 수 있다. 각 블로킹 절연막(BI)은 터널링 절연막들(TI) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
터널 절연막들(TI) 상에 폴리 실리콘막이 제공된다. 폴리 실리콘막은 제1 방향(D1)을 따라 복수의 활성 영역들 상으로 신장된다. 폴리 실리콘막은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 제공된다.
각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 게이트 구조물을 형성한다. 예시적으로, 각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 메모리 셀(MC)을 형성할 것이다. 예시적으로, 특정 게이트 구조물에서, 블로킹 절연막(BI)에 천공이 형성되어, 폴리 실리콘막 및 전하 저장막(CL)이 연결될 수 있다. 이 게이트 구조물은 선택 트랜지스터(SST 또는 GST)를 형성할 것이다.
예시적으로, 전하 저장막(CL)이 절연 물질을 포함하는 경우, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 블로킹 절연막(BI)에 천공이 제공되지 않을 수 있다. 즉, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 전하 저장막(CL) 및 제어 폴리 실리콘막은 블로킹 절연막(BI)에 의해 분리될 수 있다.
예시적으로, 메모리 셀의 게이트 구조물을 형성하는 폴리 실리콘막은 제1 방향(D1)을 따라 신장되어 워드 라인(WL)을 형성할 것이다. 예시적으로, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물을 형성하는 폴리 실리콘막은 제1 방향(D1)을 따라 신장되어 선택 라인(SSL 또는 GSL)을 형성할 것이다.
게이트 구조물들 사이에, n 도전형을 갖는 접합 영역들이 형성된다. 이때, 선택 트랜지스터(SST 또는 GST)의 소스 및 드레인이 함께 형성될 것이다. 접지 선택 트랜지스터(GST)의 소스 상에, 제1 방향(D1)을 따라 신장되는 도전 물질이 제공된다. 이 도전 물질은 공통 소스 라인(CSL)을 형성한다. 예를 들면, 공통 소스 라인(CSL)은 폴리 실리콘을 포함할 것이다. 예를 들면, 공통 소스 라인(CSL)은 금속 물질을 포함할 것이다.
스트링 선택 트랜지스터(SST)의 드레인 상에, 비트 라인(BL)과 연결되는 비트 라인 컨택(BP)이 제공된다. 즉, 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인 컨택(BP)을 통해 대응하는 비트 라인(BL)과 연결된다. 비트 라인들은 활성 영역들과 동일한 축선 상에 제공된다. 예시적으로, 3 개의 비트 라인들이 도시되어 있다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로를 보여주는 회로도이다.
도 6에 도시된 메모리 블록(BLKa)은 기판에 이차원 구조로 형성되는 이차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKa)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수평한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKa)은 복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)을 포함할 수 있다.
복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn) 각각은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 공통으로 연결될 수 있다. 복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 복수의 메모리 셀들(MC) 중에서 동일한 로우에 형성되는 메모리 셀들은 상응하는 워드 라인(WL1, WL2, WL3, WL4, ..., WL(m-1), WLm)에 공통으로 연결될 수 있다. 복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSm)에 포함되는 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 공통으로 연결될 수 있다.
복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.복수의 메모리 셀 스트링들(NS1, NS2, NS3, ..., NSn)에 포함되는 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3, ..., BLn)에 연결될 수 있다. 여기서, n 및 m은 각각 양의 정수를 나타낸다.
도 7은 도 3의 메모리 블록들(BLK1~BLKz) 중 하나(BLKb)를 나타내는 사시도이다. 도 8은 도 7의 메모리 블록(BLKb)의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 7 및 도 8을 참조하면, 메모리 블록(BLKb)은 제1 내지 제3 방향(D1~D3)들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 타입(예를 들면, 제1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입웰(또는 p 타입 포켓 웰)인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제1 방향(D1)을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑영역들(311~314)은 기판(111)과 상이한 제2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제1 내지 제4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제1 내지 제4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 신장되는 복수의 절연 물질들(112)이 제2 방향(D2)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제2 방향(D2)을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 것이다.
제1 및 제2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제1 방향(D1)을 따라 순차적으로 배치되며 제2 방향(D2)을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 제1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부 물질(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제2 방향(D2)을 따라 마지막 절연 물질(112)의 제2 방향(D2) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다. 제1 및 제2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제1 방향(D1)을 따라 신장되는 제1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제1 방향으로 신장되는 제1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질의 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제1 방향(D1)을 따라 신장되는 제1 도전 물질이 제공된다. 다시 말하면, 절연 물질들(112) 사이에 제1 방향(D1)으로 신장되는 복수의 제1 도전 물질들(221~281)이 제공되되, 절연 물질들(112) 및 제1 도전 물질들(221~281) 사이에 절연막(116)이 제공되는 것으로 이해될 수 있다. 예시적으로, 제1 도전 물질들(211~291)은 금속 물질을 포함할 것이다. 예시적으로, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질을 포함할 것이다.
제2 및 제3 도핑 영역들(312, 313) 사이의 영역에서, 제1 및 제2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들([0211] 311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향(D1)으로 신장되는 복수의 절연 물질들(112), 제 1 방향(D1)을 따라 순차적으로 배치되며 제 3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향(D1)을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 채널막(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향(D3)으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향(D1)을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향(D3)으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들을 포함할 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들을 포함할 것이다. 이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제1 도전 물질들(291~293)은 제9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 7 및 도 8에서, 필라들(113)은 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 낸드 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.
도 9는 도 7 및 도 8을 참조하여 설명된 메모리 블록(BLKb)의 등가 회로(BLKb)를 보여주는 회로도이다.
도 9에 도시된 메모리 블록(BLKb)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKb)에 포함되는 복수의 메모리 셀 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 9를 참조하면, 메모리 블록(BLKb)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 셀 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 셀 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 9에는 복수의 메모리 셀 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 9에는 메모리 블록(BLKb)이 여덟 개의 워드 라인들(WL1, WL2, ..., WL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
다시 도 2를 참조하면, 제어 회로(500)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(500)는 커맨드 신호(CMD)에 기초하여 전압 생성기(600)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(500)는 로우 어드레스(R_ADDR)를 어드레스 디코더(200)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(400)에 제공할 수 있다. 또한 제어 회로(500)는 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)을 인가하는 공통 소스 라인 드라이버(700)를 제어하는 공통 소스 라인 컨트롤러(550)를 포함할 수 있다. 공통 소스 라인 컨트롤러(550)는 공통 소스 라인 드라이버(700)에 드라이버 제어 신호(CDCTL)를 제공하여 공통 소스 라인 드라이버(700)의 동작을 제어할 수 있다.
어드레스 디코더(430)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(430)는 제어 회로(500)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인으로 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(600)는 제어 회로(500)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(600)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(600)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(600)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(600)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(600)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(600)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(420)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다.
공통 소스 라인 드라이버(700)는 드라이버 제어 신호(CDCTL)에 기초하여 공통 소스 라인(CSL)에 인가되는 공통 소스 라인 전압(VCSL)의 전압을 제어하거나 공통 소스 라인 전압(VSCL)의 인가를 차단하여 공통 소스 라인(CSL)의 상태를 플로팅(floating) 상태로 만들 수 있다.
도 10은 본 발명의 실시예에 따른 도 2의 비휘발성 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 10을 참조하면, 제어 회로(500)는 커맨드 디코더(510), 어드레스 버퍼(520), 제어 신호 생성기(530) 및 공통 소스 라인 컨트롤러(550)를 포함하여 구성될 수 있다.
커맨드 디코더(510)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(530)에 제공할 수 있고, 디코딩된 커맨드(D_CMD)가 프로그램 커맨드인 경우에 이를 나타내는 모드 신호(MS)를 공통 소스 라인 컨트롤러(550)에 제공할 수 있다.
어드레스 버퍼(520)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 공통 소스 라인 컨트롤러(550)와 어드레스 디코더(430)에 제공하고 컬럼 어드레스(C_ADDR)는 데이터 입출력 회로(420)에 제공할 수 있다.
제어 신호 생성기(530)는 디코딩된 커맨드(D_CMD)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작에 기초하여 제어 신호들(CTLs)을 생성하여 전압 생성기(600)에 제공할 수 있다.
공통 소스 라인 컨트롤러(550)는 로우 어드레스(R_ADDR)와 모드 신호(MS)에 기초하여 공통 소스 라인 드라이버(700)를 제어하는 드라이버 제어 신호(CDCTL)를 생성하고, 생성된 드라이버 제어 신호(CDCTL)를 공통 소스 라인 드라이버(700)에 제공할 수 있다. 공통 소스 라인 컨트롤러(550)는 로우 어드레스(R_ADDR)와 모드 신호(MS)에 기초하여, 커맨드(CMD)가 프로그램 커맨드인 경우에, 로우 어드레스(R_ADDR)가 지정하는 선택된 워드라인의 위치에 기초하여 공통 소스 라인(CSL)에 인가되는 공통 소스 라인 전압(VCSL)을 조절하거나 차단하도록 공통 소스 라인 드라이버(700)를 제어할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 10의 제어 회로에서 공통 소스 라인 컨트롤러의 구성을 나타내는 블록도이다.
도 11을 참조하면, 공통 소스 라인 컨트롤러(550)는 레지스터(560), 비교기(570) 및 드라이버 제어 신호 생성기(580)를 포함할 수 있다.
레지스터(560)는 적어도 하나의 기준 어드레스(RWL_ADDR1, RWL_ADDR2)를 저장할 수 있다. 레지지스터(560)는 모드 신호(MS)가 비휘발성 메모리 장치(30)의 프로그램 동작을 나타내는 경우, 상기 저장된 적어도 하나의 기준 어드레스(RWL_ADDR1, RWL_ADDR2)를 비교기(570)에 제공할 수 있다.
비교기(570)는 레지스터(560)에 저장된 적어도 하나의 기준 어드레스(RWL_ADDR1, RWL_ADDR2)와 로우 어드레스(R_ADDR, 또는 액세스 어드레스)를 비교하고, 그 비교 결과를 나타내는 비교 신호(CS)와 적어도 하나의 기준 어드레스(RWL_ADDR1, RWL_ADDR2)와 로우 어드레스(R_ADDR, 또는 액세스 어드레스)의 차이를 나타내는 차이 신호(DS)를 제공할 수 있다.
드라이버 제어 신호 생성기(580)는 비교 신호(CS)와 차이 신호(DS) 중 적어도 하나에 응답하여 공통 소스 라인 드라이버(700)를 제어하는 드라이버 제어 신호(CDCTL)를 생성할 수 있다.
적어도 하나의 기준 어드레스(RWL_ADDR1, RWL_ADDR2)는 로우 어드레스(R_ADDR)에 의하여 선택된 워드라인이 공통 소스 라인(CSL)에 인접한지 여부를 판단하기 위한 어드레스일 수 있다. 예를 들어, 비교기(570)는 제1 기준 어드레스(RWL_ADDR1)와 로우 어드레스(R_ADDR)를 비교하여 로우 어드레스(R_ADDR)가 기준 어드레스(RWL_ADDR1)보다 작거나 같을 때는 제1 로직 레벨(로직 로우 레벨)을 가지는 비교 신호(CS)를, 로우 어드레스(R_ADDR)가 기준 어드레스(RWL_ADDR1)보다 클 때는, 제2 로직 레벨(로직 하이 레벨)을 가지는 비교 신호(CS)를 준 어드레스(RWL_ADDR1)와 로우 어드레스(R_ADDR)의 차이를 나타내는 차이 신호(DS)를 드라이버 제어 신호 생성기(580)에 제공할 수 있다. 드라이버 제어 신호 생성기(580)는 모드 신호(MS)와 비교 신호(CS) 및 차이 신호(DS) 중 적어도 하나에 응답하여 공통 소스 라인 전압(VCSL)을 제어하는 드라이버 제어 신호(CDCTL)를 공통 소스 라인 드라이버(700)에 제공할 수 있다.
이 경우에, 드라이버 제어 신호(CDCTL)는 복수의 비트들로 구성될 수 있고, 드라이버 제어 신호(CDCTL) 중 제1 비트는 모드 신호(MS)에 기초하여 비휘발성 메모리 장치(30)의 프로그램 동작을 나타낼 수 있고, 제2 비트는 비교 신호(CS)의 로직 레벨을 나타낼 수 있고, 제1 비트와 제2 비트를 제외한 나머지 비트들은 차이 신호(DS)에 기초하여 선택 워드라인의 위치를 나타낼 수 있다.
실시예에 있어서, 공통 소스 라인 드라이버(700)는 드라이버 제어 신호(CDCTL)의 비트들 중 적어도 제1 비트에 기초하여 모드 신호(MS)가 비휘발성 메모리 장치(30)의 프로그램 동작을 나타내는 경우, 선택 워드라인의 위치에 상관 없이 선택 워드라인에 연결되는 선택 페이지에 대한 프로그램 동작이 수행되기 전에 공통 소스 라인(CSL)을 플로팅 상태로 만들 수 있다.
다른 실시예에 있어서, 공통 소스 라인 드라이버(700)는 드라이버 제어 신호(CDCTL)의 비트들 중 적어도 제1 비트 및 제2 비트에 기초하여 로우 어드레스(R_ADDR)가 기준 어드레스(RWL_ADDR1)보다 작거나 같을 때는 공통 소스 라인(CSL)을 제1 시점에 플로팅 상태로 만들고, 로우 어드레스(R_ADDR)가 기준 어드레스(RWL_ADDR1)보다 클 때는 공통 소스 라인(CSL)을 제2 시점에 플로팅 상태로 만들 수 있다. 여기서, 제1 시점은 제2 시점보다 더 빠를 수 있다.
공통 소스 라인 드라이버(700)가 드라이버 제어 신호(CDCTL)에 신호에 기초하여 공통 소스 라인(CSL)을 플로팅 상태로 만들 때, 공통 소스 라인 드라이버(700)는 프로그램 금지(inhibit) 비트 라인의 전압이 포화되기 전의 시점에서 공통 소스 라인(CSL)을 플로팅 상태로 만들 수 있다.
도 12는 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 전압 생성기의 구성을 나타내는 블록도이다.
도 12를 참조하면, 전압 생성기(600)는 고전압 생성기(610) 및 저전압 생성기(630)를 포함할 수 있다. 실시예에 있어서, 전압 생성기(600)는 음전압(negative voltage) 생성기(650)를 더 포함할 수 있다.
고전압 생성기(610)는 제1 제어 신호(CTL1)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 전압(VPGM), 프로그램 패스 전압(VPPASS), 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS) 및 소거 전압(VRES)을 생성할 수 있다. 프로그램 전압(VPGM)은 선택 워드라인에 인가되고, 프로그램 패스 전압(VPPASS), 프로그램 검증 패스 전압(VVPASS), 독출 패스 전압(VRPASS)은 비선택 워드라인들에 인가되고, 소거 전압(VRES)은 메모리 블록의 웰에 인가될 수 있다. 제1 제어 신호(CTL1)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
저전압 생성기(630)는 제2 제어 신호(CTL2)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)을 생성할 수 있다. 프로그램 검증 전압(VPV), 독출 전압(VRD) 및 소거 검증 전압(VEV)은 동작에 따라 선택 워드라인에 인가될 수 있다. 제2 제어 신호(CTL2)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
음전압 생성기(650)는 제3 제어 신호(CTL3)에 응답하여 디코딩된 커맨드(D_CMD)가 지시하는 동작에 따라 음의 레벨을 가지는 프로그램 검증 전압(VPV'), 독출 전압(VRD') 및 소거 검증 전압(VEV')을 생성할 수 있다. 제3 제어 신호(CTL3)는 복수의 비트들을 포함하여 디코딩된 커맨드(D_CMD)가 지시하는 동작을 나타낼 수 있다.
도 13은 본 발명의 실시예들에 따른 도 2의 비휘발성 메모리 장치에서 공통 소스 라인 드라이버를 나타낸다.
도 13을 참조하면, 공통 소스 라인 드라이버(700)는 공통 소스 라인 전압 생성기(710), 전압 제어 신호 생성기(720) 및 트랜지스터(730)를 포함할 수 있다.
공통 소스 라인 전압 생성기(710)는 제어 신호 생성기(530)로부터의 제어 신호(CTL4)에 응답하여 공통 소스 라인(CSL)에 인가되는 공통 소스 라인 전압(VCSL)을 생성한다. 전압 제어 신호 생성기(720)는 드라이버 제어 신호(CDCTL)에 응답하여 공통 소스 라인 전압 제어 신호(CVCTL)을 생성한다. 트랜지스터(730)는 공통 소스 라인(CSL)에 연결되는 제1 단자, 공통 소스 라인 전압(VCSL)을 인가받는 제2 단자 및 공통 소스 라인 전압 제어 신호(CVCTL)를 인가받는 게이트를 구비할 수 있다. 따라서 트랜지스터(730)는 공통 소스 라인 전압 제어 신호(CVCTL)에 따라 공통 소스 라인(CSL)에 인가되는 공통 소스 라인 전압(VCSL)의 레벨을 조절하거나, 공통 소스 라인 전압(VCSL)을 차단하여 공통 소스 라인(CSL)을 플로팅 상태로 만들 수 있다.
전압 제어 신호 생성기(720)는 상술한 바와 같이 드라이버 제어 신호(CDCTL)에 응답하여 금지 비트 라인의 전압이 포화되기 전의 시점에서 공통 소스 라인 전압 제어 신호(CVCTL)를 로우 레벨로 비활성화시켜 공통 소스 라인 전압(VCSL)을 차단함으로써 공통 소스 라인(CSL)을 플로팅 상태로 만들 수 있다. 또한 전압 제어 신호 생성기(720)는 드라이버 제어 신호(CDCTL)에 응답하여 선택된 워드라인의 위치에 따라 공통 소스 라인 전압 제어 신호(CVCTL)를 로우 레벨로 비활성화키는 시점을 조절하여 공통 소스 라인(CSL)을 플로팅 상태로 만드는 시점을 조절할 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 14를 참조하면, 각각이 스트링 선택 라인(SSL)에 접속된 제1 선택 트랜지스터(SST), 접지 선택 라인(GSL)에 접속된 제2 선택 트랜지스터(GST) 및 복수의 워드라인들(WLs)에 접속된 메모리 셀들(MCs)을 포함하는 셀 스트링들(NS1~NSn)을 구비하고, 제2 선택 트랜지스터들(GST)은 공통 소스 라인(CSL)에 공통으로 연결되는 비휘발성 메모리 장치(30)의 동작 방법에서는 외부의 메모리 컨트롤러(20)로부터 커맨드(CMD) 및 액세스 어드레스(ADDR)를 수신한다(S100). 공통 소스 라인 컨트롤러(550)는 커맨드(CMD) 및 액세스 어드레스(ADDR)중 적어도 하나에 기초하여 공통 소스 라인(CSL)이 플로팅 상태가 되도록 공통 소스 라인 드라이버(700)를 제어한다(S200). 제어 회로(500)는 액세스 어드레스(AADR)에 따라 선택 워드라인에 연결된 페이지에 대하여 프로그램 동작이 수행되도록 제어 신호(CTLs)를 통하여 전압 생성기(600)를 제어한다(S300).
도 15는 도 14의 비휘발성 메모리 장치의 동작 방법에서 단계(S200)의 일 예를 나타낸다.
도 15를 참조하면, 도 10, 도 11 및 도 13을 참조하여 상술한 바와 같이, 공통 소스 라인(CSL)을 플로팅 상태로 만들기 위하여(S200a), 액세스 어드레스(ADDR)가 지정하는 선택 워드라인의 위치에 관계없이, 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 일 시점에서, 공통 소스 라인(CSL)을 플로팅 상태로 만들 수 있다(S210). 공통 소스 라인(CSL)의 플로팅 상태는 액세스 어드레스(ADDR)가 지정하는 선택 워드라인에 연결되는 페이지에 대한 프로그램 동작이 완료될 때까지 유지될 수 있다.
도 16은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법이 적용되는 메모리 셀 어레이의 일부를 나타낸다.
도 16에서는 도 2의 메모리 셀 어레이(100)의 블록들(BLK1~BLKz) 중 하나를 나타낸다.
도 16에서 공통 소스 라인(CSL)과 접지 선택 라인(GSL), 복수의 워드라인들(WL1~WLm) 및 스트링 선택 라인(SSL)이 도시되어 있다.
도 15의 방법에 따를 경우, 액세스 어드레스(ADDR)가 지정하는 선택 워드라인의 위치에 관계없이, 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 일 시점에서, 공통 소스 라인(CSL)을 플로팅 상태로 만들 수 있다.
도 17은 도 14의 비휘발성 메모리 장치의 동작 방법이 도 16의 메모리 블록에 적용되는 경우 여러 라인들 및 신호들의 변화를 나타낸다.
도 13 내지 도 17을 참조하면, 시각들(T0~T11) 사이의 구간에서 공통 소스 라인(CSL)은 접지 전압(GND)이나 접지 전압 보다 높은 레벨(점선)로 구동될 수 있다. 시각(T12)에 공통 소스 라인 전압 제어 신호(CVCTL)를 로우 레벨로 비활성화시켜 공통 소스 라인(CSL)에 인가되는 공통 소스 라인 전압(VCSL)을 차단하여 공통 소스 라인(CSL)을 플로팅 상태로 만든다. 공통 소스 라인 전압(VCSL)을 차단하면, 공통 소스 라인(CSL)의 전압은 금지 비트라인(INHIBIT BLs)에 커플링될 수 있다. 즉, 프로그램 전압이 선택 워드라인에 인가되더라도 공통 소스 라인(CSL)은 플로팅 상태의 전압 레벨을 가지게 된다. 공통 소스 라인(CSL)에 전압을 인가하지 않더라도 공통 소스 라인(CSL) 하부 채널의 전위를 증가시켜서 접지 선택 라인(GSL)의 누설 전류를 감소시킬 수 있다. 따라서 프로그램 디스터번스를 방지할 수 있다.
시각들(T11~T14) 사이의 제1 페이즈에서 금지 비트라인(INHIBIT BLs) 및 공통 소스 라인(SSL)에는 전원 전압(GND)이 인가된다.
시각들(T14~T15) 사이의 제2 페이즈에서는 프로그램 금지 비트라인(INHIBIT BLs)들에는 전원 전압(VDD)이 인가되고, 프로그램 비트라인들(PROGRAM BLs)에는 접지 전압(GND)이 인가되고, 모든 워드라인들(WLs)에는 프로그램 패스 전압(VPPASS)이 인가된다. 이 때, 접지 선택 라인(GSL)에는 접지 전압(GND)이 인가된다.
시각들(T15~T16) 사이의 제3 페이즈에서는 프로그램 금지 비트라인(INHIBIT BLs)들에는 전원 전압(VDD)이 인가되고, 프로그램 비트라인들(PROGRAM BLs)에는 접지 전압(GND)이 인가되고, 비선택 워드라인들(UNSELECTED WLs)에는 프로그램 패스 전압(VPPASS)이 인가되고, 선택 워드라인(SELECTES WL)에는 프로그램 전압(VPGM)이 인가된다.
시각(T16) 이후의 제4 페이즈에서는 프로그램 금지 비트라인(INHIBIT BLs)들은 접지 전압(GND)으로 디스차지되고, 모든 워드라인들(WLs)이 접지 전압(GND)으로 디스차지되고, 공통 소스 라인 전압 제어 신호(CVCTL)를 하이 레벨로 활성화시켜 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)을 인가한다.
도 18은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법에서 단계(S200)의 일 예를 나타내고, 도 19는 도18의 단계가 적용되는 일 예를 나타낸다.
도 18 및 19를 참조하면, 도 10, 도 11 및 도 13을 참조하여 상술한 바와 같이, 공통 소스 라인(CSL)을 플로팅 상태로 만들기 위하여(S200b), 액세스 어드레스(R_ADDR)와 적어도 하나의 기준 어드레스(RWL_ADDR1)를 비교(S220)하고, 프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 공통 소스 라인(CSL)을 플로팅시키되, 상기 비교 결과에 기초하여 액세스 어드레스(ADDR)에 의하여 선택된 워드라인의 위치에 따라 공통 소스 라인(CSL)을 플로팅시키는 시점을 변화시킬 수 있다(S230, S240).
예를 들어, 단계(S220)에서 액세스 어드레스(R_ADDR)가 적어도 하나의 기준 어드레스(RWL_ADDR1)보다 작은 경우에는 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제1 시점(T21)에서 공통 소스라인(CSL)을 플로팅시킬 수 있다(S230).
예를 들어, 단계(S220)에서 액세스 어드레스(R_ADDR)가 적어도 하나의 기준 어드레스(RWL_ADDR1)보다 작은 경우에는 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제2 시점(T22)에서 공통 소스라인(CSL)을 플로팅시킬 수 있다(S240). 여기서, 제1 시점(T21)은 제2 시점(T22)보다 빠를 수 있다. 선택 워드라인에 대한 프로그램 동작이 완료되면, 시각(T23)에서 공통 소스 라인 전압 제어 신호(CVCTL)를 하이 레벨로 활성화시켜 공통 소스 라인(CSL)에 공통 소스 라인 전압(VCSL)을 인가한다.
도 20은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법에서 공통 소스 라인을 플로팅시키는 일 예를 나타낸다.
도 20을 참조하면, 도 11을 참조하여 설명한 바와 같이, 기준 어드레스가 기준 어드레스들(RWL_ADDR1, RWL_ADDR2)과 같이 복수의 기준 어드레스들을 포함하는 경우에는 복수의 워드라인들(WL1~WLm)은 기준 어드레스들(RWL_ADDR1, RWL_ADDR2)에 기초하여 복수의 워드라인 그룹들(WGR1, WGR2, WGR3)로 그루핑되고, 액세스 어드레스(R_ADDR)와 기준 어드레스들(RWL_ADDR1, RWL_ADDR2)을 비교하여 액세스 어드레스(R_ADDR)가 속하는 워드라인 그룹에 따라 공통 소스 라인(CSL)을 플로팅시키는 시점을 달리할 수 있다. 즉 동일한 워드라인 그룹에 속하는 워드라인들에 대하여는 동일한 시점에 공통 소스 라인(CSL)을 플로팅시킬 수 있다.
도 21은 본 발명의 실시예들에 따른 도 14의 비휘발성 메모리 장치의 동작 방법에서 공통 소스 라인을 플로팅시키는 일 예를 나타낸다.
도 21을 참조하면, 도 11을 참조하여 상술한 바와 같이, 액세스 워드라인(R_ADDR)을 기준 어드레스(RWL_ADDR)와 비교하고, 공통 소스 라인(CSL)으로부터 액세스 워드라인(R_ADDR)이 지정하는 선택 워드라인의 위치에 따라 공통 소스 라인(CSL)을 플로팅시키는 시점을 변화시킬 수 있다. 예를 들어, 선택된 워드라인의 위치가 공통 소스 라인(CSL)에 인접할수록 공통 소스 라인(CSL)을 플로팅시키는 시점을 빨라지게 할 수 있다. 선택된 워드라인의 위치가 공통 소스 라인(CSL)으로부터 일정한 거리 이상의 되면, 공통 소스 라인(CSL)을 플로팅시키는 시점은 포화될 수 있다.
상술한 바와 같이, 프로그램 전압이 인가되기 전에 프로그램 금지 비트라인의 전압이 포화되기 전의 시점에서, 공통 소스 라인(CSL)을 플로팅 상태로 만들거나 선택 워드라인의 위치에 따라 공통 소스 라인(CSL)을 플로팅 상태로 만드는 시점을 변화시켜서 프로그램 전압이 선택 워드라인에 인가되더라도 공통 소스 라인(CSL)에 바이어스 전압을 인가하지 않더라도 공통 소스 라인(CSL) 하부 채널의 전위를 증가시켜서 접지 선택 라인(GSL)의 누설 전류를 감소시킬 수 있다. 따라서 프로그램 디스터번스를 방지할 수 있다.
도 22는 도 2를 참조하여 설명된 비휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 22를 참조하면, 비휘발성 메모리 장치(30)는 3차원 메모리 셀 어레이(100) 및 평면 주변 회로들(410, 420, 430, 500, 700)을 포함할 수 있다.
도 7 내지 도 9를 참조하여 설명된 바와 같이, 메모리 셀 어레이(100)는 기판(111)과 교차하는 방향으로 적층된 메모리 셀들을 포함한다. 즉, 메모리 셀 어레이(100)는 메모리 셀들이 3차원 구조로 배열된 3차원 구조를 갖는다. 반면, 주변 회로들(410, 420, 430, 500, 700)은 기판 상에 단일 층으로 제공되는 소자들로 구성될 수 있다. 즉, 주변 회로들(410, 420, 430, 500, 700)은 평면 구조를 갖는 소자들에 의해 구성될 수 있다.
예시적으로, 3차원 메모리 셀 어레이(100)의 일 측면에 평면 주변 회로들(410, 420, 430, 500, 700)이 제공되는 것으로 도시되어 있다. 하지만, 3차원 메모리 셀 어레이(100) 및 평면 주변 회로들(410, 420, 430, 500, 700) 사이의 위치 관계 및 수는 한정되지 않는다.
예를 들면, 3차원 메모리 셀 어레이(100)의 적어도 두 개의 측면들에 평면 주변 회로들(410, 420, 430, 500, 700)이 제공될 수 있다. 또한, 적어도 두 개의 3차원 메모리 셀 어레이들(100)이 제공되고, 적어도 두 개의 3차원 메모리 셀 어레이들(100) 각각의 적어도 하나의 측면에 평면 주변 회로들(410, 420, 430, 500, 700)이 제공될 수 있다.
도 23은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 23을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 메모리 셀 어레이, 공통 소스 라인 드라이버 및 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비하는 제어 회로를 포함하고, 상기 공통 소스 라인 컨트롤러는 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어할 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 쓰기 요청시 파인 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 도 21에서 버퍼 메모리(1220)는 SSD 제어기(1200) 내부에 존재하지만, 반드시 여기에 제한되지 않을 것이다. 버퍼 메모리는 SSD 제어기(1200)의 외부에 별도로 존재할 수도 있다.
에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
도 24는 본 발명의 실시예들에 따른 임베디드 멀티 미디어 카드(eMMC: embedded multimedia card)를 나타내는 블록도이다.
도 24를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 전술한 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 낸드 플래시 메모리 장치(2100)는 메모리 셀 어레이, 공통 소스 라인 드라이버 및 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비하는 제어 회로를 포함하고, 상기 공통 소스 라인 컨트롤러는 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어할 수 있다.
메모리 컨트롤러(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 컨트롤러(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다.
실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(2100) 및 낸드 인터페이스(2260)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
도 25는 본 발명의 실시예들에 따른 유니버셜 플래시 스토리지(UFS: universal flash storage)를 나타내는 블록도이다.
도 25를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 메모리 셀 어레이, 공통 소스 라인 드라이버 및 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비하는 제어 회로를 포함하고, 상기 공통 소스 라인 컨트롤러는 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어할 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
도 26은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 26을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 2의 비휘발성 메모리 장치(30)로 구현될 수 있다. 따라서 저장 장치(4400)는 메모리 셀 어레이, 공통 소스 라인 드라이버 및 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비하는 제어 회로를 포함하고, 상기 공통 소스 라인 컨트롤러는 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어할 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시 예에 따른 메모리 장치 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
본 발명은 비휘발성 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 비휘발성 메모리 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 비휘발성 메모리 장치 100: 메모리 셀 어레이
430: 어드레스 디코더 410: 페이지 버퍼 회로
420: 데이터 입출력 회로 500: 제어 회로
600: 전압 생성기 700: 공통 소스 라인 컨트롤러

Claims (10)

  1. 각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치의 동작 방법으로서,
    외부로부터 프로그램 커맨드 및 액세스 어드레스를 수신하는 단계;
    상기 프로그램 커맨드 및 상기 액세스 어드레스 중 적어도 하나에 기초하여 상기 공통 소스 라인을 플로팅시키는 단계; 및
    상기 공통 소스 라인이 플로팅되는 동안에 상기 액세스 어드레스에 따라 선택된 페이지에 대하여 프로그램 동작을 수행하는 단계를 포함하고,
    상기 공통 소스 라인을 플로팅시키는 단계는
    상기 액세스 어드레스에 따라 상기 복수의 워드라인들 중 선택된 워드라인의 위치에 관계없이 프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 상기 공통 소스 라인을 플로팅시키는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 공통 소스 라인은 플로팅되기 전에 접지 전압 레벨로 구동되거나 상기 접지 전압 보다 높은 레벨로 구동되는 비휘발성 메모리 장치의 동작 방법.
  3. 각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 비휘발성 메모리 장치의 동작 방법으로서,
    외부로부터 프로그램 커맨드 및 액세스 어드레스를 수신하는 단계;
    상기 프로그램 커맨드 및 상기 액세스 어드레스 중 적어도 하나에 기초하여 상기 공통 소스 라인을 플로팅시키는 단계; 및
    상기 공통 소스 라인이 플로팅되는 동안에 상기 액세스 어드레스에 따라 선택된 페이지에 대하여 프로그램 동작을 수행하는 단계를 포함하고,
    상기 공통 소스 라인을 플로팅시키는 단계는
    상기 액세스 어드레스와 적어도 하나의 기준 어드레스를 비교하는 단계; 및
    프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 상기 공통 소스 라인을 플로팅시키되, 상기 비교 결과에 기초하여 상기 액세스 어드레스에 의하여 선택된 워드라인의 위치에 따라 상기 공통 소스 라인을 플로팅시키는 시점을 변화시키는 비휘발성 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 작은 경우에는, 상기 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제1 시점에서 상기 공통 소스라인을 플로팅시키고,
    상기 제1 시점은 상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 큰 경우의 제2 시점보다 빠른 비휘발성 메모리 장치의 동작 방법.
  5. 제3항에 있어서,
    상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 큰 경우에는, 상기 프로그램 금지 비트라인의 전압 레벨이 포화되기 전의 제2 시점에서 상기 공통 소스라인을 플로팅시키고,
    상기 제2 시점은 상기 액세스 어드레스가 상기 적어도 하나의 기준 어드레스보다 작은 경우의 제1 시점보다 느린 비휘발성 메모리 장치의 동작 방법.
  6. 제3항에 있어서,
    상기 적어도 하나의 기준 어드레스는 복수의 기준 어드레스들을 포함하고,
    상기 복수의 워드라인들은 상기 기준 어드레스들을 기초로 복수의 워드라인 그룹들로 그룹핑되고,
    상기 공통 소스 라인을 플로팅시키는 시점은 상기 액세스 어드레스와 상기 복수의 기준 어드레스들을 비교하여 상기 복수의 워드라인 그룹 단위로 달라지는 비휘발성 메모리 장치의 동작 방법.
  7. 제3항에 있어서,
    상기 선택된 워드라인의 위치가 상기 공통 소스 라인에 인접할수록 상기 공통 소스 라인을 플로팅시키는 시점이 빨라지는 비휘발성 메모리 장치의 동작 방법.
  8. 각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 메모리 셀 어레이;
    상기 공통 소스 라인에 공통 소스 라인 전압을 인가하는 공통 소스 라인 드라이버; 및
    커맨드 및 액세스 어드레스에 기초하여 상기 공통 소스 라인 드라이버에 드라이버 제어 신호를 제공하여 상기 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비하는 제어 회로를 포함하고,
    상기 공통 소스 라인 컨트롤러는 상기 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어하고,
    상기 공통 소스 라인 컨트롤러는 상기 액세스 어드레스에 따라 상기 복수의 워드라인들 중 선택된 워드라인의 위치에 관계없이 프로그램 금지 비트라인의 전압 레벨이 포화되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어하는 비휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 복수의 셀 스트링들은 기판 위에 수직하게 형성되는 비휘발성 메모리 장치.
  10. 각각이 스트링 선택 라인에 접속된 제1 선택 트랜지스터, 접지 선택 라인에 접속된 제2 선택 트랜지스터 및 복수의 워드라인들에 접속된 메모리 셀들을 포함하는 셀 스트링들을 구비하고, 상기 제2 선택 트랜지스터들은 공통 소스 라인에 공통으로 연결되는 메모리 셀 어레이;
    상기 공통 소스 라인에 공통 소스 라인 전압을 인가하는 공통 소스 라인 드라이버; 및
    커맨드 및 액세스 어드레스에 기초하여 상기 공통 소스 라인 드라이버에 드라이버 제어 신호를 제공하여 상기 공통 소스 라인 드라이버를 제어하는 공통 소스 라인 컨트롤러를 구비하는 제어 회로를 포함하고,
    상기 공통 소스 라인 컨트롤러는 상기 액세스 어드레스에 의하여 선택되는 페이지에 대하여 프로그램 동작이 수행되기 전에 상기 공통 소스 라인이 플로팅되도록 상기 공통 소스 라인 드라이버를 제어하고,
    상기 공통 소스 라인 컨트롤러는
    적어도 하나의 기준 어드레스를 저장하는 레지스터;
    상기 레지스터에 저장된 상기 적어도 하나의 기준 어드레스와 상기 액세스 어드레스를 비교하여 그 비교 결과를 나타내는 비교 신호와 상기 적어도 하나의 기준 어드레스와 상기 액세스 어드레스의 차이를 나타내는 차이 신호를 제공하는 비교기; 및
    모드 신호에 응답하고 상기 비교 신호와 상기 차이 신호 중 적어도 하나에 응답하여 상기 드라이버 제어 신호를 생성하는 드라이버 제어 신호 생성기를 포함하고,
    상기 공통 소스 라인 드라이버는
    상기 제어 회로로부터의 제어 신호에 응답하여 상기 공통 소스 라인에 인가되는 상기 공통 소스 라인 전압을 생성하는 공통 소스 라인 전압 생성기;
    상기 드라이버 제어 신호에 응답하여 공통 소스 라인 전압 제어 신호를 생성하는 전압 제어 신호 생성기; 및
    상기 공통 소스 라인에 연결되는 제1 단자, 상기 공통 소스 라인 전압을 수신하는 제2 단자 및 상기 공통 소스 라인 전압 제어 신호를 수신하는 게이트를 구비하는 트랜지스터를 포함하고,
    상기 전압 제어 신호 생성기는 상기 드라이버 제어 신호에 기초하여, 상기 선택된 워드라인의 위치가 상기 공통 소스 라인에 인접할수록 상기 공통 소스 라인을 플로팅시키는 시점이 빨라지도록 상기 공통 소스 라인 전압 제어 신호를 제어하는 비휘발성 메모리 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108986861B (zh) * 2017-06-02 2023-09-26 三星电子株式会社 对非易失性存储器装置进行编程的方法
US11961564B2 (en) 2017-12-22 2024-04-16 Samsung Electronics Co., Ltd. Nonvolatile memory device with intermediate switching transistors and programming method
KR102467291B1 (ko) * 2017-12-22 2022-11-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102611634B1 (ko) * 2018-01-22 2023-12-08 삼성전자주식회사 스토리지 장치, 스토리지 시스템 및 스토리지 장치의 동작 방법
KR20190094964A (ko) * 2018-02-06 2019-08-14 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102450578B1 (ko) * 2018-11-12 2022-10-11 삼성전자주식회사 비휘발성 메모리 장치의 채널 초기화 장치 및 방법
US10643706B1 (en) * 2018-12-19 2020-05-05 Micron Technology, Inc. Seed operation for memory devices
KR20210000057A (ko) * 2019-06-24 2021-01-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 이용하는 메모리 시스템
CN112201291B (zh) * 2020-09-11 2021-08-17 中天弘宇集成电路有限责任公司 Nor闪存电路及数据写入方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010005330A1 (en) 1999-12-10 2001-06-28 Samsung. Nand-type flash memory device and method of operating the same
US20110085385A1 (en) 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices Having Dummy Cell and Bias Methods Thereof
US20120063235A1 (en) 2010-09-13 2012-03-15 Samsung Electronics Co., Ltd. Memory Devices For Reducing Boosting Charge Leakage And Systems Including The Same
US20150221376A1 (en) 2014-02-03 2015-08-06 Yoon-hee Choi Nonvolatile memory device and programming method thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158111A (ja) * 2002-11-06 2004-06-03 Toshiba Corp メモリ回路
JP2004199829A (ja) * 2002-12-20 2004-07-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR20060099934A (ko) 2005-03-15 2006-09-20 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작시 누설 전류 방지방법
KR20080022943A (ko) 2006-09-08 2008-03-12 주식회사 하이닉스반도체 낸드 플래시 메모리의 프로그램 방법
CN101257024A (zh) * 2006-09-14 2008-09-03 三星电子株式会社 具有三维排列的存储单元晶体管的与非型闪存器件
KR100875295B1 (ko) * 2007-03-30 2008-12-23 삼성전자주식회사 향상된 성능을 갖는 플래시 메모리 장치
KR101274207B1 (ko) * 2007-06-14 2013-06-14 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
US7751245B2 (en) * 2007-10-10 2010-07-06 Micron Technology, Inc. Programming sequence in NAND memory
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR101407361B1 (ko) * 2008-04-14 2014-06-13 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101435889B1 (ko) 2008-07-04 2014-09-01 삼성전자주식회사 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
KR101491829B1 (ko) 2008-08-14 2015-02-12 삼성전자주식회사 읽기 디스터번스를 방지하는 메모리 장치 및 그 방법
KR101478149B1 (ko) * 2008-10-20 2015-01-05 삼성전자주식회사 더미 트랜지스터를 갖는 플래시 메모리 장치
KR101669550B1 (ko) * 2009-09-10 2016-10-26 삼성전자주식회사 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
JP2012133840A (ja) 2010-12-20 2012-07-12 Samsung Yokohama Research Institute Co Ltd 半導体記憶装置、及び記憶方法
KR20120088360A (ko) * 2011-01-31 2012-08-08 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR20120094339A (ko) * 2011-02-16 2012-08-24 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8804430B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent select gate diffusion region voltage during programming
US8638608B2 (en) 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
JP5444414B2 (ja) * 2012-06-04 2014-03-19 株式会社東芝 磁気ランダムアクセスメモリ
KR102022502B1 (ko) 2012-08-30 2019-09-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101997912B1 (ko) 2012-08-30 2019-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102243497B1 (ko) * 2014-07-22 2021-04-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010005330A1 (en) 1999-12-10 2001-06-28 Samsung. Nand-type flash memory device and method of operating the same
US20110085385A1 (en) 2009-10-14 2011-04-14 Samsung Electronics Co., Ltd. Nonvolatile Memory Devices Having Dummy Cell and Bias Methods Thereof
US20120063235A1 (en) 2010-09-13 2012-03-15 Samsung Electronics Co., Ltd. Memory Devices For Reducing Boosting Charge Leakage And Systems Including The Same
US20150221376A1 (en) 2014-02-03 2015-08-06 Yoon-hee Choi Nonvolatile memory device and programming method thereof

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