KR20210000057A - 비휘발성 메모리 장치 및 이를 이용하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치 및 이를 이용하는 메모리 시스템 Download PDF

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윤정혁
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Abstract

비휘발성 메모리 장치는 니어 영역 및 파 영역을 각각 포함하는 복수의 셀 어레이를 포함할 수 있다. 상기 비휘발성 메모리 장치는 어드레스 신호에 기초하여 적어도 하나의 셀 어레이의 니어 영역에 포함된 메모리 셀을 선택하고, 나머지 셀 어레이의 파 영역에 포함된 메모리 셀을 선택할 수 있다. 상기 니어 영역에 포함되는 메모리 셀에 대해 제 1 리드 동작이 수행되고, 상기 파 영역에 포함되는 메모리 셀에 대해 제 2 리드 동작이 수행될 수 있다.

Description

비휘발성 메모리 장치 및 이를 이용하는 메모리 시스템 {NONVOLATILE MEMORY APPARATUS AND MEMORY SYSTEM USING THE SAME}
본 발명은 메모리 장치에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치 및 이를 이용하는 메모리 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase Change Memory, PCM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PCM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 복수의 셀 어레이의 니어 (Near) 영역에 포함되는 메모리 셀이 동시에 선택되는 것을 방지하고, 리드 동작 시 니어 영역에 포함되는 메모리 셀에 대해서만 어닐 전류를 추가로 공급할 수 있는 비휘발성 메모리 장치 및 이를 포함하는 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 니어 영역 및 파 영역을 포함하는 제 1 셀 어레이; 및 니어 영역 및 파 영역을 포함하는 제 2 셀 어레이를 포함하고, 어드레스 신호에 기초하여 상기 제 1 셀 어레이의 니어 영역에 포함된 메모리 셀을 선택할 때, 상기 어드레스 신호에 기초하여 상기 제 2 셀 어레이의 파 영역에 포함된 메모리 셀을 선택하고, 상기 제 1 셀 어레이의 니어 영역에 포함된 메모리 셀에 대해 제 1 리드 동작을 수행하고, 상기 제 2 셀 어레이의 파 영역에 포함된 메모리 셀에 대해 제 2 리드 동작을 수행하며, 상기 제 1 리드 동작은 상기 제 2 리드 동작보다 긴 시간 동안 수행될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 제 1 셀 어레이; 어드레스 신호를 수신하고, 상기 어드레스 신호를 제 1 방식으로 스크램블링하여 제 1 스크램블된 어드레스 신호를 생성하며, 상기 제 1 스크램블된 어드레스 신호에 기초하여 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 1 리드 제어 회로; 상기 제 1 리드 제어 회로의 출력에 기초하여 상기 제 1 셀 어레이에 대해 리드 동작을 수행하는 제 1 리드 회로; 제 2 셀 어레이; 상기 어드레스 신호를 수신하고, 상기 어드레스 신호를 상기 제 1 방식과 다른 제 2 방식으로 스크램블링하여 제 2 스크램블된 어드레스 신호를 생성하며, 상기 제 2 스크램블된 어드레스 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 2 리드 제어 회로; 및 상기 제 2 리드 제어 회로의 출력에 기초하여 상기 제 2 셀 어레이에 대해 리드 동작을 수행하는 제 2 리드 회로를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 각각 니어 영역 및 파 영역을 포함하는 복수의 셀 어레이를 포함하고, 어드레스 신호에 기초하여 상기 복수의 셀 어레이 중 적어도 하나의 셀 어레이의 니어 영역에 포함된 메모리 셀이 선택될 때, 상기 어드레스 신호에 기초하여 나머지 셀 어레이의 파 영역에 포함된 메모리 셀을 선택하고; 및 상기 적어도 하나의 셀 어레이의 선택된 메모리 셀에 대해 제 1 리드 동작을 수행하고, 상기 다른 셀 어레이의 선택된 메모리 셀에 대해 상기 제 2 리드 동작을 수행할 수 있다.
본 발명의 실시예는 리드 동작 시 발생될 수 있는 디스터번스를 완화시킬 수 있고, 리드 동작에서 소모되는 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성 및 리드 동작을 보여주는 도면,
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 4는 도 3에 도시된 제 1 리드 제어 회로의 구성을 보여주는 도면,
도 5는 도 3에 도시된 제 1 리드 회로의 구성과, 제 1 셀 어레이 및 제 1 리드 회로의 연결관계를 보여주는 도면,
도 6은 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도,
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 구성 및 리드 동작을 보여주는 도면이다. 도 1을 참조하면, 상기 비휘발성 메모리 장치(100)는 셀 어레이(110) 및 리드 회로(120)를 포함할 수 있다. 상기 셀 어레이(110)는 복수의 메모리 셀(MC)을 포함할 수 있다. 상기 셀 어레이(110)에는 복수의 비트라인(BL)이 배치되고, 상기 복수의 비트라인(BL)과 실질적으로 직교하는 방향으로 복수의 워드라인(WL)이 배치될 수 있다. 상기 복수의 메모리 셀(MC)은 상기 복수의 비트라인(BL)과 상기 복수의 워드라인(WL)이 교차하는 지점에 각각 연결될 수 있다. 상기 셀 어레이(110)는 크로스 포인트 어레이 (Cross Point Array) 구조를 가질 수 있다. 상기 리드 회로(120)는 상기 셀 어레이(110)와 연결되고, 상기 복수의 메모리 셀(MC) 중 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다. 상기 리드 회로(120)는 상기 선택된 메모리 셀에 리드 전압을 제공할 수 있고, 상기 선택된 메모리 셀의 스냅백 (snapback) 발생 여부에 기초하여 상기 선택된 메모리 셀에 저장된 데이터를 리드할 수 있다.
상기 셀 어레이(110)는 니어 (Near) 영역 및 파 (Far) 영역을 포함할 수 있다. 상기 니어 영역은 상기 리드 회로(120)와 상대적으로 가까운 거리에 배치되는 복수의 메모리 셀이 배치되는 영역을 의미할 수 있고, 상기 파 영역은 상기 리드 회로(120)와 상대적으로 먼 거리에 배치되는 복수의 메모리 셀이 배치되는 영역을 의미할 수 있다. 상기 니어 영역은 상기 리드 회로(120)와 상대적으로 가깝게 배치되므로 상기 리드 회로(120)로부터 생성된 전압 및/ 전류가 상기 니어 영역으로 온전하게 전달될 수 있다. 하지만, 상기 파 영역은 상기 리드 회로(120)와 상대적으로 멀리 배치되므로 상기 리드 회로(120)로부터 생성된 전압 및/또는 전류가 약화되어 전달될 수 있다. 따라서, 상기 니어 영역에 포함되는 메모리 셀은 상기 파 영역에 포함되는 메모리 셀보다 리드 디스터번스 (Read Disturbance)가 발생될 가능성이 높다. 리드 디스터번스는 리드 동작이 수행된 후, 메모리 셀에 저장된 데이터가 변화되는 것을 의미할 수 있다. 예를 들어, 상기 비휘발성 메모리 장치(100)가 상변화 물질로 구성된 상변화 메모리 셀을 포함할 때, 상기 메모리 셀(MC)은 저 저항 상태 (low resistance state) 및 고 저항 상태 (high resistance state) 중 하나로 변화되어 데이터를 저장할 수 있다. 상기 메모리 셀(MC)은 셋 (Set) 데이터 또는 1 데이터를 저장하기 위해 저 저항 상태가 될 수 있고, 리셋 (Reset) 데이터 또는 0 데이터를 저장하기 위해 고 저항 상태가 될 수 있다. 상기 리드 디스터번스는 리드 동작이 수행된 후 상기 메모리 셀(MC)의 저항 상태가 저 저항 상태에서 고 저항 상태로 변화되는 것을 의미할 수 있다.
상기 비휘발성 메모리 장치(100)는 니어 영역에 포함되는 메모리 셀에 대해서 제 1 리드 동작을 수행할 수 있다. 상기 비휘발성 메모리 장치(100)는 상기 파 영역에 포함되는 메모리 셀에 대해서 제 2 리드 동작을 수행할 수 있다. 상기 제 1 리드 동작은 상기 제 2 리드 동작에 비해 더 긴 시간 동안 수행될 수 있다. 예를 들어, 상기 제 1 리드 동작은 제 1 시간(T1) 동안 수행될 수 있고, 상기 제 2 리드 동작은 제 2 시간(T2) 동안 수행될 수 있다. 상기 제 1 시간(T1)은 상기 제 2 시간(T2)보다 길 수 있다. 상기 제 1 리드 동작은 선택된 메모리 셀로 리드 전압 및 제 1 전류(I1)를 인가하여 수행될 수 있다. 상기 제 2 리드 동작은 선택된 메모리 셀로 상기 리드 전압 및 제 2 전류(I2)를 인가하여 수행될 수 있다. 상기 제 1 전류는 상기 제 2 전류보다 클 수 있다. 상기 제 1 전류(I1)는 상기 선택된 메모리 셀의 저항 상태를 저 저항 상태로 형성하기 위한 어닐 전류 (Anneal current) 및/또는 셋백 전류 (Setback current)에 대응하는 크기를 가질 수 있다. 상기 제 2 전류(I2)는 상기 선택된 메모리 셀이 스냅백 된 후, 상기 선택된 메모리 셀을 통해 흐를 수 있는 최소한의 스니크 (sneak) 전류일 수 있다.
<저 저항 상태의 메모리 셀에 대한 제 1 리드 동작이 수행될 때 메모리 셀 전류 (Icell N1)>
상기 니어 영역에 포함되는 메모리 셀에 대한 상기 제 1 리드 동작은 다음과 같이 수행될 수 있다. 선택된 메모리 셀로 리드 전압 및 제 1 전류(I1)가 인가될 수 있다. 상기 선택된 메모리 셀의 스냅백이 발생하기 전에는 상기 선택된 메모리 셀을 통해 전류가 흐르지 않을 수 있다. 상기 선택된 메모리 셀의 스냅백이 발생되면, 상기 선택된 메모리 셀을 통해 스파이크 전류(Ispike)가 흐를 수 있다. 상기 스파이크 전류(Ispike)가 감소되면, 상기 메모리 셀을 통해 상기 제 1 전류(I1)가 흐를 수 있고, 상기 메모리 셀의 저항 상태를 저 저항 상태로 만들 수 있다. 상기 메모리 셀로 제 1 전류(I1)를 인가하는 동작은 셋백 (Setback)동작일 수 있다. 충분한 시간 동안 상기 제 1 전류(I1)가 공급되면서 제 1 시간(T1)이 경과되면 상기 선택된 메모리 셀에 대한 제 1 리드 동작이 종료될 수 있다.
<고 저항 상태의 메모리 셀에 대한 제 1 리드 동작이 수행될 때 메모리 셀 전류 (Icell N2)>
선택된 메모리 셀이 고 저항 상태일 때, 상기 리드 전압이 상기 선택된 메모리 셀로 인가되더라도 상기 선택된 메모리 셀의 스냅백이 발생하지 않을 수 있고, 상기 선택된 메모리 셀을 통해서 전류가 흐르지 않을 수 있다. 상기 제 1 시간(T1)이 경과되면 상기 제 1 리드 동작이 종료될 수 있다.
<저 저항 상태의 메모리 셀에 대한 제 2 리드 동작이 수행될 때 메모리 셀 전류 (Icell F1)>
상기 파 영역에 포함되는 메모리 셀에 대한 상기 제 2 리드 동작은 다음과 같이 수행될 수 있다. 선택된 메모리 셀로 리드 전압 및 제 2 전류(I2)가 인가될 수 있다. 상기 선택된 메모리 셀의 스냅백이 발생하기 전에는 상기 선택된 메모리 셀을 통해 전류가 흐르지 않을 수 있다. 상기 선택된 메모리 셀의 스냅백이 발생되면, 상기 선택된 메모리 셀을 통해 스파이크 전류(Ispike)가 흐를 수 있다. 상기 스파이크 전류(Ispike)가 감소되면, 상기 선택된 메모리 셀을 통해 제 2 전류(I2)가 흐를 수 있다. 제 2 리드 동작에서 제 1 리드 동작과 같이 어닐 전류가 인가되지 않을 수 있고, 셋백 동작을 수행하지 않고 제 2 시간(T2)이 경과되면 제 2 리드 동작이 종료될 수 있다.
<고 저항 상태의 메모리 셀에 대한 제 2 리드 동작이 수행될 때 메모리 셀 전류 (Icell F2)>
선택된 메모리 셀이 고 저항 상태일 때, 상기 리드 전압이 상기 선택된 메모리 셀로 인가되더라도 상기 선택된 메모리 셀의 스냅백은 발생하지 않을 수 있고, 상기 선택된 메모리 셀을 통해서 전류가 흐르지 않을 수 있다. 상기 제 2 시간(T2)이 경과되면 상기 제 2 리드 동작이 종료될 수 있다.
위와 같이, 니어 영역에 포함되는 메모리 셀에 대해서 제 1 리드 동작을 수행하면 상기 메모리 셀의 리드 디스터번스를 완화시킬 수 있다. 상기 파 영역에 포함되는 메모리 셀에 대해 제 2 리드 동작을 수행하면, 리드 동작에 소모되는 전력을 감소시킬 수 있다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(2)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 비휘발성 메모리 장치(2)는 복수의 셀 어레이를 포함할 수 있다. 도 2에서, 4개의 셀 어레이를 도시하였지만, 상기 셀 어레이의 개수는 4개보다 적을 수도 있고, 4개보다 많을 수도 있다. 제 1 내지 제 4 셀 어레이(210, 220, 230, 240))는 각각 니어 영역 및 파 영역을 포함할 수 있다. 상기 비휘발성 메모리 장치(200)는 어드레스 신호(ADD)에 기초하여 상기 제 1 내지 제 4 셀 어레이(210, 220, 230, 240)에 포함된 메모리 셀을 선택할 수 있다. 상기 어드레스 신호(ADD)는 복수 비트를 포함하는 신호일 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 어드레스 신호(ADD)에 기초하여 상기 제 1 내지 제 4 셀 어레이(210, 220, 230, 240) 중 적어도 하나의 셀 어레이의 니어 영역에 포함된 메모리 셀이 선택될 때, 상기 어드레스 신호(ADD)에 기초하여 나머지 셀 어레이의 파 영역에 포함된 메모리 셀을 선택할 수 있다. 상기 비휘발성 메모리 장치(200)는 적어도 하나의 셀 어레이의 니어 영역에 포함되는 메모리 셀이 선택될 때, 나머지 셀 어레이의 니어 영역에 포함되는 메모리 셀이 선택되지 않도록 할 수 있다. 즉, 상기 비휘발성 메모리 장치(200)는 복수의 셀 어레이의 니어 영역에 포함된 메모리 셀이 동시에 선택되지 않도록 할 수 있다.
상기 비휘발성 메모리 장치(200)는 상기 어드레스 신호(ADD)를 서로 다른 방식으로 스크램블링하여 복수의 스크램블된 어드레스 신호를 생성하고, 상기 복수의 스크램블된 어드레스 신호에 기초하여 복수의 셀 어레이의 메모리 셀을 선택할 수 있다. 따라서, 상기 비휘발성 메모리 장치(200)는 동일한 어드레스 신호에 기초하여 상기 복수의 셀 어레이에서 서로 다른 영역에 포함되는 메모리 셀을 각각 선택할 수 있다.
상기 비휘발성 메모리 장치(200)는 상기 어드레스 신호(ADD)를 제 1 방식으로 스크램블링하여 제 1 스크램블된 어드레스 신호(SADD1)를 생성하고, 상기 제 1 스크램블된 어드레스 신호(SADD1)에 기초하여 상기 제 1 셀 어레이(210)의 메모리 셀을 선택할 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 어드레스 신호(ADD)를 제 2 방식으로 스크램블링하여 제 2 스크램블된 어드레스 신호(SADD2)를 생성하고, 상기 제 2 스크램블된 어드레스 신호(SADD2)에 기초하여 상기 제 2 셀 어레이(220)의 메모리 셀을 선택할 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 어드레스 신호(ADD)를 제 3 방식으로 스크램블링하여 제 3 스크램블된 어드레스 신호(SADD3)를 생성하고, 상기 제 3 스트램블된 어드레스 신호(SADD3)에 기초하여 상기 제 3 셀 어레이(230)의 메모리 셀을 선택할 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 어드레스 신호(ADD)를 제 4 방식으로 스크램블링하여 제 4 스크램블된 어드레스 신호(SADD4)를 생성하고, 상기 제 4 스크램블된 어드레스 신호(SADD4)에 기초하여 상기 제 4 셀 어레이(240)의 메모리 셀을 선택할 수 있다.
상기 제 1 내지 제 4 방식은 서로 다를 수 있다. 예를 들어, 제 1 어드레스 신호가 입력되었을 때, 상기 비휘발성 메모리 장치(200)는 상기 제 1 어드레스 신호를 상기 제 1 방식으로 스크램블링하여 상기 제 1 셀 어레이(210)의 니어 영역(A1)에 포함되는 메모리 셀을 선택하는 정보를 갖는 상기 제 1 스크램블된 어드레스 신호(SADD1)를 생성할 수 있다. 예를 들어, 상기 제 1 어드레스 신호는 제 1 로직 값을 갖는 어드레스 신호일 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 1 어드레스 신호를 상기 제 1 방식과 다른 상기 제 2 방식으로 스크램블링하여 상기 제 2 스크램블된 어드레스 신호(SADD2)를 생성할 수 있다. 상기 제 2 스크램블된 어드레스 신호(SADD2)는 상기 제 2 셀 어레이(220)의 파 영역 중 제 1 부분(A2)에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 1 어드레스 신호를 상기 제 1 및 제 2 방식과 다른 상기 제 3 방식으로 스크램블링하여 상기 제 3 스크램블된 어드레스 신호(SADD3)를 생성할 수 있다. 상기 제 3 스크램블된 어드레스 신호(SADD3)는 상기 제 3 셀 어레이(230)의 파 영역 중 제 2 부분(A3)에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 1 어드레스 신호를 상기 제 1 내지 제 3 방식과 다른 상기 제 4 방식으로 스크램블링하여 상기 제 4 스크램블된 어드레스 신호(SADD4)를 생성할 수 있다. 상기 제 4 스크램블된 어드레스 신호(SADD4)는 상기 제 4 셀 어레이(240)의 파 영역 중 제 3 부분(A4)에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다.
제 2 어드레스 신호가 입력되었을 때, 상기 비휘발성 메모리 장치(200)는 상기 제 2 어드레스 신호를 상기 제 2 방식으로 스크램블링하여 상기 제 2 셀 어레이(220)의 니어 영역(B2)에 포함되는 메모리 셀을 선택하는 정보를 갖는 상기 제 2 스크램블된 어드레스 신호(SADD2)를 생성할 수 있다. 예를 들어, 상기 제 2 어드레스 신호는 제 2 로직 값을 갖는 어드레스 신호일 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 2 어드레스 신호를 상기 제 1 방식으로 스크램블링하여 상기 제 1 스크램블된 어드레스 신호(SADD1)를 생성하고, 상기 제 1 스크램블된 어드레스 신호(SADD1)는 예를 들어, 상기 제 1 셀 어레이(210)의 파 영역 중 제 1 부분(B1)에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 2 어드레스 신호를 상기 제 3 방식으로 스크램블링하여 상기 제 3 스크램블된 어드레스 신호(SADD3)를 생성하고, 상기 제 3 스크램블된 어드레스 신호(SADD3)는 상기 제 3 셀 어레이(230)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 2 어드레스 신호를 상기 제 4 방식으로 스크램블링하여 상기 제 4 스크램블된 어드레스 신호(SADD4)를 생성하고, 상기 제 4 스크램블된 어드레스 신호(SADD4)는 상기 제 4 셀 어레이(240)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다.
제 3 어드레스 신호가 입력되었을 때, 상기 비휘발성 메모리 장치(200)는 상기 제 3 어드레스 신호를 상기 제 3 방식으로 스크램블링하여 상기 제 3 셀 어레이(230)의 니어 영역(C3)에 포함되는 메모리 셀을 선택하는 정보를 갖는 상기 제 3 스크램블된 어드레스 신호(SADD3)를 생성할 수 있다. 예를 들어, 상기 제 3 어드레스 신호는 제 3 로직 값을 갖는 어드레스 신호일 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 3 어드레스 신호를 상기 제 1 방식으로 스크램블링하여 상기 제 1 스크램블된 어드레스 신호(SADD1)를 생성하고, 상기 제 1 스크램블된 어드레스 신호(SADD1)는 예를 들어, 상기 제 1 셀 어레이(210)의 파 영역 중 제 2 부분(C1)에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 3 어드레스 신호를 상기 제 2 방식으로 스크램블링하여 상기 제 2 스크램블된 어드레스 신호(SADD2)를 생성하고, 상기 제 2 스크램블된 어드레스 신호(SADD2)는 상기 제 2 셀 어레이(220)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 3 어드레스 신호를 상기 제 4 방식으로 스크램블링하여 상기 제 4 스크램블된 어드레스 신호(SADD4)를 생성하고, 상기 제 4 스크램블된 어드레스 신호(SADD4)는 상기 제 4 셀 어레이(240)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다.
제 4 어드레스 신호가 입력되었을 때, 상기 비휘발성 메모리 장치(200)는 상기 제 4 어드레스 신호를 상기 제 4 방식으로 스크램블링하여 상기 제 4 셀 어레이(240)의 니어 영역(D4)에 포함되는 메모리 셀을 선택하는 정보를 갖는 상기 제 4 스크램블된 어드레스 신호(SADD4)를 생성할 수 있다. 예를 들어, 상기 제 4 어드레스 신호는 제 4 로직 값을 갖는 어드레스 신호일 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 4 어드레스 신호를 상기 제 1 방식으로 스크램블링하여 상기 제 1 스크램블된 어드레스 신호(SADD1)를 생성하고, 상기 제 1 스크램블된 어드레스 신호(SADD1)는 예를 들어, 상기 제 1 셀 어레이(210)의 파 영역의 제 3 부분(D1)에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 4 어드레스 신호를 상기 제 2 방식으로 스크램블링하여 상기 제 2 스크램블된 어드레스 신호(SADD2)를 생성하고, 상기 제 2 스크램블된 어드레스 신호(SADD2)는 상기 제 2 셀 어레이(220)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 상기 비휘발성 메모리 장치(200)는 상기 제 4 어드레스 신호를 상기 제 3 방식으로 스크램블링하여 상기 제 3 스크램블된 어드레스 신호(SADD3)를 생성하고, 상기 제 3 스크램블된 어드레스 신호(SADD3)는 상기 제 3 셀 어레이(230)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치(300)의 구성을 보여주는 도면이다. 명확한 설명을 위해, 2개의 셀 어레이와 상기 2개의 셀 어레이에 대한 리드 동작을 수행하기 위한 회로를 도시하였다. 도 3을 참조하면, 상기 비휘발성 메모리 장치(300)는 제 1 셀 어레이(310), 제 1 리드 제어 회로(311), 제 1 리드 회로(312), 제 2 셀 어레이(320), 제 2 리드 제어 회로(321) 및 제 2 리드 회로(322)를 포함할 수 있다. 상기 제 1 셀 어레이(310) 및 제 2 셀 어레이(320)는 상변화 물질로 구성된 복수의 메모리 셀을 포함할 수 있다. 상기 제 1 및 제 2 셀 어레이(310, 320)에는 각각 복수의 비트라인(BL)과 복수의 워드라인(WL)이 배치될 수 있고, 복수의 워드라인(WL) 및 복수의 비트라인(BL)이 교차하는 지점에 상기 복수의 메모리 셀이 연결될 수 있다. 상기 제 1 및 제 2 셀 어레이(310, 320)는 각각 니어 영역 및 파 영역을 포함할 수 있다. 상기 니어 영역은 상기 제 1 및 제 2 셀 어레이(310, 320)의 메모리 셀 중 상기 제 1 및 제 2 리드 회로(312, 322)로부터 상대적으로 거리가 가까운 메모리 셀들이 배치된 영역일 수 있다. 상기 파 영역은 상기 제 1 및 제 2 셀 어레이(310, 320)의 메모리 셀 중 상기 제 1 및 제 2 리드 회로(312, 322)로부터 상대적으로 거리가 먼 메모리 셀들이 배치된 영역일 수 있다.
상기 제 1 및 제 2 리드 제어 회로(311, 321)는 리드 신호(RD) 및 어드레스 신호를 공통 수신할 수 있다. 상기 어드레스 신호는 로우 어드레스 신호(RADD) 및 컬럼 어드레스 신호(CADD)를 포함할 수 있다. 상기 로우 어드레스 신호(RADD) 및 상기 컬럼 어드레스 신호(CADD)는 각각 복수의 비트를 포함하는 신호일 수 있다. 상기 로우 어드레스 신호(RADD)는 상기 제 1 및 제 2 셀 어레이(310, 320)의 복수의 워드라인(WL) 중 특정 워드라인을 선택하기 위한 신호일 수 있다. 상기 컬럼 어드레스 신호(CADD)는 상기 제 1 및 제 2 셀 어레이(310, 320)의 복수의 비트라인(BL) 중 특정 비트라인을 선택하기 위한 신호일 수 있다. 상기 제 1 리드 제어 회로(311)는 상기 리드 신호(RD)에 기초하여 리드 펄스 신호(RDP)를 생성할 수 있다. 상기 제 1 리드 제어 회로(311)는 상기 어드레스 신호(RADD, CADD)를 제 1 방식으로 스크램블링하여 제 1 스크램블된 어드레스 신호를 생성할 수 있다. 상기 제 1 스크램블된 어드레스 신호는 제 1 스크램블된 로우 어드레스 신호(SRADD1) 및 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)를 포함할 수 있다. 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1) 및 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)는 각각 복수 비트를 포함하는 신호일 수 있다.
상기 제 1 리드 제어 회로(311)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 상기 리드 펄스 신호(RDP)의 펄스 폭을 조절할 수 있다. 예를 들어, 상기 제 1 리드 제어 회로(311)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 제 1 리드 펄스 신호(RDP1) 및 제 2 리드 펄스 신호(RDP2) 중 하나를 상기 리드 펄스 신호(RDP)로 출력함으로써, 상기 리드 펄스 신호(RDP)의 펄스 폭을 변화시킬 수 있다. 상기 제 1 리드 제어 회로(311)는 상기 리드 신호(RD)에 기초하여 상기 제 1 리드 펄스 신호(RDP1) 및 제 2 리드 펄스 신호(RDP2)를 생성할 수 있다. 상기 제 1 리드 펄스 신호(RDP1)는 상기 제 2 리드 펄스 신호(RDP2) 보다 긴 시간 동안 인에이블될 수 있다. 예를 들어, 상기 제 1 리드 제어 회로(311)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)가 상기 제 1 셀 어레이(310)의 니어 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 제 1 리드 펄스 신호(RDP1)를 상기 리드 펄스 신호(RDP)로 출력할 수 있다. 상기 제 1 리드 제어 회로(311)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)가 상기 제 1 셀 어레이(310)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 제 2 리드 펄스 신호(RDP2)를 상기 리드 펄스 신호(RDP)로 출력할 수 있다.
상기 제 1 리드 회로(312)는 상기 리드 신호(RD) 및 상기 리드 펄스 신호(RDP)를 수신하여 리드 동작을 수행할 수 있다. 상기 제 1 리드 회로(312)는 상기 리드 신호(RD) 및 상기 리드 펄스 신호(RDP)에 기초하여 제 1 리드 동작 및 제 2 리드 동작 중 하나를 수행할 수 있다. 상기 제 1 리드 회로(312)는 상기 리드 펄스 신호(RDP)로서 상기 제 1 리드 펄스 신호(RDP1)를 수신했을 때, 선택된 메모리 셀에 대해 제 1 리드 동작을 수행할 수 있다. 상기 제 1 리드 동작에서 상기 제 1 리드 회로(312)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 제 1 시간 동안 상기 선택된 메모리 셀로 리드 전압 및 제 1 전류가 인가할 수 있다. 상기 제 1 리드 회로(312)는 상기 리드 펄스 신호(RDP)로서 상기 제 2 리드 펄스 신호(RDP2)를 수신했을 때, 선택된 메모리 셀에 대해 제 2 리드 동작을 수행할 수 있다. 상기 제 2 리드 동작에서 상기 제 1 리드 회로(312)는 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 제 2 시간 동안 상기 선택된 메모리 셀로 상기 리드 전압 및 제 2 전류를 인가할 수 있다. 상기 제 1 리드 회로(312)는 선택된 메모리 셀에 저장된 데이터를 리드하여 제 1 데이터 출력 신호(DOUT1)를 생성할 수 있다. 예를 들어, 상기 제 1 리드 회로(312)는 상기 리드 신호(RD)에 기초하여 선택된 메모리 셀의 저항 상태 및/또는 문턱 전압을 감지하고, 상기 선택된 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 제 1 데이터 출력 신호(DOUT1)는 제 1 데이터 전송 라인(IO1)을 통해 전송될 수 있다.
상기 비휘발성 메모리 장치(300)는 제 1 로우 선택 블록(330) 및 제 1 컬럼 선택 블록(340)을 더 포함할 수 있다. 상기 제 1 로우 선택 블록(330)은 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1)에 기초하여 상기 제 1 셀 어레이(310)의 복수의 워드라인(WL) 중 특정 워드라인을 선택할 수 있다. 상기 제 1 로우 선택 블록(330)은 로우 어드레스 디코더(331) 및 로우 선택 회로(332)를 포함할 수 있다. 상기 로우 어드레스 디코더(331)는 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1)를 수신하고, 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1)를 디코딩할 수 있다. 상기 로우 선택 회로(332)는 상기 디코딩된 신호에 기초하여 상기 복수의 워드라인(WL) 중 하나를 제 1 글로벌 워드라인(GWL1)과 연결할 수 있다. 상기 제 1 컬럼 선택 블록(340)은 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)에 기초하여 상기 제 1 셀 어레이(310)의 복수의 비트 라인(BL) 중 특정 비트라인을 선택할 수 있다. 상기 제 1 컬럼 선택 블록(340)은 컬럼 어드레스 디코더(341) 및 컬럼 선택 회로(342)를 포함할 수 있다. 상기 컬럼 어드레스 디코더(341)는 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)를 수신하고, 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)를 디코딩할 수 있다. 상기 컬럼 선택 회로(342)는 상기 디코딩된 신호에 기초하여 상기 복수의 비트라인(BL) 중 하나를 제 1 글로벌 비트라인(GBL1)과 연결할 수 있다.
상기 제 1 리드 회로(312)는 상기 제 1 글로벌 비트라인(GBL1) 및 상기 제 1 글로벌 워드라인(GWL1)과 연결될 수 있다. 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 특정 비트라인 및 특정 워드라인이 선택되면, 특정 메모리 셀이 선택될 수 있다. 상기 제 1 리드 회로(312)는 상기 제 1 글로벌 비트라인(GBL1) 및 상기 제 1 글로벌 워드라인(GWL1)을 통해 선택된 메모리 셀과 연결될 수 있고, 상기 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다.
상기 제 2 리드 제어 회로(321)는 상기 리드 신호(RD) 및 상기 어드레스 신호(RADD, CADD)를 수신할 수 있다. 상기 제 2 리드 제어 회로(321)는 상기 어드레스 신호(RADD, CADD)를 제 2 방식으로 스크램블링하여 제 2 스크램블된 어드레스 신호를 생성할 수 있다. 상기 제 2 스크램블된 어드레스 신호는 제 2 스크램블된 로우 어드레스 신호(SRADD2) 및 제 2 스크램블된 컬럼 어드레스 신호(SCADD2)를 포함할 수 있다. 상기 제 2 스크램블된 로우 어드레스 신호(SRADD2) 및 상기 제 2 스크램블된 컬럼 어드레스 신호(SCADD2)는 각각 복수의 비트를 포함하는 신호일 수 있다. 상기 제 2 리드 제어 회로(321)는 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)에 기초하여 상기 제 1 리드 펄스 신호(RDP1) 및 상기 제 2 리드 펄스 신호(RDP2) 중 하나를 상기 리드 펄스 신호(RDP)로 출력할 수 있다. 상기 제 2 리드 제어 회로(321)는 상기 어드레스 신호(RADD, CADD)를 제 2 방식으로 스크램블링하는 점을 제외하고, 상기 제 1 리드 제어 회로(311)와 실질적으로 동일한 기능 및 동작을 수행할 수 있다. 예를 들어, 상기 제 2 리드 제어 회로(321)는 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)가 상기 제 2 셀 어레이(320)의 니어 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 제 1 리드 펄스 신호(RDP1)를 상기 리드 펄스 신호(RDP)로 출력할 수 있다. 상기 제 2 리드 제어 회로(321)는 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)가 상기 제 2 셀 어레이(320)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 제 2 리드 펄스 신호(RDP2)를 상기 리드 펄스 신호(RDP)로 출력할 수 있다.
상기 제 2 리드 회로(322)는 상기 리드 신호(RD) 및 상기 리드 펄스 신호(RDP)를 수신하여 리드 동작을 수행할 수 있다. 상기 제 2 리드 회로(322)는 상기 리드 신호(RD) 및 상기 리드 펄스 신호(RDP)에 기초하여 제 1 리드 동작 및 제 2 리드 동작 중 하나를 수행할 수 있다. 상기 제 2 리드 회로(322)는 상기 리드 펄스 신호(RDP)로서 상기 제 1 리드 펄스 신호(RDP1)를 수신했을 때, 선택된 메모리 셀에 대해 제 1 리드 동작을 수행할 수 있다. 상기 제 1 리드 동작에서 상기 제 2 리드 회로(322)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 제 1 시간 동안 상기 선택된 메모리 셀로 상기 리드 전압 및 상기 제 1 전류를 인가할 수 있다. 상기 제 2 리드 회로(322)는 상기 리드 펄스 신호(RDP)로서 상기 제 2 리드 펄스 신호(RDP2)를 수신했을 때, 선택된 메모리 셀에 대해 제 2 리드 동작을 수행할 수 있다. 상기 제 2 리드 동작에서 상기 제 2 리드 회로(322)는 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 제 2 시간 동안 상기 선택된 메모리 셀로 상기 리드 전압 및 상기 제 2 전류를 인가할 수 있다. 상기 제 2 리드 회로(322)는 선택된 메모리 셀에 저장된 데이터를 리드하여 제 2 데이터 출력 신호(DOUT2)를 생성할 수 있다. 예를 들어, 상기 제 2 리드 회로(322)는 상기 리드 신호(RD)에 기초하여 선택된 메모리 셀의 저항 상태 및/또는 문턱 전압을 감지하여 상기 선택된 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 제 2 데이터 출력 신호(DOUT2)는 제 2 데이터 전송 라인(IO2)을 통해 전송될 수 있다. 상기 제 1 및 제 2 데이터 전송 라인(IO1, IO2)은 서로 다른 데이터 채널을 통해 상기 비휘발성 메모리 장치(300)와 연결된 외부 장치로 출력될 수 있다.
상기 비휘발성 메모리 장치(300)는 제 2 로우 선택 블록(350) 및 제 2 컬럼 선택 블록(360)을 더 포함할 수 있다. 상기 제 2 로우 선택 블록(350)은 상기 제 2 스크램블된 로우 어드레스 신호(SRADD2)에 기초하여 상기 제 2 셀 어레이(320)의 복수의 워드라인(WL) 중 특정 워드라인을 선택할 수 있다. 상기 제 2 로우 선택 블록(350)은 로우 어드레스 디코더(351) 및 로우 선택 회로(352)를 포함할 수 있다. 상기 로우 어드레스 디코더(351)는 상기 제 2 스크램블된 로우 어드레스 신호(SRADD2)를 수신하고, 상기 제 2 스크램블된 로우 어드레스 신호(SRADD2)를 디코딩할 수 있다. 상기 로우 선택 회로(352)는 상기 디코딩된 신호에 기초하여 상기 복수의 워드라인(WL) 중 하나를 제 2 글로벌 워드라인(GWL2)과 연결할 수 있다. 상기 제 2 컬럼 선택 블록(360)은 상기 제 2 스크램블된 컬럼 어드레스 신호(SCADD2)에 기초하여 상기 제 2 셀 어레이(320)의 복수의 비트 라인(BL) 중 특정 비트라인을 선택할 수 있다. 상기 제 2 컬럼 선택 블록(360)은 컬럼 어드레스 디코더(361) 및 컬럼 선택 회로(362)를 포함할 수 있다. 상기 컬럼 어드레스 디코더(361)는 상기 제 2 스크램블된 컬럼 어드레스 신호(SCADD2)를 수신하고, 상기 제 2 스크램블된 컬럼 어드레스 신호(SCADD2)를 디코딩할 수 있다. 상기 컬럼 선택 회로(362)는 상기 디코딩된 신호에 기초하여 상기 복수의 비트라인(BL) 중 하나를 제 2 글로벌 비트라인(GBL2)과 연결할 수 있다.
상기 제 2 리드 회로(322)는 상기 제 2 글로벌 비트라인(GBL2) 및 상기 제 2 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)에 기초하여 특정 비트라인 및 특정 워드라인이 선택되면, 특정 메모리 셀이 선택될 수 있다. 상기 제 2 리드 회로(322)는 상기 제 2 글로벌 비트라인(GBL2) 및 상기 제 2 글로벌 워드라인(GWL2)을 통해 선택된 메모리 셀과 연결될 수 있고, 상기 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다.
도 4는 도 3에 도시된 제 1 리드 제어 회로(311)의 구성을 보여주는 도면이다. 상기 제 1 리드 제어 회로(311)는 어드레스 제어 회로(410) 및 플래그 생성 회로(420), 펄스 생성 회로(430) 및 펄스 선택 회로(440)를 포함할 수 있다. 상기 어드레스 제어 회로(410)는 상기 어드레스 신호(RADD, CADD)를 수신하고, 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)를 생성할 수 있다. 상기 어드레스 제어 회로(410)는 상기 로우 어드레스 신호(RADD) 및 상기 컬럼 어드레스 신호(CADD)를 제 1 방식으로 스크램블링하여 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1) 및 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)를 생성할 수 있다. 상기 플래그 생성 회로(420)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 플래그 신호(NF)를 생성할 수 있다. 상기 플래그 생성 회로(420)는 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1) 및 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)가 도 3에 도시된 상기 제 1 셀 어레이(310)의 니어 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 플래그 신호(NF)를 인에이블시킬 수 있다. 상기 플래그 생성 회로(420)는 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1) 및 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)가 상기 제 1 셀 어레이(310)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 플래그 신호(NF)를 디스에이블시킬 수 있다. 예를 들어, 상기 플래그 생성 회로(420)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)의 특정 순번의 비트의 로직 레벨에 기초하여 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)가 니어 영역에 포함되는 메모리 셀을 선택하는 정보를 갖는지 아니면 파 영역에 포함되는 메모리 셀을 선택하는 정보를 갖는지 여부를 판단할 수 있다.
상기 펄스 생성 회로(430)는 상기 리드 신호(RD)를 수신할 수 있다. 상기 펄스 생성 회로(430)는 상기 리드 신호(RD)에 기초하여 상기 제 1 리드 펄스 신호(RDP1) 및 상기 제 2 리드 펄스 신호(RDP2)를 생성할 수 있다. 일 실시예에서, 상기 펄스 생성 회로(430)는 상기 리드 펄스 신호(RDP)의 펄스 폭을 다양하게 조절하기 위해, 3개 이상의 서로 다른 펄스 폭을 갖는 리드 펄스 신호를 생성하도록 수정될 수 있다. 상기 펄스 선택 회로(440)는 상기 펄스 생성 회로(430)로부터 상기 제 1 및 제 2 리드 펄스 신호(RDP1, RDP2)를 수신하고, 상기 플래그 생성 회로(420)로부터 상기 플래그 신호(NF)를 수신할 수 있다. 상기 펄스 선택 회로(440)는 상기 플래그 신호(NF)에 기초하여 상기 제 1 및 제 2 리드 펄스 신호(RDP1, RDP2) 중 하나를 상기 리드 펄스 신호(RDP)로 출력할 수 있다. 도 3에 도시된 제 2 리드 제어 회로(321)는 상기 어드레스 신호(RADD, CADD)를 제 2 방식으로 스크램블링하여 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)를 생성하는 점을 제외하고, 도 4에 도시된 상기 제 1 리드 제어 회로(311)와 실질적으로 동일한 구성을 가질 수 있다. 일 실시예에서, 상기 펄스 생성 회로(430)는 상기 제 1 및 제 2 리드 제어 회로(311, 321)에 모두 구비될 수도 있고, 상기 제 1 및 제 2 리드 제어 회로(311, 321) 중 어느 하나에만 구비될 수도 있다. 또한, 상기 펄스 생성 회로(340)는 상기 제 1 및 제 2 리드 제어 회로(311, 321)의 외부에 별도로 구비될 수 있고, 상기 제 1 및 제 2 리드 펄스 신호(RDP1, RDP2)를 상기 제 1 및 제 2 리드 제어 회로(311, 321)로 공통 제공할 수 있다.
도 5는 본 발명의 실시예에 따른 리드 회로의 구성과, 상기 리드 회로와 셀의 어레이의 연결 관계를 보여주는 도면이다. 도 5에 도시된 구성은 도 3의 제 1 리드 회로(312)와 제 1 셀 어레이(310)의 연결 관계 및 제 2 리드 회로(322)와 제 2 셀 어레이의(320)의 연결 관계 중 적어도 하나로 적용될 수 있다. 도 5를 참조하면, 상기 리드 회로는 전압 공급 회로(510), 제 1 전류 공급 회로(520), 제 2 전류 공급 회로(530) 및 센스앰프(540)를 포함할 수 있다. 상기 전압 공급 회로(510)는 상기 제 1 글로벌 비트라인(GBL1)과 연결될 수 있다. 상기 전압 공급 회로(510)는 상기 리드 펄스 신호 (즉, 제 1 리드 펄스 신호(RDP1) 또는 제 2 리드 펄스 신호(RDP2))에 기초하여 상기 제 1 글로벌 비트라인(GBL1)으로 제 1 리드 전압을 공급할 수 있다. 상기 제 1 글로벌 비트라인(GBL1)은 컬럼 선택 스위치(551)를 통해 선택된 메모리 셀이 연결되는 비트라인(BL)과 연결될 수 있다. 상기 컬럼 선택 스위치(551)는 도 3에 도시된 컬럼 선택 회로(342)의 일부 구성요소일 수 있다. 상기 컬럼 선택 스위치(551)는 컬럼 선택 신호(YS)에 기초하여 상기 제 1 글로벌 비트라인(GBL1)과 상기 비트라인(BL)을 연결할 수 있다. 상기 컬럼 선택 신호(YS)는 도 3에 도시된 컬럼 어드레스 디코더(341)가 상기 제 1 스크램블된 컬럼 어드레스 신호(SCADD1)를 디코딩한 신호일 수 있다.
상기 제 1 및 제 2 전류 공급 회로(520, 530)는 상기 제 1 글로벌 워드라인(GWL1)과 연결되어 상기 제 1 글로벌 워드라인(GWL1)으로 제 2 리드 전압을 공급할 수 있다. 상기 제 1 리드 전압과 상기 제 2 리드 전압 사이의 전압 레벨 차이는 상기 메모리 셀에 저장된 데이터를 리드하기 위한 상기 리드 전압의 전압 레벨에 대응할 수 있다. 상기 제 1 전류 공급 회로(520)는 상기 제 1 리드 펄스 신호(RDP1)를 수신하고, 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 제 1 글로벌 워드라인(GWL1)으로 상기 제 2 리드 전압을 제공하고, 상기 제 1 글로벌 워드라인(GWL1)을 통해 상기 제 1 전류(I1)가 흐르게 할 수 있다. 상기 제 2 전류 공급 회로(530)는 상기 제 2 리드 펄스 신호(RDP2)를 수신하고, 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 상기 제 1 글로벌 워드라인(GWL1)으로 상기 제 2 리드 전압을 제공하고, 상기 제 1 글로벌 워드라인(GWL1)을 통해 상기 제 2 전류(I2)가 흐르게 할 수 있다. 상기 제 1 글로벌 워드라인(GWL1)은 로우 선택 스위치(561)를 통해 선택된 메모리 셀이 연결되는 워드라인(WL)과 연결될 수 있다. 상기 로우 선택 스위치(561)는 도 3에 도시된 로우 선택 회로(332)의 일부 구성요소일 수 있다. 상기 로우 선택 스위치(561)는 로우 선택 신호(XS)에 기초하여 상기 제 1 글로벌 워드라인(GWL1)과 상기 워드라인(WL)을 연결할 수 있다. 상기 로우 선택 신호(XS)는 도 3에 도시된 로우 어드레스 디코더(331)가 상기 제 1 스크램블된 로우 어드레스 신호(SRADD1)를 디코딩한 신호일 수 있다.
상기 센스앰프(540)는 상기 메모리 셀의 스냅백이 발생되는지 여부를 감지하여 상기 제 1 데이터 출력 신호(DOUT1)를 생성할 수 있다. 상기 센스앰프(540)는 상기 제 1 글로벌 워드라인(GWL1)에 연결될 수 있다. 상기 센스앰프(540)는 상기 메모리 셀의 저항 상태 및/또는 문턱 전압에 따라 상기 제 1 글로벌 워드라인(GWL1)의 전압 레벨이 변화되는 것을 감지하여 상기 제 1 데이터 출력 신호(DOUT1)를 생성할 수 있다. 상기 센스앰프(540)는 센싱 인에이블 신호(SAEN)에 기초하여 상기 글로벌 워드라인(GWL1)의 전압 레벨과 기준 전압(VREF)을 비교하여 상기 제 1 데이터 출력 신호(DOUT1)를 생성할 수 있다. 상기 센싱 인에이블 신호(SAEN)는 상기 리드 신호(RD)에 기초하여 생성될 수 있다. 상기 센싱 인에이블 신호(SAEN)는 상기 메모리 셀로 리드 전압이 인가된 후 상기 메모리 셀의 스냅백이 발생하는데 충분한 시간이 경과된 후 인에이블될 수 있다. 상기 센싱 인에이블 신호(SAEN)는 상기 리드 신호(RD)를 지연시켜 생성될 수 있다. 상기 기준 전압(VREF)은 상기 메모리 셀의 스냅백이 발생했을 때, 상기 제 1 글로벌 워드라인(GWL1)의 전압 레벨이 변화되는 것을 감지할 수 있는 적절한 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 전압 공급 회로(510)는 상기 제 1 글로벌 워드라인(GWL1) 쪽에 연결되어 상기 제 1 글로벌 워드라인(GWL1)으로 상기 제 2 리드 전압을 공급하도록 수정될 수 있다. 상기 제 1 및 제 2 전류 공급 회로(520, 530)는 상기 제 1 글로벌 비트라인(GBL1) 쪽에 연결되어 상기 제 1 글로벌 비트라인(GBL1)으로 상기 제 1 리드 전압을 공급하고, 상기 제 1 글로벌 비트라인(GBL1)을 통해 상기 제 1 전류(I1) 또는 제 2 전류(I2)가 흐르게 하도록 수정될 수 있다. 또한, 상기 센스앰프(540)는 상기 제 1 글로벌 비트라인(GBL1)과 연결되어 상기 제 1 글로벌 비트라인(GBL1)의 전압 레벨 변화를 감지하도록 수정될 수 있다.
상기 전압 공급 회로(510)는 전압 드라이버(511) 및 클램핑 회로(512)를 포함할 수 있다. 상기 전압 드라이버(511)는 리드 펄스 신호 (즉, 상기 제 1 리드 펄스 신호(RDP1) 또는 제 2 리드 펄스 신호(RDP2))에 기초하여 제 1 전원전압(VRH)을 출력할 수 있다. 상기 클램핑 회로(512)는 클램핑 신호(CLP)에 기초하여 상기 전압 드라이버(511)로부터 제공된 상기 제 1 전원전압(VRH)의 전압 레벨을 클램핑할 수 있다. 예를 들어, 상기 클램핑 회로(512)는 상기 제 1 전원전압(VRH)의 전압 레벨을 하강시켜 상기 제 1 리드 전압을 생성할 수 있다. 상기 클램핑 신호(CLP)는 상기 리드 신호(RD)에 기초하여 생성되는 바이어스 전압일 수 있다.
상기 전압 드라이버(511)는 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 P 채널 모스 트랜지스터를 포함할 수 있다. 상기 제 1 트랜지스터(T1)의 게이트는 상기 리드 펄스 신호 (즉, 제 1 리드 펄스 신호(RDP1) 또는 제 2 리드 펄스 신호(RDP2))를 수신하고, 소스가 상기 제 1 전원전압(VRH)이 공급되는 단자와 연결될 수 있다. 상기 클램핑 회로(512)는 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)의 게이트는 상기 클램핑 신호(CLP)를 수신하고, 드레인이 상기 제 1 트랜지스터(T1)의 드레인과 연결되며, 소스가 상기 제 1 글로벌 비트라인(GBL1)과 연결될 수 있다.
상기 제 1 전류 공급 회로(520)는 제 1 전류원(S1)을 포함할 수 있다. 상기 제 1 전류원(S1)은 상기 제 1 글로벌 워드라인(GWL1) 및 제 2 전원전압(VRL)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 2 전원전압(VRL)의 전압 레벨은 상기 제 2 리드 전압의 전압 레벨에 대응할 수 있고, 상기 제 2 전원전압(VRL)은 상기 제 1 전원전압(VRH)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 1 전류원(S1)은 상기 제 1 리드 펄스 신호(RDP1)를 수신하고, 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 제 1 글로벌 워드라인(GWL1)으로 상기 제 2 전원전압(VRL)을 제공하고, 상기 제 1 글로벌 워드라인(GWL1)을 통해 상기 제 1 전류(I1)가 흐르게 할 수 있다. 상기 제 2 전류 공급 회로(530)는 제 2 전류원(S2)을 포함할 수 있다. 상기 제 2 전류원(S2)은 상기 제 1 글로벌 워드라인(GWL1) 및 제 2 전원전압(VRL)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 2 전류원(S2)은 상기 제 2 리드 펄스 신호(RDP2)를 수신하고, 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 상기 제 1 글로벌 워드라인(GWL1)으로 상기 제 2 전원전압(VRL)을 제공하고, 상기 제 1 글로벌 워드라인(GWL1)을 통해 상기 제 2 전류(I2)가 흐르게 할 수 있다. 도 3에 도시된 제 2 리드 회로(522)는 제 2 글로벌 비트라인(GBL2) 및 제 2 글로벌 워드라인(GWL2)과 연결되어 제 2 데이터 출력 신호(DOUT2)를 출력하는 것을 제외하고 도 5에 도시된 제 1 리드 회로(312)와 실질적으로 동일한 구성을 가질 수 있다.
도 3 내지 도 5를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치(300)의 동작을 설명하면 다음과 같다. 상기 제 1 및 제 2 셀 어레이(310, 320)에 저장된 데이터를 리드하기 위해 어드레스 신호(RADD, CADD)가 입력될 수 있다. 상기 제 1 및 제 2 리드 제어 회로(311, 321)는 상기 어드레스 신호(RADD, CADD)를 공통 수신할 수 있다. 상기 제 1 리드 제어 회로(311)의 어드레스 제어 회로(410)는 상기 어드레스 신호(RADD, CADD)를 제 1 방식으로 스크램블링하여 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)를 생성하고, 상기 제 2 리드 제어 회로(321)의 어드레스 제어 회로는 상기 어드레스 신호(RADD, CADD)를 제 2 방식으로 스크램블링하여 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)를 생성할 수 있다. 상기 제 1 및 제 2 리드 제어 회로(311, 321)는 상기 어드레스 신호(RADD, CADD)를 서로 다른 방식으로 스크램블링하기 때문에, 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1) 및 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)에 의해 동시에 제 1 및 제 2 셀 어레이(310, 320)의 니어 영역에 포함되는 메모리 셀이 선택되지 않을 수 있다. 예를 들어, 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)가 상기 제 1 셀 어레이(310)의 니어 영역에 포함되는 메모리 셀을 선택할 수 있는 정보를 가질 때, 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)는 상기 제 2 셀 어레이(320)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다. 반대로, 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)가 상기 제 2 셀 어레이(320)의 니어 영역에 포함되는 메모리 셀을 선택할 수 있는 정보를 가질 때, 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)는 상기 제 1 셀 어레이(310)의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 수 있다.
이하에서는, 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 상기 제 1 셀 어레이(310)의 니어 영역에 포함된 메모리 셀이 선택되는 경우에 대해 설명하기로 한다. 상기 제 1 리드 제어 회로(311)의 플래그 생성 회로(420)는 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 플래그 신호(NF)를 인에이블시킬 수 있다. 상기 펄스 선택 회로(440)는 상기 플래그 신호(NF)에 기초하여 상기 제 1 리드 펄스 신호(RDP1)를 출력할 수 있다. 상기 제 1 리드 회로(312)는 상기 제 1 리드 펄스 신호(RDP1)와 상기 리드 신호(RD)에 기초하여 상기 제 1 스크램블된 어드레스 신호(SRADD1, SCADD1)에 기초하여 선택된 메모리 셀에 대해 제 1 리드 동작을 수행할 수 있다. 상기 전압 공급 회로(510)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 제 1 글로벌 비트라인(GBL1)을 통해 제 1 리드 전압을 제공할 수 있다. 상기 제 1 전류 공급 회로(520)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 제 1 글로벌 워드라인(GWL1)으로 제 2 리드 전압을 제공하고, 상기 제 1 글로벌 워드라인(GWL1)을 통해 제 1 전류(I1)가 흐르게 할 수 있다. 따라서, 상기 메모리 셀 양 단에는 리드 전압이 인가될 수 있다. 상기 선택된 메모리 셀이 고 저항 상태일 때, 상기 선택된 메모리 셀은 상기 리드 전압이 인가되더라도 턴온되지 않을 수 있고, 상기 선택된 메모리 셀의 스냅백이 발생되지 않을 수 있다. 따라서, 상기 선택된 메모리 셀을 통해서 전류가 흐르지 않을 수 있다. 상기 센스앰프(540)는 상기 제 1 글로벌 워드라인(GWL1)의 전압 레벨이 변화되지 않는 것을 감지하여 로직 로우 레벨을 갖는 상기 제 1 데이터 출력 신호(DOUT1)를 생성할 수 있다. 상기 선택된 메모리 셀이 저 저항 상태일 때, 상기 선택된 메모리 셀은 턴온되고, 상기 선택된 메모리 셀의 스냅백이 발생할 수 있다. 상기 스냅백이 발생하면, 상기 선택된 메모리 셀을 통해 스파이크 전류가 흐를 수 있다. 상기 선택된 메모리 셀을 통해 상기 스파이크 전류가 흐르면 상기 제 1 글로벌 워드라인(GWL1)의 전압 레벨은 상승할 수 있다. 따라서, 상기 센스앰프(540)는 상기 제 1 글로벌 워드라인(GWL1)의 전압 레벨 변화를 감지하여 로직 하이 레벨을 갖는 상기 제 1 데이터 출력 신호(DOUT1)를 생성할 수 있다. 상기 스파이크 전류가 감소되면, 상기 선택된 메모리 셀을 통해 상기 제 1 전류(I1)가 흐를 수 있다. 상기 제 1 전류(I1)는 충분한 시간 동안 상기 선택된 메모리 셀로 인가될 수 있고, 상기 선택된 메모리 셀을 저 저항 상태로 형성할 수 있다.
상기 제 2 리드 제어 회로(321)는 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)에 기초하여 플래그 신호(NF)를 디스에이블시킬 수 있다. 상기 제 2 리드 제어 회로(321)의 펄스 선택 회로는 상기 플래그 신호에 기초하여 상기 제 2 리드 펄스 신호(RDP2)를 출력할 수 있다. 상기 제 2 리드 회로(322)는 상기 제 2 리드 펄스 신호(RDP2)와 상기 리드 신호(RD2)에 기초하여 상기 제 2 스크램블된 어드레스 신호(SRADD2, SCADD2)에 기초하여 선택된 메모리 셀에 대한 제 2 리드 동작을 수행할 수 있다. 상기 제 2 리드 회로(322)의 상기 전압 공급 회로는 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 제 2 글로벌 비트라인(GBL2)을 통해 제 1 리드 전압을 제공할 수 있다. 상기 제 2 리드 회로(322)의 제 2 전류 공급 회로는 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 제 2 글로벌 워드라인(GWL2)으로 제 2 리드 전압을 제공하고, 상기 제 2 글로벌 워드라인(GWL2)을 통해 제 2 전류(I2)가 흐르게 할 수 있다. 따라서, 상기 메모리 셀 양 단에는 리드 전압이 인가될 수 있다. 상기 선택된 메모리 셀이 고 저항 상태일 때, 상기 선택된 메모리 셀은 상기 리드 전압이 인가되더라도 턴온되지 않을 수 있고, 상기 선택된 메모리 셀의 스냅백이 발생되지 않을 수 있다. 따라서, 상기 선택된 메모리 셀을 통해서 전류가 흐르지 않을 수 있다. 상기 제 2 리드 회로(322)의 센스앰프는 상기 제 2 글로벌 워드라인(GWL2)의 전압 레벨이 변화되지 않는 것을 감지하여 로직 로우 레벨을 갖는 상기 제 2 데이터 출력 신호(DOUT2)를 생성할 수 있다. 상기 선택된 메모리 셀이 저 저항 상태일 때, 상기 선택된 메모리 셀은 턴온되고, 상기 선택된 메모리 셀의 스냅백이 발생할 수 있다. 상기 스냅백이 발생하면, 상기 선택된 메모리 셀을 통해 스파이크 전류가 흐를 수 있다. 상기 선택된 메모리 셀을 통해 상기 스파이크 전류가 흐르면 상기 제 2 글로벌 워드라인(GWL2)의 전압 레벨은 상승할 수 있다. 따라서, 상기 센스앰프는 상기 제 2 글로벌 워드라인(GWL2)의 전압 레벨 변화를 감지하여 로직 하이 레벨을 갖는 상기 제 2 데이터 출력 신호(DOUT2)를 생성할 수 있다. 상기 스파이크 전류가 감소되면, 상기 선택된 메모리 셀을 통해서 상기 제 2 전류(I2)가 흐를 수 있고, 상기 제 2 리드 동작은 곧 종료될 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 셀 어레이의 니어 영역에 포함되는 메모리 셀이 선택되었을 때, 제 1 리드 동작을 수행하여 상기 메모리 셀의 리드 디스터번스를 완화시킬 수 있다. 또한, 상기 비휘발성 메모리 장치는 셀 어레이의 파 영역에 포함되는 메모리 셀이 선택되었을 때, 제 2 리드 동작을 수행하여 리드 동작에 소모되는 전력을 감소시킬 수 있다. 또한, 상기 비휘발성 메모리 장치는 복수의 셀 어레이 중 적어도 하나의 셀 어레이의 니어 영역에 포함되는 메모리 셀이 선택될 때, 나머지 셀 어레이의 파 영역에 포함되는 메모리 셀을 선택하여 제 1 리드 동작이 수행되는 셀 어레이의 개수를 최소화시킬 수 있다. 따라서, 효율적으로 리드 디스터번스를 완화시키면서 리드 동작에 소모되는 전력을 최소화시킬 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템(600)의 구성을 보여주는 도면이다. 상기 메모리 시스템(600)은 컨트롤러(610) 및 복수의 미디어를 포함할 수 있다. 도 6에서, 상기 메모리 시스템(600)은 4개의 미디어를 구비하는 것을 예시하였으나, 상기 메모리 시스템(600)이 구비하는 미디어는 4개보다 적을 수도 있고, 4개보다 많을 수도 있다. 상기 컨트롤러(610)는 제 1 미디어(MEDIA1, 621), 제 2 미디어(MEDIA2, 622), 제 3 미디어(MEDIA3, 623) 및 제 4 미디어(MEDIA4, 624)와 각각 통신하여 라이트 및 리드 동작을 수행할 수 있다. 상기 컨트롤러(610)는 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)가 다양한 동작을 수행할 수 있도록 다양한 제어 신호를 제공할 수 있다. 상기 컨트롤러(610)는 제 1 내지 제 4 미디어(621, 622, 623, 624)에 각각 할당된 제 1 내지 제 4 칩 선택 신호(CS1, CS2, CS3, CS4)의 일부 또는 전부 인에이블시켜, 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)의 일부 또는 전부가 라이트 동작 또는 리드 동작을 수행하도록 할 수 있다. 상기 컨트롤러(610)는 제 1 내지 제 4 미디어(621, 622, 623, 624)로 커맨드 신호(CMD) 및 클럭 신호(CLK)를 공통 제공할 수 있다. 일 실시예에서, 상기 컨트롤러(610)는 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)로 어드레스 신호(ADD)를 공통 제공할 수 있다. 도 3에 도시된 비휘발성 메모리 장치(300)는 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)로 각각 적용될 수 있다. 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)가 상기 커맨드 신호(CMD)에 기초하여 리드 동작을 수행할 때, 제 1 리드 동작이 수행되는 셀 어레이의 개수를 최소화시킬 수 있으므로, 리드 디스터번스를 완화시키면서 메모리 시스템(600)의 전력 소모를 감소시킬 수 있다.
일 실시예에서, 상기 컨트롤러(610)는 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)로 어드레스 신호(ADD)를 공통 제공하는 것 대신에, 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)로 서로 다른 어드레스 신호를 제공할 수 있다. 예를 들어, 상기 컨트롤러(610)는 도 4에 도시된 어드레스 제어 회로를 구비하고, 상기 어드레스 신호(ADD)를 서로 다른 방식으로 스크램블링하여 제 1 내지 제 4 스크램블된 어드레스 신호(SADD1, SADD2, SADD3, SADD4)를 생성할 수 있다. 상기 컨트롤러(610)는 상기 제 1 미디어(621)로 상기 제 1 스크램블된 어드레스 신호(SADD1)를 제공하고, 상기 제 2 미디어(622)로 상기 제 2 스크램블된 어드레스 신호(SADD2)를 제공하며, 상기 제 3 미디어(623)로 제 3 스크램블된 어드레스 신호(SADD3)를 제공하고, 상기 제 4 미디어(624)로 제 4 스크램블된 어드레스 신호(SADD4)를 제공할 수 있다. 따라서, 상기 컨트롤러(610)는 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)로 서로 다른 스크램블된 어드레스 신호를 제공하여 상기 제 1 내지 제 4 미디어(621, 622, 623, 624) 중 적어도 하나의 미디어의 셀 어레이의 니어 영역에 포함되는 메모리 셀이 선택될 때, 나머지 미디어의 셀 어레이에서 파 영역에 포함되는 메모리 셀이 선택되도록 할 수 있다. 일 실시예에서, 상기 컨트롤러(610)는 특정 어드레스 신호를 제 1 방식으로 스크램블링하여 상기 제 1 미디어(621)의 셀 어레이의 니어 영역에 포함되는 메모리 셀이 선택되도록 할 때, 상기 특정 어드레스 신호를 제 2 방식으로 스크램블링하여 상기 제 2 미디어(522)의 셀 어레이의 제 1 영역에 포함되는 메모리 셀이 선택되도록 할 수 있다. 상기 제 1 영역은 니어 영역과 근접한 파 영역일 수 있다. 상기 컨트롤러(610)는 상기 특정 어드레스 신호를 제 3 방식으로 스크램블링하여 상기 제 3 미디어의 셀 어레이의 제 2 영역에 포함되는 메모리 셀이 선택되도록 할 수 있다. 상기 제 2 영역은 상기 니어 영역으로부터 떨어진 파 영역일 수 있고, 상기 니어 영역으로부터 상기 제 2 영역까지의 거리는 상기 니어 영역으로부터 상기 제 1 영역까지의 거리보다 더 멀 수 있다. 상기 컨트롤러(610)는 상기 특정 어드레스 신호를 제 4 방식으로 스크램블링하여 상기 제 4 미디어(624)의 셀 어레이의 제 3 영역에 포함되는 메모리 셀이 선택되도록 할 수 있다. 상기 제 3 영역은 상기 니어 영역으로부터 가장 멀리 떨어진 파 영역일 수 있고, 상기 니어 영역으로부터 상기 제 3 영역까지의 거리는 상기 니어 영역으로부터 상기 제 2 영역까지의 거리보다 더 멀 수 있다.
일 실시예에서, 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)는 하나의 모듈에 포함될 수 있고, 상기 컨트롤러(610)는 상기 모듈 외부에 배치되는 외부 장치일 수 있다. 일 실시예에서, 상기 제 1 내지 제 4 미디어(621, 622, 623, 624)와 상기 컨트롤러(610)는 하나의 모듈 및/또는 시스템으로 통합될 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 7을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100, 200, 300) 중 어느 하나를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 8을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100, 200, 300) 중 어느 하나를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (21)

  1. 니어 영역 및 파 영역을 포함하는 제 1 셀 어레이; 및
    니어 영역 및 파 영역을 포함하는 제 2 셀 어레이를 포함하고,
    어드레스 신호에 기초하여 상기 제 1 셀 어레이의 니어 영역에 포함된 메모리 셀을 선택할 때, 상기 어드레스 신호에 기초하여 상기 제 2 셀 어레이의 파 영역에 포함된 메모리 셀을 선택하고,
    상기 제 1 셀 어레이의 니어 영역에 포함된 메모리 셀에 대해 제 1 리드 동작을 수행하고, 상기 제 2 셀 어레이의 파 영역에 포함된 메모리 셀에 대해 제 2 리드 동작을 수행하며, 상기 제 1 리드 동작은 상기 제 2 리드 동작보다 긴 시간 동안 수행되는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 셀 어레이로부터 리드된 데이터는 제 1 데이터 전송 라인을 통해 출력되고, 상기 제 2 셀 어레이로부터 리드된 데이터는 제 2 데이터 전송 라인을 통해 출력되는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 어드레스 신호에 기초하여 상기 제 2 셀 어레이의 니어 영역에 포함된 메모리 셀을 선택할 때, 상기 어드레스 신호에 기초하여 상기 제 1 셀 어레이의 파 영역에 포함된 메모리 셀을 선택하고,
    상기 제 2 셀 어레이의 니어 영역에 포함된 메모리 셀에 대해 상기 제 1 리드 동작을 수행하고, 상기 제 1 셀 어레이의 파 영역에 포함된 메모리 셀에 대해 상기 제 2 리드 동작을 수행하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    리드 신호 및 상기 어드레스 신호에 기초하여 제 1 리드 펄스 신호 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 1 리드 제어 회로;
    상기 제 1 리드 제어 회로의 출력에 기초하여 상기 제 1 셀 어레이에 대한 리드 동작을 수행하는 제 1 리드 회로;
    상기 리드 신호 및 상기 어드레스 신호에 기초하여 상기 제 1 리드 펄스 신호 및 상기 제 2 리드 펄스 신호 중 하나를 출력하는 제 2 리드 제어 회로; 및
    상기 제 2 리드 제어 회로의 출력에 기초하여 상기 제 2 셀 어레이에 대한 리드 동작을 수행하는 제 2 리드 회로를 포함하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 상기 제 1 리드 펄스 신호는 상기 제 2 리드 펄스 신호보다 긴 시간 동안 인에이블되는 비휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 리드 제어 회로는 상기 어드레스 신호를 제 1 방식으로 스크램블링하는 제 1 어드레스 제어 회로;
    상기 제 1 어드레스 제어 회로로부터 생성된 제 1 스크램블된 어드레스 신호에 기초하여 제 1 플래그 신호를 생성하는 제 1 플래그 생성 회로;
    상기 리드 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호를 생성하는 펄스 생성 회로; 및
    상기 제 1 플래그 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 1 펄스 선택 회로를 포함하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 리드 제어 회로는 상기 어드레스 신호를 제 2 방식으로 스크램블링하는 제 2 어드레스 제어 회로;
    상기 제 2 어드레스 제어 회로로부터 생성된 제 2 스크램블된 어드레스 신호에 기초하여 제 2 플래그 신호를 생성하는 제 2 플래그 생성 회로; 및
    상기 제 2 플래그 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 2 펄스 선택 회로를 포함하는 비휘발성 메모리 장치.
  8. 제 4 항에 있어서,
    상기 제 1 리드 회로는 상기 제 1 및 제 2 리드 펄스 신호 중 하나에 기초하여 선택된 메모리 셀로 제 1 리드 전압을 제공하는 전압 공급 회로;
    상기 제 1 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 제 2 리드 전압 및 제 1 전류를 인가하는 제 1 전류 공급 회로;
    상기 제 2 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 상기 제 2 리드 전압 및 제 2 전류를 인가하는 제 2 전류 공급 회로; 및
    상기 선택된 메모리 셀의 스냅백이 발생되는지 여부를 감지하여 제 1 데이터 출력 신호를 생성하는 센스앰프를 포함하는 비휘발성 메모리 장치.
  9. 제 4 항에 있어서,
    상기 제 2 리드 회로는 상기 제 1 및 제 2 리드 펄스 신호 중 하나에 기초하여 선택된 메모리 셀로 제 1 리드 전압을 제공하는 전압 공급 회로;
    상기 제 1 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 제 2 리드 전압 및 제 1 전류를 인가하는 제 1 전류 공급 회로;
    상기 제 2 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 상기 제 2 리드 전압 및 제 2 전류를 인가하는 제 2 전류 공급 회로; 및
    상기 선택된 메모리 셀의 스냅백이 발생되는지 여부를 감지하여 제 2 데이터 출력 신호를 생성하는 센스앰프를 포함하는 비휘발성 메모리 장치.
  10. 제 1 셀 어레이;
    어드레스 신호를 수신하고, 상기 어드레스 신호를 제 1 방식으로 스크램블링하여 제 1 스크램블된 어드레스 신호를 생성하며, 상기 제 1 스크램블된 어드레스 신호에 기초하여 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 1 리드 제어 회로;
    상기 제 1 리드 제어 회로의 출력에 기초하여 상기 제 1 셀 어레이에 대해 리드 동작을 수행하는 제 1 리드 회로;
    제 2 셀 어레이;
    상기 어드레스 신호를 수신하고, 상기 어드레스 신호를 상기 제 1 방식과 다른 제 2 방식으로 스크램블링하여 제 2 스크램블된 어드레스 신호를 생성하며, 상기 제 2 스크램블된 어드레스 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 2 리드 제어 회로; 및
    상기 제 2 리드 제어 회로의 출력에 기초하여 상기 제 2 셀 어레이에 대해 리드 동작을 수행하는 제 2 리드 회로를 포함하는 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 스크램블된 어드레스 신호에 기초하여 상기 제 1 셀 어레이의 니어 영역에 포함된 메모리 셀이 선택될 때, 상기 제 2 스트램블드 어드레스 신호에 기초하여 상기 제 2 셀 어레이의 파 영역에 포함된 메모리 셀이 선택되는 비휘발성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제 1 리드 제어 회로는 상기 제 1 스크램블된 어드레스 신호가 상기 제 1 셀 어레이의 니어 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 제 1 리드 펄스 신호를 출력하고,
    상기 제 1 스크램블된 어드레스 신호가 상기 제 1 셀 어레이의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때 상기 제 1 리드 펄스 신호보다 짧은 시간 동안 인에이블되는 상기 제 2 리드 펄스 신호를 출력하며,
    상기 제 1 리드 펄스 신호는 상기 제 2 리드 펄스 신호보다 긴 시간 동안 인에이블되는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 2 리드 제어 회로는 상기 제 2 스크램블된 어드레스 신호가 상기 제 2 셀 어레이의 니어 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때, 상기 제 1 리드 펄스 신호를 출력하고,
    상기 제 2 스크램블된 어드레스 신호가 상기 제 2 셀 어레이의 파 영역에 포함되는 메모리 셀을 선택하는 정보를 가질 때 상기 제 2 리드 펄스 신호를 출력하는 비휘발성 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 1 리드 제어 회로는 상기 어드레스 신호를 상기 제 1 방식으로 스크램블링하여 상기 제 1 스크램블된 어드레스 신호를 생성하는 제 1 어드레스 제어 회로;
    상기 제 1 스크램블된 어드레스 신호에 기초하여 제 1 플래그 신호를 생성하는 제 1 플래그 생성 회로;
    리드 신호에 기초하여 상기 제 1 리드 펄스 신호 및 제 2 리드 펄스 신호를 생성하는 펄스 생성 회로; 및
    상기 제 1 플래그 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 1 펄스 선택 회로를 포함하는 비휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 2 리드 제어 회로는 상기 어드레스 신호를 상기 제 2 방식으로 스크램블링하여 상기 제 2 스크램블된 어드레스 신호를 생성하는 제 2 어드레스 제어 회로;
    상기 제 2 스크램블된 어드레스 신호에 기초하여 제 2 플래그 신호를 생성하는 제 2 플래그 생성 회로; 및
    상기 제 2 플래그 신호에 기초하여 상기 제 1 및 제 2 리드 펄스 신호 중 하나를 출력하는 제 2 펄스 선택 회로를 포함하는 비휘발성 메모리 장치.
  16. 제 10 항에 있어서,
    상기 제 1 리드 회로는 제 1 및 제 2 리드 펄스 신호 중 하나에 기초하여 선택된 메모리 셀로 제 1 리드 전압을 제공하는 전압 공급 회로;
    상기 제 1 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 제 2 리드 전압 및 제 1 전류를 인가하는 제 1 전류 공급 회로;
    상기 제 2 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 상기 제 2 리드 전압 및 제 2 전류를 인가하는 제 2 전류 공급 회로; 및
    상기 선택된 메모리 셀의 스냅백이 발생되는지 여부를 감지하여 출력 신호를 생성하는 센스앰프를 포함하는 비휘발성 메모리 장치.
  17. 제 10 항에 있어서,
    상기 제 2 리드 회로는 제 1 및 제 2 리드 펄스 신호 중 하나에 기초하여 선택된 메모리 셀로 제 1 리드 전압을 제공하는 전압 공급 회로;
    상기 제 1 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 제 2 리드 전압 및 제 1 전류를 인가하는 제 1 전류 공급 회로;
    상기 제 2 리드 펄스 신호에 기초하여 상기 선택된 메모리 셀로 상기 제 2 리드 전압 및 제 2 전류를 인가하는 제 2 전류 공급 회로; 및
    상기 선택된 메모리 셀의 스냅백이 발생되는지 여부를 감지하여 출력 신호를 생성하는 센스앰프를 포함하는 비휘발성 메모리 장치.
  18. 각각 니어 영역 및 파 영역을 포함하는 복수의 셀 어레이를 포함하고,
    어드레스 신호에 기초하여 상기 복수의 셀 어레이 중 적어도 하나의 셀 어레이의 니어 영역에 포함된 메모리 셀이 선택될 때, 상기 어드레스 신호에 기초하여 나머지 셀 어레이의 파 영역에 포함된 메모리 셀을 선택하고; 및
    상기 적어도 하나의 셀 어레이의 선택된 메모리 셀에 대해 제 1 리드 동작을 수행하고, 상기 다른 셀 어레이의 선택된 메모리 셀에 대해 상기 제 2 리드 동작을 수행하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 어드레스 신호를 서로 다른 방식으로 스크램블링하여 복수의 스크램블된 어드레스 신호를 생성하고, 상기 복수의 스트램블된 어드레스 신호에 기초하여 상기 복수의 셀 어레이의 메모리 셀을 각각 선택하는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 및 제 2 리드 동작에서 선택된 메모리 셀로 리드 전압을 인가하고,
    상기 제 1 리드 동작에서 상기 선택된 메모리 셀로 제 1 전류를 인가하며, 상기 제 2 리드 동작에서 상기 선택된 메모리 셀로 상기 제 1 전류보다 작은 제 2 전류를 인가하는 비휘발성 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 전류는 상기 선택된 메모리 셀의 저항 상태를 저 저항 상태로 형성하기 위한 어닐 전류에 대응하는 크기를 갖는 비휘발성 메모리 장치.
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