CN107017021A

CN107017021A - 非易失性存储器设备以及操作其的方法

Info

Publication number: CN107017021A
Application number: CN201610833785.XA
Authority: CN
Inventors: 朱相炫
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2015-09-17
Filing date: 2016-09-19
Publication date: 2017-08-04
Anticipated expiration: 2036-09-19
Also published as: US9905298B2; KR102324797B1; KR20170033514A; CN107017021B; US20170084337A1

Abstract

一种非易失性存储器设备包括连接到多个单元串的公共源极线。单元串各自包括耦合到串选择线的第一选择晶体管、耦合到接地选择线的第二选择晶体管以及耦合到多个字线的多个存储单元。第二选择晶体管公共地耦合到公共源极线。操作非易失性存储器设备的方法包括：接收编程命令和访问地址；以及在浮置公共源极线的同时对根据访问地址所选择的页面执行编程操作。公共源极线基于编程命令和访问地址中的至少一个而被浮置。

Description

非易失性存储器设备以及操作其的方法

对相关申请的交叉引用

本申请要求于2015年9月17日向韩国知识产权局(KIPO)提交的第10-2015-0131323号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入于此。

技术领域

示例实施例通常涉及半导体存储器设备，并且更具体地，涉及非易失性存储器设备以及操作非易失性存储器设备的方法。

背景技术

半导体存储器设备可以被分类为易失性半导体存储器设备和非易失性半导体存储器设备。易失性半导体存储器设备可以以高速执行读取和写入操作，而当设备断电时在其中所存储的内容会丢失。非易失性存储器设备即使断电时也可以保存在其中所存储的内容。出于此原因，非易失性半导体存储器设备可以被用于存储不管设备是否断电都将被保存的内容。

非易失性半导体存储器设备可以包括掩膜只读存储器(MROM)、可编程ROM(PROM)、可擦写可编程ROM(EPROM)、电可擦除可编程ROM(EPPROM)等。

闪速存储器设备可以是典型的非易失性存储器设备。闪速存储器设备可以被广泛地用作电子装置——诸如计算机、蜂窝电话、PDA、数字相机、摄录机、语音记录器、MP3播放器、手持式PC、游戏机、传真机、扫描仪、打印机等——的语音和图像存储媒介。

随着近来变为越来越需要高度一体化的存储器设备，将多位数据存储在存储单元中的多位存储器设备已经变得更加普遍。

发明内容

示例实施例旨在一种操作非易失性存储器设备的方法，能够增强性能以及降低功耗。

示例实施例旨在提供一种执行该方法的非易失性存储器设备。

根据示例实施例，提供了一种操作非易失性存储器设备的方法。该非易失性存储器设备包括连接到多个单元串的公共源极线。单元串中的每个包括耦合到串选择线的第一选择晶体管、耦合到接地选择线的第二选择晶体管以及耦合到多个字线的多个存储单元。该第二选择晶体管公共地耦合到公共源极线。该方法包括：接收编程命令和访问地址；以及在浮置公共源极线的同时根据访问地址对所选择的页面执行编程操作。公共源极线基于编程命令和访问地址中的至少一个而被浮置。

在示例实施例中，非易失性存储器设备可以包括连接到多个单元串的位线。执行编程操作可以包括：基于访问地址来在字线当中选择字线；向位线当中的编程禁止位线施加编程禁止电压；以及在编程禁止位线的电压电平饱和之前开始浮置公共源极线，而不管所选择的字线的位置如何。

在示例实施例中，执行编程操作可以包括在浮置公共源极线之前，将公共源极线驱动至接地电压的电平或高于接地电压的电平。

在示例实施例中，非易失性存储器设备可以包括连接到多个单元串的位线。执行编程操作可以包括：基于访问地址来在字线当中选择字线；将访问地址与至少一个参考地址进行比较；在编程禁止位线的电压电平饱和之前浮置公共源极线；以及基于将访问地址与至少一个参考地址进行比较的结果、根据所选择的字线的位置来变化浮置公共源极线的定时。

在示例实施例中，变化浮置公共源极线的定时可以包括如果访问地址小于或等于至少一个参考地址，则在第一定时处浮置公共源极线。第一定时可以在编程禁止位线的电压电平饱和之前开始。

在示例实施例中，变化浮置公共源极线的定时可以包括如果访问地址大于至少一个参考地址，则在第二定时处浮置公共源极线。第二定时可以在编程禁止位线的电压电平饱和之前开始。第二定时可以晚于第一定时。

在示例实施例中，至少一个参考地址可以包括多个参考地址。多个字线可以基于参考地址被分组为多个字线组，执行编程操作可以包括基于将访问地址与参考地址进行比较的结果来针对字线组中的每个变化浮置公共源极线的定时。

在示例实施例中，变化浮置公共源极线的定时可以包括当所选择的字线的位置更接近公共源极线时，更早地开始浮置公共源极线。

根据示例实施例，一种非易失性存储器设备包括存储单元阵列、公用源极线驱动器和控制电路。存储单元阵列可以包括连接到多个单元串的公共源极线。单元串中的每个包括耦合到串选择线的第一选择晶体管、耦合到接地选择线的第二选择晶体管以及耦合到多个字线的多个存储单元。第二选择晶体管公共地耦合到公共源极线。公共源极线驱动器被配置为向公共源极线施加公共源极线电压。控制电路包括：公共源极线控制器，被配置为基于命令和访问地址来向公共源极线驱动器提供驱动器控制信号。公共源极线控制器被配置为使用驱动器控制信号来控制公共源极线驱动器。公共源极线控制器被配置为控制公共源极线驱动器，以在根据访问地址对所选择的页面执行编程操作之前浮置公共源极线。

在示例实施例中，非易失性存储器设备可以进一步包括：地址译码器，被配置为基于访问地址来在编程操作期间选择字线。存储单元阵列可以包括基底和连接到单元串的位线。单元串可以被垂直地排列在基底上。公共源极线控制器可以控制公共源极线驱动器，使得在位线当中的编程禁止位线的电压电平饱和之前公共源极线在编程操作期间被浮置，而不管所选择的字线的位置如何。

在示例实施例中，公共源极线控制器可以包括寄存器、比较器以及驱动控制信号生成器。寄存器可以被配置为存储至少一个参考地址。比较器可以被配置为将访问地址与至少一个参考地址进行比较。比较器可以被配置为输出比较信号和差异信号。比较信号可以指示访问地址与至少一个参考地址的比较结果。差异信号可以指示访问地址与至少一个参考地址之间的差异。驱动器控制信号生成器可以被配置为响应于模式信号以及比较信号和差异信号中的至少一个来生成驱动器控制信号。

在示例实施例中，公共源极线驱动器可以包括：公共源极电压生成器、电压控制信号生成器以及晶体管。公共源极电压生成器可以被配置为基于来自控制电路的控制信号来生成被施加到公共源极线的公共源极线电压。电压控制信号生成器可以被配置为响应于驱动器控制信号来生成公共源极线电压控制信号。晶体管可以包括耦合到公共源极线的第一端子、被配置为接收公共源极线电压的第二端子以及被配置为接收公共源极线电压控制信号的栅极。

在示例实施例中，存储单元控制电路可以包括连接到单元串的位线。控制电路可以被配置为在编程操作期间控制将编程禁止电压施加到位线当中的编程禁止位线。公共源极线驱动器，响应于驱动器控制信号可以被配置为，如果访问地址小于或等于至少一个参考地址，则在编程禁止位线的电压电平饱和之前、在第一定时处浮置公共源极线。公共源极线驱动器，响应于控制信号可以被配置为，如果访问地址大于至少一个参考地址，则在编程禁止位线的电压电平饱和之前、在第二定时处浮置公共源极线。第一定时可以早于第二定时。

在示例实施例中，至少一个参考地址可以包括多个参考地址。多个字线可以基于参考地址被分组为多个字线组。电压控制信号生成器可以被配置为，响应于驱动器控制信号来控制公共源极线电压控制信号，使得基于访问地址和参考地址来针对字线组中的每个变化浮置公共源极线的定时。

在示例实施例中，电压控制信号生成器可以被配置为，响应于驱动器控制信号来控制公共源极线电压控制信号，使得当所选择的字线的位置更接近公共源极线时，浮置公共源极线的定时变得更早。

根据示例实施例，一种非易失性存储器设备包括：存储单元阵列，包括公共源极线和连接到多个单元串的多个位线；以及控制电路，连接到存储单元阵列。单元串每个包括串联地连接在第一选择晶体管与第二选择晶体管之间的多个存储单元。第一选择晶体管耦合到串选择线。第二晶体管耦合到接地选择线。多个存储单元耦合到多个字线。第二选择晶体管公共地耦合到公共源极线。控制电路被配置为从外部接收编程命令和地址信号。控制电路被配置为基于地址信号来生成行地址和列地址。控制电路被配置为在浮置公共源极线的同时对所选择的页面执行编程操作。基于编程命令和访问地址来浮置公共源极线。

在示例实施例中，控制电路可以被配置为通过基于行地址在字线当中选择字线，向位线当中的编程禁止位线施加编程禁止电压以及在编程禁止位线的电压电平饱和之前开始浮置公共源极线而不管所选择的字线的位置如何，来执行编程操作。

在示例实施例中，控制电路可以被配置为在编程操作期间在浮置公共源极线之前向公共源极线施加接地电压或高于接地电压的电平。

在示例实施例中，在编程操作期间并且在向公共源极线施加接地电压或高于接地电压的电平之后，控制电路可以被配置为向位线当中的编程禁止位线施加编程禁止电压，控制电路可以被配置为在编程禁止位线的电压电平饱和之前，基于行地址，在第一定时或第二定时处开始浮置公共源极线，以及第二定时可以在第一定时之后。

在示例实施例中，在单元串中，多个存储单元可以堆叠在彼此之上。

根据操作非易失性存储器设备的方法，可以在编程禁止电压的电压电平饱和之前的定时处浮置公用源极线，或者根据所选择的字线的位置来变化浮置公共源极线的定时，使得尽管编程电压被施加到所选择的字线，但是可以通过提高公共源极线之下的沟道的电位而不向公共源极线施加电压来降低接地选择线的漏电流。因此，可以防止或减少编程干扰。

附图说明

根据下面的附图的详细描述，将更加清楚地理解示意性的、非限制性的示例实施例。附图不必按照比例绘制，而是当为示出本发明构思的原理时进行强调。

图1是示出根据示例实施例的存储器系统的框图。

图2是示出根据示例实施例的图1的存储器系统中的非易失性存储器设备的框图。

图3是示出图2中的存储单元阵列的框图。

图4是示出图3的存储器块之一的透视图。

图5是沿着图4的存储器块的线V-V’所截取的截面视图。

图6是示出参考图4和图5所描述的存储器块的等效电路的电路图。

图7是示出图3的存储器块之一的透视图。

图8是沿着图7的存储器块的线VIII-VIII’所截取的截面视图。

图9是示出参考图7和图8所描述的存储器块的等效电路的电路图。

图10是示出根据示例实施例的图2的非易失性存储器设备中的控制电路的框图。

图11是示出根据示例实施例的图10的控制电路中的公共源极线控制器的框图。

图12是示出根据示例实施例的图2的非易失性存储器设备中的电压生成器的框图。

图13示出根据示例实施例的图2的非易失性存储器设备中的公共源极线驱动器。

图14是示出根据示例实施例的操作非易失性存储器设备的方法的流程图。

图15示出操作图14的非易失性存储器设备的方法中的步骤的示例。

图16示出被应用了图14的方法的存储单元阵列的一部分。

图17示出当图14的方法被应用到图16的存储器块时各种线和信号的改变。

图18示出图14的方法中的步骤的示例。

图19示出被应用了图18的方法的示例。

图20示出在根据示例实施例的图14的方法中浮置公共源极线的示例。

图21示出在根据示例实施例的图14的方法中浮置公共源极线的示例。

图22是示出参考图2所描述的非易失性存储器设备的结构的透视图。

图23是示出根据示例实施例的固态盘或固态驱动(SSD)的框图。

图24是示出根据示例实施例的嵌入式多媒体卡(eMMC)的框图。

图25是示出根据示例实施例的通用闪速存储装置(UFS)的框图。

图26是示出根据示例实施例的移动设备的框图。

具体实施方式

在下文中将参考在其中示出了一些示例实施例的附图来更加全面地描述各种示例实施例。然而，示例实施例可以被具体化为许多不同形式并且不应当被解释为限于在这里所陈述的示例实施例。相反，提供这些示例实施例，使得本公开将是充分的和完整的，并且向本领域技术人员全面地传达本发明构思的范围。在附图中，为了清楚，可以夸大层和区域的大小和相对大小。贯穿附图，相同的附图标记指代相同的元件。

将理解到，尽管在这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应当受这些术语限制。这些术语被用来将一个元件与另一个元件相区分。因此，以下所讨论的第一元件可以被称为第二元件，而不脱离本公开的教导。当在这里使用时，术语“和/或”包括相关联列举的项中的一个或多个的任何和所有组合。

将理解到，当元件被称为“连接到”或“耦合到”另一元件时，其可以直接地连接到或耦合到该另一元件，或者可以存在介于中间的元件。相反，当元件被称为“直接地连接到”或“直接地耦合到”另一元件时，不存在介于中间的元件。被用于描述元件之间的关系的其他词语应当以相同的方式被解释(例如，“在……之间”相对于“直接地在……之间”、“邻近”相对于“直接地邻近”、“在……上”相对于“直接地在……上”等)。

将理解到，尽管术语“第一”、“第二”等可以在这里被用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语限制。这些术语仅被用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分相区分。因此，以下所讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离示例实施例的教导。

这里所使用的术语仅针对描述特定示例实施例的目的，并且不意欲限制示例实施例。当在这里使用时，单数形式“一”、“一个”以及“该”也意欲包括复数形式，除非上下文清楚地指示并非如此。将进一步理解到，术语“包括”和/或“包括有”、“包含”和/或“包含有”当在本说明书中使用时，指定所陈述的特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、组件和/或其分组的存在或添加。诸如“……中的至少一个”的表述，当在元件列表之后时，修饰整个元件列表而不修饰列表中的单个元件。

为了描述的方便，在这里可以使用诸如“之下”、“以下”、“下部”、“以上”、“上部”等的空间相对术语，以如附图所示地描述一个元件或特征与另外的(一个或多个)元件或特征的关系。将理解到，除了在附图中所描述的定向之外，空间相对术语还意欲包含使用中或操作中的设备的不同定向。例如，如果附图中的设备被翻转，则被描述为在其他元件或特征“以下”或“之下”的元件将然后被定向为在其他元件或特征“以上”。因此，术语“以下”可以包含以上和以下的定向两者。设备可以被另外地定向(旋转90度或处于其他定向)，并且在这里所使用的空间相对描述符相应地被解释。

在这里参考作为示例实施例的理想化的实施例(和中间结构)的示意性图示的横截面图示来描述示例实施例。这样，将预期到例如作为制造技术和/或容差的结果的与图示形状的变换。因此，示例实施例不应当被解释为限于在这里所示出的区域的特定形状，而是包括例如源自于制造的形状的偏离。例如，被示出为矩形的刻蚀区域或注入区域可以具有圆形的或弯曲的特征。因此，在附图中所示出的区域本质上是示意性的，以及它们的形状不意欲示出设备的区域的实际形状并且不意欲限制示例实施例的范围。

除非另外地定义，否则在这里所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。将进一步理解到，术语——诸如在通用词典中所定义的术语——应当被解释为具有与在相关技术的上下文中它们的含义相一致的含义，并且不将以理想化的或过于正式的意味被解释，除非在这里明确地如此定义。

尽管可能未示出一些(一个或多个)横截面视图的相对应的平面视图和/或透视图，但是在这里所示出的设备结构的(一个或多个)横截面视图针对下述多个设备结构提供了支持：该设备结构如将在平面视图所示地那样沿着两个不同的方向延伸，和/或如将在透视图中所示地那样沿着三个不同的方向延伸。两个不同的方向可以彼此正交或可以彼此不正交。三个不同的方向可以包括可以与两个不同的方向正交的第三方向。多个设备结构可以被整合到同一电子设备中。例如，当设备结构(例如，存储单元结构或晶体管结构)以横截面视图被示出时，电子设备可以包括多个设备结构(例如，存储单元结构或晶体管结构)，如将通过电子设备的平面视图所示出地那样。多个设备结构可以被排列为阵列和/或二维图案。

图1是示出根据示例实施例的存储器系统的框图。

参考图1，存储器系统(例如，非易失性存储器系统)10可以包括存储器控制器20和至少一个非易失性存储器设备30。

存储器系统10可以包括基于闪速存储器的数据存储媒介，诸如，存储卡、通用串行总线(USB)存储器以及固态驱动(SSD)。

非易失性存储器设备30可以在存储器控制器20的控制之下执行擦除操作、编程操作或写入操作。非易失性存储器设备30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR以及数据DATA，以用于执行这样的操作。另外，非易失性存储器设备30通过电力线从存储器控制器20接收电力PWR。命令CMD可以包括命令锁存使能(CLE)、地址锁存使能(ALE)、芯片使能(CE/)、写入使能(WE/)以及读取使能(RE/)，但是不限于此。

非易失性存储器设备30可以包括公共源极线控制器550，并且公共源极线控制器550可以控制被施加到公共源极线的公共源极线电压，该公共源极线公共地耦合到非易失性存储器设备30的存储单元阵列的单元串。

参考图2，非易失性存储器设备30包括存储单元阵列100、地址译码器430、页面缓冲器电路410、数据输入/输出电路420、控制电路500、电压生成器600以及公共源极线(CSL)驱动器700。

存储单元阵列100可以通过串选择线SSL、多个字线WL和接地选择线GSL耦合到地址译码器430。另外，存储单元阵列100可以通过多个位线BL耦合到页面缓冲器电路410。

存储单元阵列100可以包括耦合到多个字线WL和多个位线BL的多个存储单元。

在示例实施例中，存储单元阵列100可以是三维存储单元阵列，其以三维结构(或垂直结构)被形成在基底上。在这种情况下，存储单元阵列100可以包括垂直单元串，其被垂直地定向使得至少一个存储单元被定位在另一个存储单元之上。

3D存储器阵列可以被整体地(monolithically)形成在基底(例如，诸如硅的半导体基底，或绝缘体上半导体基底)上。3D存储器阵列可以包括：两个或更多个物理级(level)的存储单元，存储单元具有被布置在基底之上的有源区以及与这些存储单元的操作相关联的电路，无论这样相关联的电路是在这样的基底之上还是在这样的基底内。阵列的每个级的层(layer)可以直接地沉积在阵列的每个底级(underlying level)的层上。通过引用而并入于此的下面的专利文献描述了用于三维存储单元阵列的合适的配置：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公开第2011/0233648号。在示例实施例中，3D存储器阵列可以包括垂直NAND串，其被垂直地定向使得至少一个存储单元被定位在另一个存储单元之上。至少一个存储单元可以包括电荷俘获层。

可替选地，存储单元阵列100可以是二维存储单元阵列，其以二维结构(或水平结构)被形成在基底上。

图3是示出图2中的存储单元阵列的框图。

参考图3，存储单元阵列100可以包括多个存储器块BKL1至BLKz。在示例实施例中，存储器块BKL1至BLKz通过图2中的地址译码器430来选择。例如，地址译码器430可以在存储器块BKL1至BLKz当中选择与块地址相对应的存储器块BLK。

图4是示出图3的存储器块之一的透视图。图5是沿着图4的存储器块的线V-V’所截取的截面视图。

参考图4和图5，提供了存储器BLKa的基底111。例如，基底111可以包括具有p型导电类型的阱。

设备隔离层IL可以形成在基底111上以限定有源区。例如，沟槽(trench)可以形成在基底中并且设备隔离层IL可以形成在沟槽中。示出了以下示例：在该示例中，三个有源区沿着第三方向延伸并且沿着第一方向以特定距离间隔开。然而，有源区的数量不限于此。

在每个有源区上提供隧道绝缘层TI。隧道绝缘层TI可以沿着第三方向以特定距离间隔开。每个隧道绝缘层TI可以包括氧化层。例如，每个隧道绝缘层TI可以包括热氧化层。

在每个有源区中，在隧道绝缘层TI上提供电荷存储层CL。例如，电荷存储层CL可以包括诸如多晶硅的导电材料。例如，每个电荷存储层CL可以包括氮化物层或金属氧化物层(例如，氧化铝层或氧化铪层)。

如果电荷存储层CL包括诸如多晶硅的导电材料，则电荷存储层可以操作为浮栅(floating gate)。即，电荷存储层CL通过累积电荷来存储数据。如果电荷存储层CL包括绝缘材料，则电荷存储层操作为电荷俘获层。即，电荷存储层CL通过俘获电荷来存储数据。

在多个有源区上沿着第一方向D1提供隧道绝缘层TI和电荷存储层CL。在其中沿着第一方向D1提供隧道绝缘层TI和电荷存储层CL的轴线上，沿着第一方向D1提供块绝缘层BI。每个块绝缘层BI可以包括氮化物层。每个块绝缘层BI可以包括高k介电层(例如，氧化铝层或氧化铪层)，其介电常数高于隧道绝缘层TI的介电常数。

可以在隧道绝缘层TI上提供多晶硅层。多晶硅层在多个有源区上沿着第一方向D1延伸。多晶硅层沿着第三方向D3以特定距离间隔开。

隧道绝缘层TI、电荷存储层CL、块绝缘层BI以及多晶硅层中的每个构成了栅极结构。在示例实施例中，隧道绝缘层TI、电荷存储层CL、块绝缘层BI以及多晶硅层中的每个可以构成存储单元MC。在示例实施例中，在特定的栅极结构中，在块绝缘层BI中形成穿孔，使得可以连接多晶硅层和电荷存储层CL。此栅极结构可以形成选择晶体管SST或GST。

如果电荷存储层CL包括绝缘材料，则可以不在栅极结构的块绝缘层BI处提供穿孔。即，选择晶体管SST或GST的栅极结构的电荷存储层CL和控制多晶硅层可以不通过块绝缘层BI分离。

在示例实施例中，形成存储单元的栅极结构的多晶硅层可以沿着第一方向延伸，以形成字线WL。在示例实施例中，形成选择晶体管SST或GST的栅极结构的多晶硅层沿着第一方向延伸，以形成选择线SSL或GSL。

具有n型导电类型的结区域形成在栅极结构之间。为此，可以同时形成选择晶体管SST或GST的源极和漏极。在接地选择晶体管GST的源极上提供沿着第一方向延伸的导电材料。该导电材料形成公共源极线CSL。公共源极线CSL可以包括例如多晶硅。公共源极线CSL可以包括例如金属。

在串选择晶体管SST的漏极上提供连接到位线BL的位线接触BP。即，串选择晶体管SST的漏极通过位线接触BP连接到相对应的位线BL。在与有源区相同的轴线上提供位线。提供了在其中示出了三个位线的示例。

图6的存储器块BLKa可以以二维结构(或水平结构)形成在基底上。例如，可以在与基底平行的方向上形成在存储器块BLKa中所包括的多个存储单元串。

参考图6，存储器块BLKa可以包括存储单元串NS1至NSm。

存储单元串NS1至NSm中的每个可以包括彼此串联连接的串选择晶体管SST、多个存储单元MC以及接地选择晶体管GST。

在存储单元串NS1至NSm中的每个中所包括的串选择晶体管SST可以公共地连接到串选择线SSL。在存储单元串NS1至NSm中的每个中所包括的存储单元MC当中、被排列在同一行中的存储单元可以公共地连接到相对应的字线WL1至WLn。在存储单元串NS1至NSm中的每个中所包括的接地选择晶体管GST可以公共地连接到接地选择线GSL。

在存储单元串NS1至NSm中的每个中所包括的接地选择晶体管GST可以公共地连接到公共源极线CSL。在存储单元串NS1至NSm中的每个中所包括的串选择晶体管SST可以连接到相对应的位线BL1至BLm。这里，n和m表示正整数。

图7是示出图3的存储器块之一的透视图。图8是沿着图7的存储器块的线VIII-VIII’所截取的截面视图。

参考图7和图8，存储器块BLKb包括沿着第一方向D1至第三方向D3延伸的结构。

提供了基底111。例如，基底111可以包括第一类型(例如，第一导电类型)的阱。例如，基底111可以包括通过注入第III族元素——诸如硼(B)——所形成的p型阱。例如，基底111可以具有在n型阱中所提供的口袋型p型阱。在示例实施例中，基底111具有p型阱(或p型口袋型阱)。然而，基底111的导电类型不限于p型。

在基底111上提供沿着第一方向D1延伸的多个掺杂区域311至314。例如，多个掺杂区域311至314可以具有与基底111的第一类型不同的第二类型(例如，第二导电类型)。在示例实施例中，第一掺杂区域311至第四掺杂区域314具有n型。然而，第一掺杂区域311至第四掺杂区域314的导电类型不限于n型。

在第一掺杂区域311与第二掺杂区域312之间的基底111的区域上，沿着第二方向顺序地提供沿着第一方向D1延伸的多个绝缘材料112。例如，沿着第二方向D2、以特定的距离间隔开地提供多个绝缘材料。提供了以下示例：在该示例中，绝缘材料112可以包括诸如氧化物层的绝缘材料。

在第一掺杂区域311与第二掺杂区域312之间的基底111的区域上，沿着第一方向顺序地布置沿着第二方向D2穿透绝缘材料的多个柱(pillar)113。例如，多个柱113穿透绝缘材料112以接触基底111。

例如，每个柱113可以包括多种材料。例如，每个柱113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱113的沟道层114可以包括与基底111具有相同类型的硅材料。在示例实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。

每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可以包括诸如氧化硅的绝缘材料。例如，每个柱113的内部材料115可以包括空气间隙。

在第一掺杂区域311与第二掺杂区域312之间的区域上、沿着绝缘材料112、柱113以及基底111的暴露表面提供绝缘层116。可以去除在最后一个绝缘材料112的沿第二方向D2的暴露表面上所提供的绝缘层116。

例如，绝缘层116的厚度可以小于绝缘材料112之间的距离的一半。即，其中可以布置有除了绝缘材料112和绝缘层116之外的材料的区域被提供在下述两者之间：在绝缘材料112当中的第一绝缘材料的底部上所提供的绝缘层116与在第一绝缘材料的底部处的第二绝缘材料116的顶部上所提供的绝缘层116之间。在第一掺杂区域311与第二掺杂区域312之间的区域中，在绝缘层116的暴露表面上提供第一导电材料211至291。例如在基底111与邻近基底111的绝缘材料112之间提供沿着第一方向D1延伸的第一导电材料211。更详细地，在基底111与邻近基底111的绝缘材料112的底部处的绝缘层116之间提供沿着第一方向D1延伸的第一导电材料211。

在绝缘材料112当中的特定绝缘材料的顶部处的绝缘层116与在特定绝缘材料的顶部上所布置的绝缘材料的底部处的绝缘层之间提供沿着第一方向D1延伸的第一导电材料。即，在绝缘材料112之间提供沿着第一方向D1延伸的多个第一导电材料221至281，并且可以理解，在绝缘材料112与第一导电材料221至281之间提供绝缘层116。第一导电材料211至291可以包括金属材料。第一导电材料211至291可以包括诸如多晶硅的导电材料。

在第二掺杂区域312与第三掺杂区域313之间的区域中，可以提供与在第一掺杂区域311和第二掺杂区域312上的结构相同的结构。在第二掺杂区域312与第三掺杂区域313之间的区域中，提供有：沿着第一方向D1延伸的多个绝缘材料112，沿着第一方向D1顺序地布置的并且沿着第三方向D3穿透多个绝缘材料112的多个柱113，在多个绝缘材料112和多个柱113的暴露表面上所提供的绝缘层116，以及沿着第一方向延伸的多个导电材料212至292。

在第三掺杂区域313与第四掺杂区域314之间的区域中，可以提供与在第一掺杂区域311和第二掺杂区域312上的结构相同的结构。在第三掺杂区域313与第四掺杂区域314之间的区域中，提供有：沿着第一方向D1延伸的多个绝缘材料112，沿着第一方向顺序地布置的并且沿着第三方向D3穿透多个绝缘材料112的多个柱113，在多个绝缘材料112和多个柱113的暴露表面上所提供的绝缘层116，以及沿着第一方向D1延伸的多个第一导电材料213至293。

在多个柱113上分别地提供漏极320。漏极320可以包括采用第二类型掺杂的硅材料。例如，漏极320可以包括采用n型掺杂的硅材料。在示例实施例中，漏极320包括n型硅材料。然而，漏极320不限于n型硅材料。

每个漏极320的宽度可以大于柱113的宽度。例如，可以在对应的柱113的顶部上以焊盘的形式提供每个漏极320。每个漏极320可以延伸到相对应的柱113的沟道层114的一部分。

在漏极上，提供了沿着第三方向D3延伸的第二导电材料331至333。沿着第一方向D1、以特定的距离间隔开地提供第二导电材料331至333。第二导电材料331至333分别地在相对应的区域中连接到漏极320。漏极320以及沿着第三方向D3延伸的第二导电材料333可以通过每个接触插头(plug)来连接。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。

在下文中，定义第一导电材料221至291、212至292以及213至293的高度。定义了第一导电材料221至291、212至292以及213至293顺序地具有从基底111起的第一高度至第九高度。即，邻近基底111的第一导电材料211至213具有第一高度。邻近第二导电材料331至333的第一导电材料291至293具有第九高度。随着第一导电材料221至291、212至292以及213至293当中的特定导电材料的从基底111起的次序增加，第一导电材料的高度增加。

参考图7和图8，柱113、绝缘层116以及多个第一导电材料221至291、212至292以及213至293形成串。例如，每个柱113、绝缘层116的邻近区域以及第一导电材料221至291、212至292以及213至293的邻近区域形成NAND串NS。NAND串NS包括多个晶体管结构TS。

图9的存储器块BLKb可以以三维结构(或垂直结构)形成在基底上。例如，在存储器块BLKb中所包括的多个存储单元串可以形成在与基底垂直的方向上。

参考图9，存储器块BLKb可以包括耦合在位线BL1、BL2以及BL3与公共源极线CSL之间的存储单元串NS11至NS33。存储单元串NS11至NS33中的每个可以包括串选择晶体管SST、多个存储单元MC1至MC8以及接地选择晶体管GST。在图9中，存储单元串NS11至NS33中的每个被示出为包括八个存储单元MC1至MC8。然而，示例实施例不限于此。在示例实施例中，存储单元串NS11至NS33中的每个可以包括任何数目的存储单元。

串选择晶体管SST可以连接到相对应的串选择线SSL1至SSL3。多个存储单元MC1至MC8可以分别地连接到相对应的字线WL1至WL8。接地选择晶体管GST可以连接到相对应的接地选择线GSL1至GLS3。串选择晶体管SST可以连接到相对应的位线BL1、BL2以及BL3，并且接地选择晶体管GST可以连接到公共源极线CSL。

具有相同高度的字线(例如，WL1)可以公共地连接，并且接地选择线GSL1至GSL3以及串选择线SSL1至SSL3可以分离。在图9中，存储器块BLKb被示出为耦合到八个字线WL1至WL8以及三个位线BL1至BL3。然而，示例实施例不限于此。在示例实施例中，存储单元阵列100a可以耦合到任何数目的字线和位线。

参考图2，控制电路500可以从存储器控制器20接收命令信号CMD和地址信号ADDR，并且基于命令信号CMD和地址信号ADDR来控制非易失性存储器设备30的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。

根据本发明构思的示例实施例，控制电路500和在其中所包括的CSL控制器550可以包括一个或多个电路或电路系统(例如，硬件)或者可以通过一个或多个电路或电路系统(例如，硬件)来实施，该一个或多个电路或电路系统(例如，硬件)被具体地构成为如由控制电路500和CSL控制器550所执行地那样来实行在这里所描述的操作中的一些或所有。可替选地，代替于使用控制电路500，可以替代地使用控制模块。可以通过存储器以及运行计算机可读代码(例如，软件)的一个或多个处理器来实施控制模块，该计算机可读代码(例如，软件)如由控制电路500(和/或元件和/或其子元件)所执行地那样、被存储在存储器中并且包括与在这里所描述的操作中的一些或所有相对应的指令。

例如，控制电路500可以基于命令信号CMD来生成用于控制电压生成器600的控制信号CTL，并且基于地址信号ADDR来生成行地址R_ADDR和列地址C_ADDR。控制电路500可以向地址译码器430提供行地址R_ADDR并且向数据输入/输出电路420提供列地址C_ADDR。控制电路500包括公共源极线控制器550。公共源极线控制器550可以控制将公共源极线电压VCSL施加到公共源极线CSL的公共源极线驱动器700。公共源极线控制器550通过向公共源极线驱动器700提供驱动器控制信号CDCTL来控制公共源极线驱动器700。

地址译码器430可以通过串选择线SSL、多个字线WL以及接地选择线GSL耦合到存储单元阵列100。在编程操作或读取操作期间，地址译码器430可以基于行地址R_ADDR来将多个字线WL中的一个确定为第一字线(例如，所选择的字线)，并且将多个字线WL中除了第一字线之外的剩余字线确定为未被选择的字线UNSEL_WL。

电压生成器600可以基于控制信号CTL来生成被用于非易失性存储器设备30的操作的字线电压VWL。电压生成器600可以使用一个或多个电路或电路系统(例如，硬件)被具体化。字线电压VWL可以通过地址译码器430被施加到多个字线WL。

例如，在擦除操作期间，电压生成器600可以向存储器块的阱施加擦除电压，并且可以向存储器块的整个字线施加接地电压。在擦除验证操作期间，电压生成器600可以向存储器块的全部字线施加擦除验证电压，或以字线为基础向字线顺序地施加擦除验证电压。

例如，在编程操作期间，电压生成器600可以向第一字线施加编程电压，并且向未被选择的字线施加编程通过(pass)电压。另外，在编程验证操作期间，电压生成器600可以向第一字线施加编程验证电压，并且可以向未被选择的字线施加验证通过电压。

另外，在读取操作期间，电压生成器600可以向第一字线施加读取电压，并且可以向未被选择的字线施加读取通过电压。

页面缓冲器电路410可以通过多个位线BL耦合到存储单元阵列100。页面缓冲器电路410可以包括多个页面缓冲器。在示例实施例中，一个页面缓冲器可以连接到一个位线。可替选地，一个页面缓冲器可以连接到两个或更多个位线。

页面缓冲器电路410可以临时地存储在所选择的页面中要被编程的数据或从所选择的页面所读出的数据。

数据输入/输出电路420可以通过数据线DL耦合到页面缓冲器电路410。在编程操作期间，数据输入/输出电路410可以从存储器控制器20接收编程数据DATA，并且基于从控制电路500所接收的列地址C_ADDR向页面缓冲器电路410提供编程数据DATA。在读取操作期间，数据输入/输出电路420可以基于从控制电路500所接收的列地址C_ADDR向存储器控制器20提供在页面缓冲器电路410中所存储的所读取的数据DATA。

另外，页面缓冲器电路410和数据输入/输出电路420从存储单元阵列100的第一区域读取数据，并且向存储单元阵列100的第二区域写入数据。即，页面缓冲器电路410和数据输入/输出电路420可以执行复录(copy-back)操作。

公共源极线驱动器700可以响应于驱动器控制信号CDCTL来控制被施加到公共源极线CSL的公共源极线电压VCSL的电平，或切断对公共源极线的电压VCSL的施加以浮置公共源极线CSL。

参考图10，控制电路500包括命令译码器510、地址缓冲器520、控制信号生成器530以及公共源极线控制器550。

命令译码器510对命令CMD进行解码，并且向控制信号生成器570提供解码后的命令D_CMD。当解码后的命令D_CMD是编程命令时，命令译码器510向公共源极线控制器550提供模式信号MS。

地址缓冲器520接收地址信号ADDR，向公共源极线控制器550和地址译码器430提供行地址R_ADDR以及向数据输入/输出电路420提供列地址C_ADDR。

控制信号生成器530接收解码后的命令D_CMD，基于由解码后的命令D_CMD所指引的操作来生成控制信号CTL以及向电压生成器600提供控制信号CTL。

公共源极线控制器550基于行地址R_ADDR和模式信号MS来生成驱动器控制信号CDCTL以控制公共源极线驱动器700，并且向公共源极线驱动器700提供驱动器控制信号CDCTL。公共源极线控制器550可以基于行地址R_ADDR和模式信号MS来控制公共源极线驱动器700，使得当命令CMD与编程命令相对应时，公共源极线驱动器700可以基于由行地址R_ADDR所指定的所选择的字线的位置来调整或切断被施加到公共源极线CSL的公共源极线电压CVSL。

参考图11，公共源极线控制器550可以包括寄存器560、比较器570以及驱动器控制信号生成器580。

寄存器560可以存储至少一个参考地址RWL_ADDR1和RWL_ADDR2。当模式信号MS指示非易失性存储器设备30的编程操作时，寄存器560为比较器570提供至少一个参考地址RWL_ADDR1和RWL_ADDR2。

比较器570将行地址(或访问地址)R_ADDR与至少一个参考地址RWL_ADDR1和RWL_ADDR2进行比较。比较器570可以提供：比较信号CS，指示行地址(或访问地址)R_ADDR与至少一个参考地址RWL_ADDR1和RWL_ADDR2的比较结果；以及差异信号DS，指示行地址(或访问地址)R_ADDR与至少一个参考地址RWL_ADDR1和RWL_ADDR2之间的差异。

驱动器控制信号生成器580可以响应于比较信号CS和差异信号DS中的至少一个来生成驱动器控制信号CDCTL以控制公共源极线驱动器700。

至少一个参考地址RWL_ADDR1和RWL_ADDR2可以是用于确定根据行地址R_ADDR所选择的字线与公共源极线CSL是否邻近的地址。例如，比较器570将行地址R_ADDR与第一参考地址RWL_ADDR1进行比较，并且为控制信号生成器580提供：比较信号CS，指示行地址R_ADDR是否小于第一参考地址RWL_ADDR1；以及差异信号DS，指示行地址R_ADDR与第一参考地址RWL_ADDR1之间的差异。当行地址R_ADDR小于或等于第一参考地址RWL_ADDR1时，比较信号CS具有第一逻辑电平(逻辑低电平)。当行地址R_ADDR不小于或等于第一参考地址RWL_ADDR1时，比较信号CS具有第二逻辑电平(逻辑高电平)。驱动器控制信号生成器580可以响应于比较信号CS和差异信号DS中的至少一个为公共源极线驱动器700提供驱动器控制信号CDCTL。

驱动器控制信号CDCTL可以包括多个位，驱动器控制信号CDCTL的第一位可以指示非易失性存储器设备30的编程操作，驱动器控制信号CDCTL的第二位可以指示比较信号CS的逻辑电平以及驱动器控制信号CDCTL的剩余位可以指示基于差异信号DS的所选择的字线的位置。

在示例实施例中，当模式信号MS指示非易失性存储器设备30的编程操作时，公共源极线驱动器700可以基于驱动器控制信号CDCTL的第一位、在对连接到所选择的字线的所选择的页面执行编程操作之前浮置公共源极线CSL，而不管所选择的字线的位置如何。

在示例实施例中，响应于驱动器控制信号CDCTL的第一位和第二位，当行地址R_ADDR小于或等于第一参考地址RWL_ADDR1时，公共源极线驱动器700可以在第一定时处浮置公共源极线CSL，或者当行地址R_ADDR大于第一参考地址RWL_ADDR1时，公共源极线驱动器700可以在第二定时处浮置公共源极线CSL。第一定时可以早于第二定时。

当公共源极线驱动器700基于驱动器控制信号CDCTL来浮置公共源极线CSL时，公共源极线驱动器700在编程禁止位线的电压电平饱和之前的定时处浮置公共源极线CSL。

参考图12，电压生成器600包括高电压生成器610和低电压生成器630。电压生成器600可以进一步包括负电压生成器650。

高电压生成器610可以响应于第一控制信号CTL1、根据由解码后的命令D_CMD所指引的操作，来生成编程电压PGM、编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS以及擦除电压VERS。编程电压PGM被施加到所选择的字线，编程通过电压VPPASS、验证通过电压VVPASS、读取通过电压VRPASS可以被施加到未被选择的字线，以及擦除电压VERS可以被施加到存储器块的阱。第一控制信号CTL1可以包括多个位，其指示由解码后的命令D_CMD所指引的操作和由比较信号CS所指示的编程/擦除循环的数量。

低电压生成器630可以响应于第二控制信号CTL2、根据由解码后的命令D_CMD所指引的操作，来生成编程验证电压VPV、读取电压VRD以及擦除验证电压VER。编程验证电压VPV、读取电压VRD以及擦除验证电压VER可以根据非易失性存储器设备100的操作被施加到所选择的字线。第二控制信号CTL2可以包括多个位，其指示由解码后的命令D_CMD所指引的操作。

负电压生成器650可以响应于第三控制信号CTL3、根据由解码后的命令D_CMD所指引的操作，来生成具有负电平的编程验证电压VPV’、读取电压VRD’以及擦除验证电压VER’。第三控制信号CTL3可以包括多个位，其指示由解码后的命令D_CMD所指引的操作。

参考图13，公共源极线驱动器700可以包括公共源极线电压生成器710、电压控制信号生成器720以及晶体管730。公共源极线驱动器700可以使用一个或多个电路或电路系统(例如，硬件)来具体化，以实行公共源极驱动器700的以下功能。

公共源极线电压生成器710可以响应于控制信号生成器530的控制信号CTL4来生成被施加到公共源极线CSL的公共源极线电压VCSL。电压控制信号生成器720可以响应于驱动器控制信号CDCTL来生成公共源极线电压控制信号CVCTL。晶体管730可以具有耦合到公共源极线CSL的第一端子、接收公共源极线电压VCSL的第二端子以及接收公共源极线电压控制信号CVCTL的栅极。因此，晶体管730可以根据公共源极线电压控制信号CVCTL来调整被施加到公共源极线CSL的公共源极线电压VCSL的电平，或者可以切断被施加到公共源极线CSL的公共源极线电压VCSL以浮置公共源极线CSL。

如上所述，电压控制信号生成器720可以响应于驱动器控制信号CDCTL来将公共源极线电压控制信号CVCTL禁用为低电平并且切断公共源极线电压VCSL，以在编程禁止位线的电压电平饱和之前的定时处浮置公共源极线CSL。另外，电压控制信号生成器720可以响应于驱动器控制信号CDCTL，通过根据所选择的字线的位置调整将公共源极线电压控制信号CVCTL禁用为低电平的定时，来调整处浮置公共源极线CSL的定时。

参考图2至图14，在操作包括多个单元串NS1至NSn——每个单元串包括耦合到串选择线SSL的第一选择晶体管SST、耦合到接地选择线GSL的第二选择晶体管GST以及耦合到多个字线的多个存储单元MC——的非易失性存储器设备30的方法中，其中，第二选择晶体管GST公共地耦合到公共源极线CSL，非易失性存储器设备30从存储器控制器20接收命令CMD和访问地址ADDR(S100)。公共源极线控制器550基于命令CMD和访问地址ADDR中的至少一个来控制公共源极线驱动器700以浮置公共源极线CSL(S200)。控制电路500通过控制信号CTL来控制电压生成器600，使得对耦合到通过访问地址ADDR所指定的所选择的字线的所选择的页面执行编程操作(S300)。

参考图15，为了浮置公共源极线CSL(S200a)，在操作S210中，电压控制信号生成器720响应于驱动器控制信号CDCTL可以在编程禁止位线的电压电平饱和之前的定时处浮置公共源极线CSL，而不管通过访问地址ADDR所指定的所选择的字线的位置如何，如参考图10、图11和图13所描述地。可以维持公共源极线CSL的浮置状态，直到对耦合到通过访问地址ADDR所指定的所选择的字线的所选择的页面完成编程操作为止。

图16示出被应用了图14的方法的存储单元阵列的一部分。

图16示出图2的存储单元阵列100的存储器块BLK1至BLKz中的一个存储器块。

根据图15的方法，可以在编程禁止位线的电压电平饱和之前的定时处浮置公共源极线CSL，而不管通过访问地址ADDR所指定的所选择的字线的位置如何。

参考图13至图17，在时间点T0与T11之间，公共源极线CSL被驱动至接地电压GND的电平或高于接地电压GND的电平。在时间点T12处，公共源极线电压控制信号CVCTL被去激活至低电平，以切断被施加到公共源极线CSL的公共源极线电压VCSL，并且因此，公共源极线CSL被浮置。当切断公共源极线电压VCSL时，公共源极线CSL的电压耦合到编程禁止位线INHIBIT BL的电压。T13示出禁止位线的电压电平何时饱和。当编程电压被施加到所选择的字线时，浮置公共源极线CSL的电压。因此，通过提高公共源极线CSL之下的沟道的电位而不向公共源极线CSL施加电压，可以降低接地选择线GSL的漏电流。

在时间点T1与T14之间的第一阶段第一PH期间，电源电压VDD被施加到编程禁止位线INHIBIT BL和串选择线SSL。

在时间点T14与T15之间的第二阶段第二PH期间，电源电压VDD被施加到编程禁止位线INHIBIT BL，接地电压GND被施加到编程位线PROGRAM BL，编程通过电压VPPASS被施加到字线WL以及接地电压GND被施加到接地选择线GSL。

在时间点T15与T16之间的第三阶段第三PH期间，电源电压VDD被施加到编程禁止位线INHIBIT BL，接地电压GND被施加到编程位线PROGRAM BL，编程通过电压VPPASS被施加到未被选择的字线UNSELECTED WL以及编程电压VPGM被施加到所选择的字线SELECTED WL。

在时间点T16之后的第四阶段第四PH中，编程禁止位线INHIBIT BL被放电到接地电压GND，字线WL被放电到接地电压GND以及公共源极线电压控制信号CVCTL被激活到高电平“H”，使得公共源极线电压VCSL被施加到公共源极线CSL。

图18示出图14的方法中的步骤S200的示例，而图19示出被应用了图18的方法的示例。

参考图18和图19，为了浮置公共源极线CSL(S200b)，比较器570将访问地址R_ADDR与至少一个参考地址RWL_ADDR1进行比较(S220)，并且电源控制信号生成器720在编程禁止位线的电压电平饱和之前的定时处浮置公共源极线CSL。公共源极线控制器550可以根据通过访问地址R_ADDR的所选择的字线的位置来调整浮置公共源极线CSL的定时(S230，S240)。

当在操作(S220)中访问地址小于或等于至少一个参考地址时，在编程禁止位线的电压电平饱和之前的第一定时T21处浮置公共源极线CSL(S230)。

当在操作(S220)中访问地址大于至少一个参考地址时，在编程禁止位线的电压电平饱和之前的第二定时T22处浮置公共源极线CSL(S240)。第一定时可以早于第二定时。当完成对所选择的字线的编程操作时，公共源极线电压控制信号CVCTL被激活到高电平，使得在定时T23处公共源极线电压VCSL被施加到公共源极线CSL。

参考图20，当如参考图11所描述地至少一个参考地址包括多个参考地址RWL_ADDR1和RWL_ADDR2时，可以基于参考地址RWL_ADDR1和RWL_ADDR2将字线WL1至WLm分组为多个字线组WGR1、WGR2以及WGR3，并且通过将访问地址R_ADDR与参考地址RWL_ADDR1和RWL_ADDR2进行比较来针对字线组WGR1、WGR2以及WGR3中的每个变化浮置公共源极线CSL的定时。即，针对同一字线组中的字线，可以在同一定时处浮置公共源极线CSL。

参考图21，如参考图11所描述地，将访问地址R_ADDR与参考字线RWL_ADDR进行比较，可以根据从公共源极线CSL起、由访问地址R_ADDR所指定的所选择的字线的位置来变化浮置公共源极线CSL的定时。例如，当所选择的字线的位置更接近公共源极线CSL时，浮置公共源极线CSL的定时可以变得更早。当从公共源极线CSL起的所选择的字线的距离等于或大于第一距离时，浮置公共源极线CSL的定时可以饱和。

如以上所提及地，在编程禁止位线的电压电平饱和之前的定时处浮置公共源极线CSL，或根据所选择的字线的位置来变化浮置公共源极线CSL的定时，使得尽管编程电压被施加到所选择的字线，但是可以通过提高公共源极线CSL之下的沟道的电位而不向公共源极线CSL施加电压来降低接地选择线GSL的漏电流。因此，可以防止或减少编程干扰。

参考图22，非易失性存储器设备30包括三维存储器阵列100和平面外围电路410、420、430、500以及700。

如参考图7至图9所描述地，存储单元阵列100可以包括在与基底111交叉的方向上所堆叠的存储单元。即，存储单元阵列100可以具有三维结构，在该三维结构中，存储单元被三维地排列。外围电路410、420、430、500以及700可以包括以单层在基底111上提供的器件。即，外围电路410、420、430、500以及700可以包括具有平面结构的器件。

例如，示出了在三维存储单元阵列110的一侧提供外围电路410、420、430、500以及700。然而，外围电路410、420、430、500以及700的位置关系及其数量不限于此。

例如，可以在三维存储单元阵列100的至少两侧上提供外围电路410、420、430、500以及700。额外地，提供至少两个三维存储单元阵列100，并且可以在至少两个三维存储单元阵列100中的每个的至少一侧上提供平面外围电路410、420、430、500以及700

图23是示出根据示例实施例的固态盘或固态驱动(SSD)的框图。

参考图23，SSD 1000包括多个非易失性存储器设备1100和SSD控制器1200。

非易失性存储器设备1100可选地被供给有外部高电压VPP。非易失性存储器设备1100中的每个可以采用图2的非易失性存储器设备30。非易失性存储器设备1100中的每个可以包括存储单元阵列、公共源极线驱动器以及控制公共源极线驱动器的公共源极线控制器。公共源极线控制器控制公共源极线驱动器，使得在对根据访问地址所选择的页面执行编程操作之前浮置公共源极线。

SSD控制器1200通过多个沟道CH1至CHi连接到非易失性存储器设备1100。SSD控制器1200包括一个或多个处理器1210、缓冲器存储器1220、ECC块1230、主机接口1250以及非易失性存储器接口1260。

缓冲器存储器1220存储被用于驱动SSD控制器1200的数据。缓冲器存储器1220包括每个存储数据或命令的多个存储器线。尽管图19示出其中缓冲器存储器1220被包括在SSD控制器1200中的实施例，但是本发明构思不限于此。可替选地，例如，缓冲器存储器1220可以被放置在SSD控制器1200外部。

ECC块1230计算在写入操作时要被编程的数据的纠错码值，并且在读取操作时使用纠错码值来校正所读取的数据的错误。在数据恢复操作中，ECC块1230校正从非易失性存储器设备1100所恢复的数据的错误。尽管在图23中未示出，但是可以进一步包括代码存储器以存储被用于驱动SSD控制器1200的代码数据。代码存储器可以通过非易失性存储器设备来实施。

主机接口1250提供与外部设备的接口。非易失性存储器接口1260提供与非易失性存储器设备1100的接口。

图24是示出根据示例实施例的嵌入式多媒体卡(eMMC)的框图。

参考图24，eMMC 2000包括一个或多个NAND闪速存储器设备2100和控制器2200。

NAND闪速存储器设备2100可以采用图2的非易失性存储器设备30。NAND闪速存储器2100可以包括存储单元阵列、公共源极线驱动器以及控制公共源极线驱动器的公共源极线控制器。公共源极线控制器控制公共源极线驱动器，使得在对根据访问地址所选择的页面执行编程操作之前浮置公共源极线。

控制器2200经由多个沟道与NAND闪速存储器设备2100连接。控制器2200包括一个或多个控制器核心2210、主机接口2250以及NAND接口2260。控制器核心2210控制eMMC 2000的整体操作。主机接口2250被配置为执行控制器2200与主机之间的接口。NAND接口2260被配置为提供NAND闪速存储器设备2100与控制器2200之间的接口。在示例实施例中，主机接口2250可以是并行接口(例如，MMC接口)。可替选地，在示例实施例中，eMMV 2000的主机接口2250可以是串行接口(例如，UHS-II、UFS等)。

eMMC 2000从主机接收电源电压Vcc和Vccq。例如，电源电压Vcc(例如，大约3.3V)被供给到NAND闪速存储器设备2100和NAND接口2260，并且电源电压Vccq(例如，大约1.8V/3.3V)被供给到控制器2200。在示例实施例中，eMMC 2000可以可选地被供给有外部高电压VPPx。

图25是示出根据示例实施例的通用闪速存储装置(UFS)的框图。

参考图25，UFS系统3000可以包括UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400以及可移除USF卡3500。UFS主机3100是移动设备的应用处理器。UFS主机3100、UFS设备3200和3300、嵌入式UFS设备3400以及可移除USF卡3500中的每个通过UFS协议与外部设备通信。UFS设备3200和3300、嵌入式UFS设备3400以及可移除USF卡3500中的至少一个通过图2的非易失性存储器设备30来实施。因此，UFS设备3200和3300、嵌入式UFS设备3400以及可移除USF卡3500中的至少一个可以包括存储单元阵列、公共源极线驱动器以及控制公共源极线驱动器的公共源极线控制器。公共源极线控制器控制公共源极线驱动器，使得在对根据访问地址所选择的页面执行编程操作之前浮置公共源极线。

同时，嵌入式UFS设备3400和可移除USF卡3500可以使用与UFS协议不同的协议来执行通信。UFS主机3100和可移除UFS卡3500可以通过各种卡协议(例如，UFD、MMC、SD(安全数字)、迷你SD、微型SD等)进行通信。

图26是示出根据示例实施例的移动设备的框图。

参考图26，移动设备4000可以包括应用处理器4100、通信模块4200、显示器/触摸模块4300、存储设备4400以及缓冲RAM 4500。

引用处理器4100控制移动设备4000的操作。通信模块4200被实施为与外部设备执行无线通信或有线通信。显示器/触摸模块4300被实施为显示通过应用处理器4100所处理的数据，或通过触摸面板接收数据。存储设备4400被实施为存储用户数据。存储设备4400可以是eMMC、SSD、UFS设备等。存储设备4400可以采用图2的非易失性存储器设备30。存储设备4400可以包括存储单元阵列、公共源极线驱动器以及控制公共源极线驱动器的公共源极线控制器。公共源极线控制器控制公共源极线驱动器，使得在对根据访问地址所选择的页面执行编程操作之前浮置公共源极线。

缓冲RAM 4500临时地存储被用于对移动设备4000的操作进行处理的数据。

根据本发明构思的示例实施例的存储器设备或存储设备可以使用各种封装类型或封装配置来封装，诸如层叠封装(Package on Package，PoP)、球阵列(BGA)、芯片级封装(CSP)、有引线塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、叠片包装管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料标准四边引线扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、窄间距小外型封装(SSOP)、薄小外型(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。

本发明构思的示例实施例可以被应用到各种设备和系统。例如，本发明构思的示例实施例可以被应用以下系统，诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、摄录机、个人计算机(PC)服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统等。

应当理解到，在这里所描述的示例实施例应当被认为仅是示意性意味的而非出于限制的目的。在根据示例实施例的每个设备或方法内特征或方面的描述通常应当被认为可用于在根据示例实施例的其他设备或方法中的其他相似的特征或方面。虽然已经具体地示出和描述了一些示例实施例，本领域普通技术人员将理解到，在其中可以进行各种形式上的细节上的变化，而不脱离权利要求书的精神和范围。

Claims

1.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括连接到多个单元串的公共源极线，所述单元串每个包括耦合到串选择线的第一选择晶体管、耦合到接地选择线的第二选择晶体管以及耦合到多个字线的多个存储单元，所述第二选择晶体管公共地耦合到公共源极线，所述方法包括：

接收编程命令和访问地址；以及

在浮置公共源极线的同时根据访问地址对所选择的页面执行编程操作，所述公共源极线基于编程命令和访问地址中的至少一个被浮置。

2.根据权利要求1所述的方法，其中，

所述非易失性存储器设备包括连接到多个单元串的位线，

所述执行编程操作包括，

基于访问地址来在字线当中选择字线，

向位线当中的编程禁止位线施加编程禁止电压，以及

在编程禁止位线的电压电平饱和之前开始浮置公共源极线，而不管所选择的字线的位置如何。

3.根据权利要求2所述的方法，其中，所述执行编程操作包括：在浮置公共源极线之前，将公共源极线驱动至接地电压的电平或高于接地电压的电平。

4.根据权利要求1所述的方法，其中，

所述非易失性存储器设备包括连接到多个单元串的位线，

所述执行编程操作包括，

基于访问地址来在字线当中选择字线，

向位线当中的编程禁止位线施加编程禁止电压，

将访问地址与至少一个参考地址进行比较，和

在编程禁止位线的电压电平饱和之前开始浮置公共源极线，以及

基于将访问地址与至少一个参考地址进行比较的结果，根据所选择的字线的位置来变化浮置公共源极线的定时。

5.根据权利要求4所述的方法，其中

变化浮置公共源极线的定时包括如果访问地址小于或等于至少一个参考地址，则在第一定时处浮置公共源极线，以及

所述第一定时在编程禁止位线的电压电平饱和之前开始。

6.根据权利要求5所述的方法，其中，

变化浮置公共源极线的定时包括如果访问地址大于至少一个参考地址，则在第二定时处浮置公共源极线，

所述第二定时在编程禁止位线的电压电平饱和之前开始，以及

所述第二定时晚于所述第一定时开始。

7.根据权利要求4所述的方法，其中

至少一个参考地址是多个参考地址，

多个字线基于参考地址被分组为多个字线组，以及

执行编程操作包括基于将访问地址与参考地址进行比较的结果来针对字线组中的每个变化浮置公共源极线的定时。

8.根据权利要求4所述的方法，其中，变化浮置公共源极线的定时包括当所选择的字线的位置更接近公共源极线时，更早地开始浮置公共源极线。

9.一种非易失性存储器设备，包括：

存储单元阵列，包括：连接到多个单元串的公共源极线，所述单元串每个包括耦合到串选择线的第一选择晶体管、耦合到接地选择线的第二选择晶体管以及耦合到多个字线的多个存储单元，

所述第二选择晶体管公共地耦合到公共源极线；

公共源极线驱动器，被配置为向公共源极线施加公共源极线电压；以及

控制电路，

所述控制电路包括公共源极线控制器，被配置为基于命令和访问地址来向公共源极线驱动器提供驱动器控制信号，

公共源极线控制器被配置为使用驱动器控制信号来控制公共源极线驱动器，

公共源极线控制器被配置为控制公共源极线驱动器，以在根据访问地址对所选择的页面执行编程操作之前浮置公共源极线。

10.根据权利要求9所述的非易失性存储器设备，进一步包括：

地址译码器，被配置为基于访问地址来在编程操作期间选择字线，其中

存储单元阵列包括基底和连接到单元串的位线，

单元串被垂直地排列在基底上，

公共源极线控制器被配置为在编程操作期间控制公共源极线驱动器，以在位线当中的编程禁止位线的电压电平饱和之前浮置公共源极线，而不管所选择的字线的位置如何。

11.根据权利要求9所述的非易失性存储器设备，其中，所述公共源极线控制器包括：

寄存器，被配置为存储至少一个参考地址；

比较器，被配置为将访问地址与至少一个参考地址进行比较，

所述比较器被配置为输出比较信号和差异信号，

所述比较信号指示将访问地址与至少一个参考地址进行比较的结果，

所述差异信号指示访问地址与至少一个参考地址之间的差异；以及

驱动器控制信号生成器，被配置为响应于模式信号以及比较信号和差异信号中的至少一个来生成驱动器控制信号。

12.根据权利要求11所述的非易失性存储器设备，其中，所述公共源极线驱动器包括：

公共源极电压生成器，被配置为基于来自控制电路的控制信号来生成被施加到公共源极线的公共源极线电压；

电压控制信号生成器，被配置为响应于驱动器控制信号来生成公共源极线电压控制信号；以及

晶体管，包括耦合到公共源极线的第一端子、被配置为接收公共源极线电压的第二端子以及被配置为接收公共源极线电压控制信号的栅极。

13.根据权利要求12所述的非易失性存储器设备，其中

存储单元阵列包括连接到单元串的位线，

控制电路被配置为在编程操作期间控制将编程禁止电压施加到位线当中的编程禁止位线，

公共源极线驱动器被配置为，响应于驱动器控制信号，如果访问地址小于或等于至少一个参考地址，则在编程禁止位线的电压电平饱和之前、在第一定时处浮置公共源极线，以及

公共源极线驱动器被配置为，响应于驱动器控制信号，如果访问地址大于至少一个参考地址，则在编程禁止位线的电压电平饱和之前、在第二定时处浮置公共源极线，以及

所述第一定时早于所述第二定时。

14.根据权利要求12所述的非易失性存储器设备，其中

至少一个参考地址是多个参考地址，

多个字线基于参考地址被分组为多个字线组，以及

所述电压控制信号生成器被配置为，响应于驱动器控制信号来控制公共源极线电压控制信号，使得基于访问地址和参考地址来针对字线组中的每个变化浮置公共源极线的定时。

15.根据权利要求12所述的非易失性存储器设备，其中，所述电压控制信号生成器被配置为，响应于驱动器控制信号来控制公共源极线电压控制信号，使得当所选择的字线的位置更接近公共源极线时，浮置公共源极线的定时变得更早。

16.一种非易失性存储器设备，包括：

存储单元阵列，包括公共源极线和连接到多个单元串的多个位线，

所述单元串每个包括串联地连接在第一选择晶体管与第二选择晶体管之间的多个存储单元，所述第一选择晶体管耦合到串选择线，所述第二选择晶体管耦合到接地选择线，所述多个存储单元耦合到多个字线，

所述第二选择晶体管公共地耦合到公共源极线；

控制电路，连接到存储单元阵列，

所述控制电路被配置为从外部接收编程命令和地址信号，

所述控制电路被配置为基于地址信号来生成行地址和列地址，以及

所述控制电路被配置为在浮置公共源极线的同时对所选择的页面执行编程操作，基于编程命令和访问地址所述公共源极线被浮置。

17.根据权利要求16所述的非易失性存储器设备，其中，所述控制电路被配置为通过基于行地址在字线当中选择字线，向位线当中的编程禁止位线施加编程禁止电压以及在编程禁止位线的电压电平饱和之前开始浮置公共源极线而不管所选择的字线的位置如何，来执行编程操作。

18.根据权利要求16所述的非易失性存储器设备，其中，在编程操作期间，所述控制电路被配置为在浮置公共源极线之前向公共源极线施加接地电压或高于接地电压的电平。

19.根据权利要求18所述的非易失性存储器设备，其中，在编程操作期间并且在向公共源极线施加接地电压或高于接地电压的电平之后，

所述控制电路被配置为向位线当中的编程禁止位线施加编程禁止电压，

所述控制电路被配置为在编程禁止位线的电压电平饱和之前，基于行地址，在第一定时或第二定时处开始浮置公共源极线，以及

所述第二定时在第一定时之后。

20.根据权利要求16所述的非易失性存储器设备，在所述单元串中，多个存储单元堆叠在彼此之上。