CN109961820A - 非易失性存储器装置和在其中编程的方法 - Google Patents

非易失性存储器装置和在其中编程的方法 Download PDF

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Abstract

为了在非易失性存储器装置中编程，存储器块设有在竖直方向上布置的多个子块，其中存储器块包括多个单元串，每个单元串包括串联连接并且在竖直方向上布置的多个存储器单元。多个中间开关晶体管在竖直方向上布置在两个相邻子块之间的边界部分中。在编程操作期间基于编程地址选择性地激活所述多个中间开关晶体管中的每一个。选择性地激活所述多个中间开关晶体管中的每一个包括：基于编程地址选择性地导通选择的单元串中的一个或多个中间开关晶体管。

Description

非易失性存储器装置和在其中编程的方法
相关申请的交叉引用
本申请要求于2017年12月22日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0178312的优先权，该韩国专利申请的公开以引用方式全文并入本文中。
技术领域
示例实施例一般性地涉及半导体集成电路，并且更具体地说，涉及非易失性存储器(NVM)装置和在非易失性存储器装置中编程的方法。
背景技术
非易失性存储器装置即使断电也可保持存储的数据。尽管易失性存储器装置被广泛用作各种设备的主要存储器，但是非易失性存储器装置也广泛用于在诸如计算机、移动装置等的各种电子装置中存储程序代码和/或数据。
近来，发展了诸如竖直NAND存储器装置的三维结构的非易失性存储器装置以增大非易失性存储器装置的集成度和存储容量。随着集成度和存储容量的增大，在对选择的存储器单元进行编程时，对未选择的存储器单元的干扰增加。
发明内容
一些示例实施例可提供一种在非易失性存储器装置中编程的方法，其能够在编程操作期间减小对未选择的存储器单元的干扰。
一些示例实施例可提供一种非易失性存储器装置，其能够在编程操作期间减小对未选择的存储器单元的干扰。
根据示例实施例，为了在非易失性存储器装置中编程，存储器块设有在竖直方向上布置的多个子块，其中存储器块包括多个单元串，每个单元串包括串联连接并且在竖直方向上布置的多个存储器单元。多个中间开关晶体管在竖直方向上布置在两个相邻子块之间的边界部分中。在编程操作期间基于编程地址选择性地激活多个中间开关晶体管中的每一个。选择性地激活多个中间开关晶体管中的每一个包括：基于编程地址选择性地导通选择的单元串中的一个或多个中间开关晶体管。
根据示例实施例，一种在非易失性存储器装置中编程的方法包括：提供包括停止层下方的第一子块和停止层上方的第二子块的存储器块，其中存储器块包括多个单元串，每个单元串包括串联连接并且在竖直方向上布置的多个存储器单元；提供布置在停止层中的多个中间开关晶体管；在编程操作期间，当第一子块中包括对应于编程地址的选择的字线时，将选择的单元串中的一个或多个中间开关晶体管导通；以及在编程操作期间，当第二子块中包括选择的字线时，将选择的单元串中的一个或多个中间开关晶体管截止。
根据示例实施例，一种非易失性存储器装置包括存储器块、多个中间开关晶体管、和控制电路。存储器块被划分为多个子块并且包括多个单元串，每个单元串包括串联连接并且在竖直方向上布置的多个存储器单元。多个中间开关晶体管在竖直方向上布置在两个相邻子块之间的边界部分中。控制电路在编程操作期间基于编程地址独立于未选择的单元串中的中间开关晶体管选择性地导通选择的单元串中的一个或多个中间开关晶体管。
根据示例实施例的非易失性存储器装置和在非易失性存储器装置中编程的方法可减小编程电压干扰和通过电压干扰，因此可通过中间开关晶体管中的每一个的独立激活来实施与编程无关的串段的局部升压，提高非易失性存储器装置的性能和寿命。
附图说明
根据下面结合附图的详细描述将更清楚地理解本公开的示例实施例。
图1是示出根据示例实施例的在非易失性存储器装置中编程的方法的流程图；
图2是示出根据示例实施例的存储器系统的框图；
图3是示出包括在图2的存储器系统中的非易失性存储器装置的示例实施例的框图；
图4是示出包括在图3的非易失性存储器装置中的存储器单元阵列的框图；
图5是示出图4的存储器块之一的透视图；
图6是示出参照图5描述的存储器块的等效电路的电路图；
图7是示出根据示例实施例的存储器块的剖视图；
图8A是示出对应于图7的结构的等效电路的电路图；
图8B是示出对应于图7的结构的存储器块的透视图；
图9A至图9D是示出根据示例实施例的存储器块的剖视图；
图10是用于描述包括在根据示例实施例的存储器块中的边界部分的示例实施例的剖视图；
图11是示出根据示例实施例的第一编程场景的示图；
图12是示出根据图11的第一编程场景的第一子块的编程操作的时序图；
图13是示出根据图11的第一编程场景的第二子块的编程操作的时序图；
图14是示出根据示例实施例的第二编程场景的示图；
图15是示出根据图14的第二编程场景的第一子块的编程操作的时序图；
图16是示出根据图15的第二编程场景的第二子块的编程操作的时序图；
图17和图18是示出根据示例实施例的存储器块的剖视图；
图19是示出根据示例实施例的划分为三个子块的存储器块的剖视图；
图20至图22是示出根据图11的第一编程场景的图19中的子块的编程操作的示图；
图23至图25是示出根据图14的第二编程场景的图19中的子块的编程操作的示图；
图26是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
具体实施方式
下面将参照其中示出了一些示例实施例的附图更完全地描述各个示例实施例。在附图中，相同的附图标记始终指代相同元件。可省略重复描述。
图1是示出根据示例实施例的在非易失性存储器装置中编程的方法的流程图。
参照图1，存储器块包括在竖直方向上布置的多个子块，其中存储器块包括多个单元串，每个单元串包括串联连接并且布置在竖直方向上的多个存储器单元(S100)。存储器块可如下面将参照图7描述的划分为两个子块、如下面将参照图19描述的划分为三个子块、或者按照相同方式划分为四个或更多个子块。
多个中间开关晶体管在竖直方向上布置在所述多个子块中的两个相邻子块之间的边界部分中(S200)。在一些示例实施例中，如下面将参照图7、图8A和图8B描述的，边界部分可对应于一个栅极层。在其它示例实施例中，如下面将参照图9A描述的，边界部分可对应于在竖直方向上相邻的两个或更多个栅极层。在其它示例实施例中，如下面将参照图19描述的，边界部分可对应于在竖直方向上间隔开的两个或更多个栅极层。这里，栅极层表示图5中的导电材料213至293，也就是形成有图6中的栅极线GTL1至GTL8的栅极层。在示例实施例中，边界部分(或者，停止层)可指的是这样的区域，其包括未连接至每个单元串中的字线、串选择线和地选择线的一个或多个晶体管。边界部分还可指的是每个单元串中的沟道孔的上沟道孔和下沟道孔之间的分隔部分。
在编程操期间基于编程地址选择性地激活所述多个中间开关晶体管中的每一个(S300)。例如，可基于编程地址单独且独立地选择性地激活所述多个中间开关晶体管中的每一个。下面将参照图11至图25描述基于编程地址的选择性激活。
随着形成在在竖直方向上堆叠的栅极层中的字线数量增加以增大每个存储器块的密度，对于在编程操作期间连接至未选择的字线的存储器单元的通过电压干扰增大。另外，随着每个存储器块中的单元串的数量增加，对于连接至选择的字线但包括在未选择的单元串中的存储器单元的编程电压干扰增大。
根据示例实施例的非易失性存储器装置和在非易失性存储器装置中编程的方法可减小编程电压干扰和通过电压干扰，因此通过中间开关晶体管的独立开关来实施与编程无关的串段的局部升压，提高了非易失性存储器装置的性能和寿命。这里，局部升压表示整个沟道未升压，但是被通过电压和/或编程电压升压的沟道的一部分(即，升压沟道段)。
图2是示出根据示例实施例的存储器系统的框图。
参照图2，存储器系统10可包括存储器控制器20和至少一个存储器装置30。
存储器装置30可为如本文所述的非易失性存储器装置。存储器系统10可包括基于诸如存储卡、通用串行总线(USB)存储器和固态驱动(SSD)的闪速存储器的数据存储媒体。
非易失性存储器装置30可在存储器控制器20的控制下执行读操作、擦除操作、和编程操作(即，写操作)。非易失性存储器装置30通过输入/输出线从存储器控制器20接收命令CMD、地址ADDR和数据DATA，以执行这种操作。另外，非易失性存储器装置30通过控制线从存储器控制器20接收控制信号CTRL。另外，非易失性存储器装置30通过电源线从存储器控制器20接收电力PWR。
图3是示出包括在图2的存储器系统中的非易失性存储器装置的示例实施例的框图。
参照图3，非易失性存储器装置30包括存储器单元阵列100、页缓冲器电路410、数据输入/输出电路420、地址解码器430、控制电路450和电压产生器460。
存储器单元阵列100可通过多条串选择线SSL、多条字线WL和多条地选择线GSL耦接至地址解码器430。另外，存储器单元阵列100可通过多条位线BL耦接至页缓冲器电路410。
存储器单元阵列100可包括耦接至所述多条字线WL和所述多条位线BL的多个存储器单元。在一些示例实施例中，存储器单元阵列100可为按照三维结构(或竖直结构)形成在衬底上的三维存储器单元阵列。在这种情况下，存储器单元阵列100可包括竖直取向以使得至少一个存储器单元位于另一存储器单元上方的多个NAND串。
控制电路450可从存储器控制器20接收命令(信号)CMD和地址(信号)ADDR，并且基于命令信号CMD和地址信号ADDR控制非易失性存储器装置30的擦除、编程和读操作。擦除操作可包括执行一系列擦除循环，并且编程操作可包括执行一系列编程循环。每个编程循环可包括编程操作和编程验证操作。每个擦除循环可包括擦除操作和擦除验证操作。读操作可包括正常读操作和数据恢复读操作。
例如，控制电路450可基于命令信号CMD产生用于控制电压产生器460的控制信号CTL，并且可产生用于控制页缓冲器电路410的页缓冲器控制信号PBC，并且基于地址信号ADDR产生行地址R_ADDR和列地址C_ADDR。控制电路450可将行地址R_ADDR提供至地址解码器430，并且将列地址C_ADDR提供至数据输入/输出电路420。
地址解码器430可通过所述多条串选择线SSL、所述多条字线WL和所述多条地选择线GSL耦接至存储器单元阵列100。在编程操作或读操作期间，地址解码器430可基于行地址R_ADDR确定所述多条字线WL中的一条字线WL作为选择的字线，并且确定所述多条字线WL中的除选择的字线之外的其余字线WL作为未选择的字线。
另外，在编程操作或读操作期间，地址解码器430可基于行地址R_ADDR确定所述多条串选择线SSL中的一条串选择线SSL作为选择的串选择线，并且确定所述多条串选择线SSL中的除选择的串选择线之外的其余串选择线SSL作为未选择的串选择线。
电压产生器460可基于控制信号CTL产生非易失性存储器装置30的存储器单元阵列100的操作所需的字线电压VWL。电压产生器460可从存储器控制器20接收电力PWR。可通过地址解码器430将字线电压VWL施加至所述多条字线WL。
例如，在编程操作期间，电压产生器460可将编程电压施加至选择的字线，并且可将编程通过电压施加至未选择的字线。另外，在编程验证操作期间，电压产生器460可将编程验证电压施加至选择的字线，并且可将验证通过电压施加至未选择的字线。
另外，在正常读操作期间，电压产生器460可将读电压施加至选择的字线，并且可将读通过电压施加至未选择的字线。在数据恢复读操作期间，电压产生器460可将读电压施加至与选择的字线相邻的字线，并且可将恢复读电压施加至选择的字线。
页缓冲器电路410可通过所述多条位线BL耦接至存储器单元阵列100。页缓冲器电路410可包括多个缓冲器。在一些示例实施例中，每个缓冲器可仅连接至一条位线。在其它示例实施例中，每个缓冲器可连接至两条或更多条位线。
页缓冲器电路410可临时存储将在选择的页中编程的数据或者从存储器单元阵列100的选择的页中读出的数据。
数据输入/输出电路420可通过数据线DL耦接至页缓冲器电路410。在编程操作期间，数据输入/输出电路420可从存储器控制器20接收编程数据DATA，并且基于从控制电路450接收到的列地址C_ADDR将编程数据DATA提供至页缓冲器电路410。在读操作期间，数据输入/输出电路420可基于从控制电路450接收到的列地址C_ADDR将已经从存储器单元阵列100读取并且存储在页缓冲器电路410中的读数据DATA提供至存储器控制器20。
另外，页缓冲器电路410和数据输入/输出电路420可从存储器单元阵列100的第一区域读取数据，并且将该读取的数据写至存储器单元阵列100的第二区域(例如，不将数据发送至非易失性存储器装置30外部的源，诸如存储器控制器20)。也就是说，页缓冲器电路410和数据输入/输出电路420可执行复制操作。
下文中，第一方向D1表示垂直于半导体衬底的上表面的方向，并且第二方向D2和第三方向D3表示平行于半导体衬底的上表面的两个方向。例如，第二方向D2和第三方向D3可彼此垂直。第一方向D1可被称作竖直方向，第二方向D2可被称作行向，第三方向D3可被称作列向。由图中的箭头指示的方向以及反方向可认为是相同的方向。
图4是示出包括在图3的非易失性存储器装置中的存储器单元阵列的框图，图5是示出图4的存储器块之一的透视图。
参照图4，存储器单元阵列100可包括多个存储器块BLK1至BLKz。在实施例中，通过图3中的地址解码器430选择存储器块BLK1至BLKz。例如，地址解码器430可在存储器块BLK1至BLKz中选择对应于块地址的特定存储器块BLK。
参照图5，存储器块BLKi包括按照三维结构(或竖直结构)形成在衬底上的NAND串。存储器块BLKi包括沿着第一方向D1、第二方向D2和第三方向D3延伸的结构。
提供衬底111。例如，衬底111可具有第一类型(例如，第一导电类型)的阱。例如，衬底111可具有通过注入诸如硼(B)的3族元素而形成的p阱。例如，衬底111可具有设置在n阱中的袋状p阱。在实施例中，衬底111具有p型阱(或者p型袋状阱)。然而，衬底111的导电类型不限于p型。
沿着第二方向D2延伸的多个掺杂区311至314设置在衬底111中或设置在衬底111上。例如，所述多个掺杂区311至314可具有与衬底111的第一类型不同的第二类型(例如，第二导电类型)。在实施例中，第一掺杂区311至第四掺杂区314具有n型。然而，第一掺杂区311至第四掺杂区314的导电类型不限于n型。
在衬底111的第一掺杂区311与第二掺杂区312之间的区域上沿着第一方向D1顺序地设置沿着第二方向D2延伸的多个绝缘材料112。例如，沿着第一方向D1间隔开特定距离地设置所述多个绝缘材料112。例如，绝缘材料112可包括诸如氧化层的绝缘材料。
在衬底111的第一掺杂区311与第二掺杂区312之间的区域上沿着第二方向D2顺序地布置沿着第一方向D1穿过绝缘材料的多个柱113。例如，所述多个柱113穿过绝缘材料112，以接触衬底111。
例如，每个柱113可包括多种材料。例如，每个柱113的沟道层114可包括具有第一类型的硅材料。例如，每个柱113的沟道层114可包括具有与衬底111相同的类型的硅材料。在实施例中，每个柱113的沟道层114包括p型硅。然而，每个柱113的沟道层114不限于p型硅。
每个柱113的内部材料115包括绝缘材料。例如，每个柱113的内部材料115可包括诸如氧化硅的绝缘材料。在一些示例中，每个柱113的内部材料115可包括空气间隙。
在第一掺杂区311与第二掺杂区312之间的区域上沿着衬底111、柱113、和绝缘材料112的暴露的表面设置绝缘层116。
在第一掺杂区311与第二掺杂区312之间的区域中，在绝缘层116的表面上设置多个第一导电材料211至291。例如，在衬底111和与衬底111相邻的绝缘材料112之间设置沿着第二方向D2延伸的第一导电材料211。更详细地说，在衬底111和位于与衬底111相邻的绝缘材料112的底部处的绝缘层116之间设置沿着第二方向D2延伸的第一导电材料211。
在位于绝缘材料112中的特定绝缘材料的顶部处的绝缘层116和位于绝缘材料112中的特定绝缘材料的底部处的绝缘层116之间设置沿着第二方向D2延伸的第一导电材料。例如，在绝缘材料112之间设置沿着第二方向D2延伸的多个第一导电材料221至281，并且可以理解绝缘层116设置在绝缘材料112与第一导电材料221至281之间。第一导电材料211至291可由导电金属形成。在一些示例中，第一导电材料211至291可包括诸如多晶硅的导电材料。
可将与第一掺杂区311和第二掺杂区312上的那些结构相同的结构设置在第二掺杂区312与第三掺杂区313之间的区域中和第三掺杂区313与第四掺杂区314之间的区域中。在第三掺杂区313与第四掺杂区314之间的区域中设置有：沿着第二方向D2延伸的多个绝缘材料112、沿着第二方向D2顺序地布置并且沿着第一方向D1穿过所述多个绝缘材料112的多个柱113、设置在所述多个绝缘材料112和所述多个柱113的暴露的表面上的绝缘层116、以及沿着第二方向D2延伸的多个导电材料213至293。
漏极320分别设置在所述多个柱113上。在漏极320上，设置有沿着第三方向D3延伸的第二导电材料331至333。沿着第二方向D2间隔开特定距离地布置第二导电材料331至333。第二导电材料331至333分别连接至对应区域中的漏极320。漏极320和沿着第三方向D3延伸的第二导电材料333可通过各自的接触插塞连接。第二导电材料331至333可包括金属材料。第二导电材料331至333可包括诸如多晶硅的导电材料。
形成有第一导电材料的层对应于栅极层，并且第一导电材料可形成诸如串选择线SSL，字线WL，中间开关线MSL、USL和LSL，地选择线GSL等的栅极线。第二导电材料可形成位线BL。
图6是示出参照图5描述的存储器块的等效电路的电路图。
图6的存储器块BLKi可按照三维结构(或竖直结构)形成在衬底上。例如，可在垂直于衬底的上表面的第一方向D1上形成包括在存储器块BLKi中的多个NAND串或单元串。
参照图6，存储器块BLKi可包括耦接在位线BL1、BL2和BL3与公共源极线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每一个可包括串选择晶体管SST、多个存储器单元MC1至MC8、和地选择晶体管GST。在图6中，NAND串NS11至NS33中的每一个示为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，NAND串NS11至NS33中的每一个可包括任何数量的存储器单元。
每个串选择晶体管SST可连接至对应的串选择线(SSL1至SSL3中的一个)。所述多个存储器单元MC1至MC8可分别连接至对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可为字线，并且栅极线GTL1至GTL8中的一些可为伪字线。另外，栅极线GTL1至GTL8中的一些可为中间开关线，并且连接至中间开关线的存储器单元可被称作中间开关晶体管。每个地选择晶体管GST可连接至对应的地选择线(GSL1至GSL3中的一个)。每个串选择晶体管SST可连接至对应的位线(例如，BL1、BL2和BL3中的一个)，并且每个地选择晶体管GST可连接至公共源极线CSL。
具有相同高度的字线(例如，WL1)可共同连接，并且地选择线GSL1至GSL3和串选择线SSL1至SSL3可以是分离的。即使未示出，对应于中间开关线的栅极线也可以如下面将描述的是分离的。在图6中，存储器块BLKi示为耦接至八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施例不限于此。存储器单元阵列100中的每个存储器块可耦接至任何数量的字线和任何数量的位线。
下文中，为了便于示出，可省略存储器单元并且可在存储器块的附图中仅示出在竖直方向上堆叠的栅极线。栅极线可包括串选择线SSL，字线WL，伪字线DWL，中间开关线MSL、USL和LSL，以及地选择线GSL。通过中间开关线MSL、USL和LSL驱动的晶体管可称作中间开关晶体管。为了便于示出和描述，在下面的附图中，仅四个单元串STR1至STR4连接至同一位线BL。然而，示例实施例不限于此，并且单元串的数量可不同地确定。
图7是示出根据示例实施例的存储器块的剖视图。
参照图7，存储器块MB1可包括布置在边界部分BND下方的第一子块SB1和布置在边界部分BND上方的第二子块SB2。例如，第一子块SB1中的连接至对应于编程地址的选择的字线的存储器单元竖直地布置在公共源极线CSL与边界部分BND之间。例如，第二子块SB2中的连接至对应于编程地址的选择的字线的存储器单元竖直地布置在对应的位线与边界部分BND之间。如参照图5和图6描述的，存储器块MB1可包括多个单元串STR1至STR4(例如，NAND串NS11至NS41)，并且单元串STR1至STR4中的每一个可包括在竖直方向D1上布置的多个存储器单元。存储器单元连接至字线WL。
多条串选择线SSL1至SSL4可形成在(例如，每个单元串中的)存储器块MB1的最上面的栅极层中，并且多个串选择晶体管可分别连接至所述多个串选择线SSL1至SSL4，以控制所述多个单元串STR1至STR4与位线BL之间的电连接。
多条地选择线GSL1和GSL2可形成在(例如，每个单元串中的)存储器块MB1的最下面的栅极层中，并且多个地选择晶体管可分别连接至所述多个地选择线GSL1和GSL2，以控制所述多个单元串STR1至STR4与源极线CSL之间的电连接。即使图7示出了将每个地选择线分配至两个单元串，但是示例实施例不限于此。
多个中间开关晶体管MST1至MST4可布置在子块SB1与SB2之间的边界部分BND中，以控制与所述多个单元串STR1至STR4的存储器单元的电连接，如下面将参照图8A和图8B描述的。所述多个中间开关晶体管MST1至MST4分别连接至多条中间开关线MSL1至MSL4。
在一些示例实施例中，连接至同一位线BL的单元串STR1至STR4可划分为多个单元串组，其中所述单元串组中的每一组通过串选择晶体管中的每一个电连接至同一位线。可在编程操作期间基于编程地址以单元串组为单位独立地激活所述多个中间开关晶体管中的每一个。
在一些示例实施例中，如图7所示，连接至同一位线BL的单元串STR1至STR4可一个一个地分组，并且可一个一个地独立地激活中间开关晶体管。可通过将边界部分BND中的栅极线分离为中间开关线MSL1至MSL4来实施这种独立开关。
在一些示例实施例中，如将在下面参照图17和图18描述的，每个串组可包括连接至同一位线的N个单元串(其中N是大于1的自然数)，并且可N个N个地独立地激活对应于同一位线的中间开关晶体管。
如参照图3描述的，地址解码器430可基于从控制电路450提供的行地址R_ADDR选择串选择线SSL中的一条作为选择的串选择线。按照相同方式，地址解码器430可确定所述多条中间开关线MSL1至MSL4中的一条作为选择的中间开关线。可通过将导通电压施加至选择的中间开关线并且将截止电压施加至其它未选择的中间开关线而独立地或选择性地导通连接至选择的中间开关线的选择的中间开关晶体管。
图8A是示出对应于图7的结构的等效电路的电路图，并且图8B是示出对应于图7的结构的存储器块的透视图。
为了便于示出，图8A示出了包括连接至一条位线BL和一条源极线CSL的单元串的存储器块的二维版本，但是应该理解，存储器块可如参照图5和图6描述的具有多条位线的三维结构。
参照图8A和图8B，存储器块可包括连接在位线BL与源极线CSL之间的多个单元串STR1至STRm。单元串STR1至STRm可分别包括通过串选择线SSL1至SSLm控制的串选择晶体管SST1至SSTm、通过字线WL控制的存储器单元、通过中间开关线MSL1至MSLm控制的中间开关晶体管MST1至MSTm、和通过地选择线控制的地选择晶体管。这里，m是大于1的自然数。连接至布置在子块SB1和SB2的边缘部分的字线的存储器单元可为伪单元。可不将数据存储在伪单元中，或者可将更小的数据比特存储在与正常单元不同的伪单元中的每一个中。
在示例实施例中，伪单元中的每一个可实施为诸如包括浮置栅极的闪速存储器单元的单元型、或者没有浮置栅极的晶体管型(例如，正常晶体管)。例如，如果伪单元中的每一个是正常晶体管，则伪单元可不具有存储的数据，并且如果伪单元中的每一个是单元型晶体管，则可将一些数据存储在伪单元中的每一个中。
图8A示出了地选择晶体管连接至同一地选择线GSL的示例实施例，图8B示出了地选择晶体管连接至对应的地选择线GSL1和GSL2的另一示例实施例。然而，示例实施例不限于此。
如图8A和图8B所示，可通过将边界部分BND的栅极线分隔为分别对应于单元串STR1至STRm的中间开关线MSL1至MSLm而一个一个地独立地激活连接至同一位线BL的中间开关晶体管MST1至MSTm。如图8B所示，像串选择线SSL至SSLm一样，被分隔的中间开关线MSL1至MSLm可沿着第二方向D2延伸，并且沿着第三方向D3布置。
在示例实施例中，中间开关晶体管MST1至MSTm中的每一个可实施为诸如包括浮置栅极的闪速存储器单元的单元型、或没有浮置栅极的晶体管型(例如，正常晶体管)。如果中间开关晶体管是单元型晶体管，则可通过编程操作改变中间开关晶体管的阈值电压。
图9A至图9D是示出根据示例实施例的存储器块的剖视图。
图9A至图9D中的存储器块与参照图7、图8A和图8B描述的存储器块相似，并且可省略重复描述。
参照图9A，存储器块MB2的边界部分可包括在竖直方向D1上彼此相邻的两个或更多个栅极层。图9A示出了在竖直方向D1上相邻的两个栅极层、第一边界部分BND1和第二边界部分BND2，但是示例实施例不限于此。划分子块的边界部分可包括在竖直方向D1上相邻的三个或更多个栅极层。
第一边界部分BND1可包括控制单元串STR1至STR4的对应电连接的多条中间开关线MSL11至MSL14，第二边界部分BND2可包括控制单元串STR1至STR4的对应电连接的多条中间开关线MSL21至MSL24。可将相同驱动电压施加至对应于同一单元串STRi的两个中间开关线MSL1i和MSL2i。
这样，利用相邻的两个或更多个栅极线作为边界部分，关于每个单元串，包括在第一子块SB1中的下串段可与包括在第二子块SB2中的上串段电分离，因此可提高局部升压的效果。
参照图9B，在存储器块MB3中，可将布置在第一子块SB1和第二子块SB2的边缘部分的至少一条字线确定为伪字线DWL。连接至伪字线DWL的存储器单元可为未存储数据的伪单元。
伪字线DWL可为与所述多条字线WL(例如，正常栅极线)相邻地形成的导电线。从形成该正常栅极线的同一导电层图案化伪字线DWL。例如，伪字线DWL可利用与正常栅极线相同的处理(沉积和图案化形成正常栅极线的导电层)与正常栅极线同时形成。
参照图9C，在存储器块MB4中，可将M个数据比特存储在连接至边缘部分的字线的存储器单元中，并且可将N个数据比特存储在连接至子块SB1和SB2的中心部分的字线的存储器单元中，其中M小于N。例如，边缘部分的存储器单元可作为单层单元(SLC)操作，并且中心部分的存储器单元可作为多层单元(MLC)操作。
如参照图9B和图9C描述的，存储器单元由于制造工艺导致的特性劣化可通过将存储器单元操作为不存储数据或者存储较少比特的数据的伪单元操作来补偿。
参照图9D，存储器块MB5可包括布置在中心部分中的第一停止层STP1和布置在每个单元串中的最下面的部分中的第二停止层STP2。例如，第二停止层STP2中的中间开关晶体管可由同一开关线同时控制。如下面将参照图10描述的，第一停止层STP1可用作上述边界部分BND。关于连接至同一位线的单元串，连接至同一地选择线的单元串的数量可为如图9A所示的两个、如图9D所示的四个等。
随着字线的数量增加，也就是说，随着在竖直方向上堆叠的栅极线的数量增加，可由于制造工艺的问题而采用多堆叠结构。作为示例，图10示出了双堆叠结构。
图10是用于描述包括在根据示例实施例的存储器块中的边界部分的示例实施例的剖视图。
参照图10，每个单元串STR的沟道孔可包括第一子沟道孔610和第二子沟道孔510。可将沟道孔称作柱。第一子沟道孔610可包括沟道层611、内部材料612和绝缘层613。第二子沟道孔510可包括沟道层511、内部材料512和绝缘层513。第一沟道孔610的沟道层611可通过P型硅垫SIP连接至第二子沟道孔510的沟道层511。可利用具有合适的蚀刻率的停止线GTL5形成子沟道孔610和510。例如，停止线GTL5可由多晶硅形成，并且其它栅极线GTL1至GTL4和GTL6至GTL8可由诸如钨的金属形成，以实现合适的蚀刻率。
上述边界部分BND可对应于用于形成所述多个子沟道孔的停止层GTL5。停止层GTL5中的单元可不适于存储数据，并且停止层可用作边界部分BND以形成中间开关晶体管。示例实施例不限于一个停止层的边界部分，并且边界部分可包括两个或更多个栅极层。
图11是示出根据示例实施例的第一编程场景的示图。
图11示出了包括连接至串选择线SSL的串选择晶体管SST、连接至地选择线GSL的地选择晶体管GST、和连接至字线WL1至WL12的存储器单元MC1至MC12的一个单元串STR，以及存储器单元的状态。单元串连接在位线BL、源极线CSL和衬底电压SUB之间。图11示出了十二个存储器单元和存储两个比特的MLC的非限制性示例。
参照图11，根据第一编程场景，可从最下面的字线开始按照向上的方向执行编程操作。换句话说，随着存储在存储器块中的数据增加，可按照从底部至顶部(B2T编程次序)的向上的方向将数据填充到被擦除的单元中。未编程的存储器单元MC5至MC12处于被擦除状态E0，并且被编程的存储器单元MC1至MC4中的每一个可处于被擦除状态E0和被编程状态P1、P2和P3中的一个。例如，存储器单元MC2至MC11中的至少一个可为中间开关晶体管。
图12是示出根据图11的第一编程场景的第一子块的编程操作的时序图。
图12示出了当第一子块SB1中包括对应于编程地址的选择的字线WLs时，中间开关晶体管的选择性激活。时间间隔T1至T2是初始化时段，时间间隔T3至T4是将编程电压VPGM施加至选择的字线WLs时的编程时段。下文中，导通电压和截止电压表示将对应的晶体管导通和截止的电平的电压。在编程操作期间，可将截止电压VGOFF施加至地选择线GSL，并且可将单元串与源极线CSL电分离。
可将编程抑制电压VINH施加至未选择的位线BLu。可在初始化时段T1至T2期间施加编程抑制电压VINH，然后可将编程允许电压VPER施加至选择的位线BL。
可将导通电压VSON施加至选择的串选择线SSLs。可在初始化时段T1至T2期间施加导通电压VSON，然后可将截止电压VSOFF施加至未选择的串选择线SSLu。根据导通电压VSON或截止电压VSOFF，可选择性地激活每个串选择晶体管，并且可控制位线与单元串STR之间的电连接。
因此，单元串可在编程间隔T3至T4期间电连接至位线BL，并且单元串的沟道可根据待编程的数据比特接收编程抑制电压VINH或编程允许电压VPER。未选择的单元串STR可与位线BL和源极线CSL电分离，并且因此浮置。
在编程间隔T3至T4期间，可将编程电压VPGM施加至第一子块SB1的选择的字线WLs，并且可将第一通过电压VPASS1施加至第一子块SB1的未选择的字线WLu。第一通过电压VPASS1的电平能够将具有最高阈值电压分布的存储器单元导通。
在编程间隔T3至T4期间，可将低于第一通过电压VPASS1的第二通过电压VPASS2施加至第二子块SB2的未选择的字线。根据第一编程场景，第二子块SB2的全部存储器单元处于被擦除状态E0。因此，第二通过电压VPASS2的电平能够将被擦除状态E0的存储器单元导通就足够。这样，通过利用低于第一通过电压VPASS1的第二通过电压VPASS2，可减小对第二子块SB2的存储器单元的通过电压干扰。
可将导通电压VMON施加至对应于编程地址的选择的中间开关线MSLs，并且可将截止电压VMOFF施加至除选择的中间开关线之外的未选择的中间开关线MSLu。结果，在第一子块SB1的编程操作期间，可将连接至选择的中间开关线MSLs的选择的中间开关晶体管导通，并且可将连接至未选择的中间开关线MSLu的未选择的中间开关晶体管截止。
这样，可基于编程地址通过选择性地开关中间开关晶体管实施局部升压。在对第一子块SB1的字线编程的情况下，在将编程电压VPGM和第一通过电压VPASS1施加至第一子块SB1的字线的时间点T3，未选择的单元串的沟道可一起升压，因此可减小与编程无关的存储器单元上的压力。通过将未选择的中间开关晶体管截止，未选择的单元串的下串段可与未选择的单元串的上串段电分离，因此可实现下串段的局部升压。通过局部升压，可减小对未选择的单元串的编程电压干扰和通过电压干扰。
图13是示出根据图11的第一编程场景的第二子块的编程操作的时序图。可省略与图12重复的描述。
参照图13，当第二子块SB2中包括对应于编程地址的选择的字线WLs时，可在编程间隔T3至T4期间将第一通过电压VPASS1施加至第二子块SB2的未选择的字线WLu。在编程时段T3至T4期间，可将包括在第一子块SB1中的未选择的字线WLu浮置，或者可将低于第一通过电压VPASS1的低电压VLOW施加至包括在第一子块SB1中的未选择的字线WLu。低电压VLOW用于当第一子块SB1中的未选择的字线WLu浮置时去除不确定性，并且低电压VLOW可低于图12中的第二通过电压VPASS2。例如，当将低电压VLOW施加至包括在第一子块SB1中的未选择的字线WLu时，包括在第一子块SB1中的连接至未选择的字线WLu的存储器单元可处于截止状态。在一些示例中，在编程间隔T3至T4期间，可将第一通过电压VPASS1施加至第一子块SB1中的未选择的字线WLu。
当第二子块SB2中包括对应于编程地址的选择的字线WLs时，不管编程地址如何，都可将截止电压VMOFF施加至选择的中间开关线MSLs和未选择的中间开关线MSLu。因此，不管编程地址如何，在编程操作期间，可将全部中间开关晶体管截止。
这样，可基于编程地址通过中间开关晶体管的选择性开关实施局部升压。在对第二子块SB2的字线编程的情况下，在将编程电压VPGM和第一通过电压VPASS1施加至第二子块SB2的字线的时间点T3，未选择的单元串的沟道可一起升压，因此可减小与编程无关的存储器单元上的压力。关于选择的单元串和未选择的单元串，可通过将选择的中间开关晶体管和未选择的中间开关晶体管截止将上串段与下串段电分离，因此，可实施上串段的局部升压。通过局部升压，可减小编程电压干扰和通过电压干扰。
图14是示出根据示例实施例的第二编程场景的示图。可省略与图11重复的描述。
参照图14，根据第二编程场景，可从最上面的字线开始按照向下的方向执行编程操作。换句话说，随着存储在存储器块中的数据增加，可按照从顶部至底部(T2B编程次序)的向下的方向将数据填充到被擦除的单元中。未编程的存储器单元MC1至MC7处于被擦除状态E0，并且编程的存储器单元MC8至MC12中的每一个可处于被擦除状态E0和编程状态P1、P2和P3中的一个。例如，存储器单元MC2至MC11中的至少一个可为中间开关晶体管。
图15是示出根据图14的第二编程场景的第一子块的编程操作的时序图，并且图16是示出根据图15的第二编程场景的第二子块的编程操作的时序图。
根据第二编程场景的通过图15和图16中的选择的中间开关线MSLs和未选择的中间开关线MSLu的选择性开关与根据第一编程场景的通过图12和图13中的选择的中间开关线MSLs和未选择的中间开关线MSLu的选择性开关相同。可省略与图12和图13重复的描述。
参照图15，当第一子块SB1中包括对应于编程地址的选择的字线WLs时，在编程时段T3至T4期间，可将相同的通过电压VPASS1施加至包括在第一子块SB1中的未选择的字线WLu和第二子块SB2中的未选择的字线WLu。
参照图16，当第二子块SB2中包括对应于编程地址的选择的字线WLs时，可在编程时段T3至T4期间,将第一通过电压VPASS1施加至包括在第二子块SB2中的未选择的字线WLu。相反，在编程时段T3至T4期间，可将包括在第一子块SB1中的未选择的字线浮置，或者可将低于第一通过电压VPASS1的低电压VLOW施加至包括在第一子块SB1中的未选择的字线。例如，当将低电压VLOW施加至包括在第一子块SB1中的未选择的字线WLu时，连接至包括在第一子块SB1中的未选择的字线WLu的存储器单元可处于截止状态。
图17和图18是示出根据示例实施例的存储器块的剖视图。
如参照图7描述的，可将连接至同一位线BL的单元串STR1至STR4分组为多个单元串组，其中单元串中的每一个通过串选择晶体管中的每一个电连接至同一位线。可串组为单位独立地激活中间开关晶体管。可省略与图7重复的描述。
在图17的存储器块MB6中，连接至同一位线BL的单元串STR1至STR4可两个两个地分组，并且可基于编程地址两个两个地独立地激活连接至中间开关线MSL1和MSL2的中间开关晶体管。相反，图18的存储器块MB7，连接至同一位线BL的单元串STR1至STR4可四个四个地分组，并且可基于编程地址四个四个地独立地激活连接至中间开关线MSL的中间开关晶体管。
下文中，将参照图19至图25描述包括三个子块的存储器块的示例实施例。可省略与包括两个子块的存储器块的示例实施例重复的描述。
图19是示出根据示例实施例被划分为三个子块的存储器块的剖视图。
参照图19，上述边界部分BND可包括下边界部分BNDL和上边界部分BNDU。存储器块MB8可包括下边界部分BNDL下方的第一子块SB1、下边界部分BNDL与上边界部分BNDU之间的第二子块SB2和上边界部分BNDU上方的第三子块SB3。
上述中间开关晶体管可包括布置在下边界部分BNDL中并且连接至下开关线LSL1至LSL4的多个下开关晶体管和布置在上边界部分BNDU中并且连接至上开关线USL1至USL4的多个上开关晶体管。
图20至图22是示出根据图11的第一编程场景的图19中的子块的编程操作的示图。图23至图25是示出根据图14的第二编程场景的图19中的子块的编程操作的示图。
图20至图25示出了关于选择的单元串的情况和未选择的单元串的情况的栅极线SSL、WLu、WLs、USL、LSL和GSL的驱动电压。下文中，可省略与图11、图12和图13中的第一编程次序B2T重复以及与图14、图15和图16中的第二编程次序T2B重复的描述。施加至选择的字线WLs和未选择的字线WLu的电压VPGM、VPASS1、VPASS2和VLOW，以及施加至选择线SSL和GSL的电压VSON、VSOFF、VGON和VGOFF与图11至图16的描述相同。
在编程操作期间，可根据待编程的数据比特将编程抑制电压VINH或编程允许电压VPER施加至位线BL。例如，可将地电压GND施加至源极线CSL。
为了便于示出，图20至图25示出了下开关晶体管对应于第四存储器单元MC4并且上开关晶体管对应于第八存储器单元MC8的非限制性示例，并且示例实施例不限于此。可通过下开关线LSL控制下开关晶体管MC4的开关操作，并且可通过上开关线USL控制上开关晶体管MC8的开关操作。
参照图20和图23，当第一子块SB1中包括对应于编程地址的选择的字线WLs时，可将对应于编程地址的选择的下开关晶体管和选择的上开关晶体管导通。相反，可将除选择的下开关晶体管之外的未选择的下开关晶体管和除选择的上开关晶体管之外的未选择的上开关晶体管截止。
参照图21和图24，当第二子块SB2中包括对应于编程地址的选择的字线WLs时，可将对应于编程地址的选择的上开关晶体管导通。相反，可将对应于编程地址的选择的下开关晶体管、除选择的下开关晶体管之外的未选择的下开关晶体管和除选择的上开关晶体管之外的未选择的上开关晶体管截止。
参照图22和图25，当第三子块SB3中包括对应于编程地址的选择的字线WLs时，不管编程地址如何，可将所述多个下开关晶体管和所述多个上开关晶体管都截止。
这样，根据示例实施例的非易失性存储器装置和在非易失性存储器装置中编程的方法可减小编程电压干扰和通过电压干扰，因此通过独立地开关中间开关晶体管来实施与编程无关的串段的局部升压，提高非易失性存储器装置的性能和寿命。
图26是示出根据示例实施例的固态盘或固态驱动器(SSD)的框图。
参照图26，SSD 1000包括多个非易失性存储器装置1100和SSD控制器1200。
非易失性存储器装置1100可以选择性地构造为接收高电压VPP。非易失性存储器装置1100可为上面公开的上述存储器装置。非易失性存储器装置1100可包括中间开关晶体管，以基于编程地址通过选择性地激活中间开关晶体管中的每一个实施串段的局部升压。
SSD控制器1200通过多个通道CH1至CHi连接至非易失性存储器装置1100。SSD控制器1200包括一个或多个处理器1210、缓冲器存储器1220、错误校正码(ECC)电路1230、主机接口1250和非易失性存储器接口1260。缓冲器存储器1220存储用于驱动SSD控制器1200的数据。缓冲器存储器1220包括各自存储数据或命令的多条存储器线。ECC电路1230在写操作中计算待编程的数据的错误校正码值，并且在读操作中利用错误校正码值校正读取的数据的错误。在数据恢复操作中，ECC电路1230校正从非易失性存储器装置1100恢复的数据的错误。
如上所述，根据示例实施例的非易失性存储器装置和在非易失性存储器装置中编程的方法可减小编程电压干扰和通过电压干扰，因此通过中间开关晶体管的独立开关来实施与编程无关的串段的局部升压，提高非易失性存储器装置的性能和寿命。
本发明构思可应用于需要加密数据的PIM的任何电子装置和系统。例如，本发明构思可应用于以下系统：诸如存储卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、笔记本计算机、数字TV、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(IoT)装置、万物网(IoE)装置、电子书、虚拟现实(VR)装置、增强现实(AR)装置等。
上面示出了示例实施例，并且不旨在形成为其限制，虽然已描述了一些示例实施例，但是本领域技术人员应该容易理解，在不实质脱离权利要求的精神和范围的情况下，在示例实施例中许多修改都是可能的。

Claims (20)

1.一种在非易失性存储器装置中编程的方法，所述方法包括：
提供包括在竖直方向上布置的多个子块的存储器块，其中所述存储器块包括多个单元串，每个所述单元串包括串联连接并且在竖直方向上布置的多个存储器单元；
提供在竖直方向上布置在两个相邻子块之间的边界部分中的多个中间开关晶体管；以及
在编程操作期间基于编程地址选择性地激活所述多个中间开关晶体管中的每一个，
其中，选择性地激活所述多个中间开关晶体管中的每一个包括：基于所述编程地址选择性地导通选择的单元串中的一个或多个中间开关晶体管。
2.根据权利要求1所述的方法，其中，选择性地激活所述多个中间开关晶体管中的每一个包括：
当在所述边界部分下方的子块中包括对应于所述编程地址的选择的字线时，
将选择的单元串中的一个或多个中间开关晶体管导通；以及
将未选择的单元串中的中间开关晶体管截止。
3.根据权利要求1所述的方法，其中，选择性地激活所述多个中间开关晶体管中的每一个包括：
当在所述边界部分上方的子块中包括对应于所述编程地址的选择的字线时，不管所述编程地址如何，都将所述多个中间开关晶体管截止。
4.根据权利要求1所述的方法，其中，所述多个单元串包括各自连接至同一位线的多个串组，其中，所述单元串中的每一个通过对应的串选择晶体管电连接至所述同一位线，所述方法还包括：
在所述编程操作期间基于所述编程地址以所述串组为单位独立地激活所述多个中间开关晶体管。
5.根据权利要求1所述的方法，还包括：
当在所述边界部分下方的第一子块中包括对应于所述编程地址的选择的字线时，在将编程电压施加至选择的字线的同时，将第一通过电压施加至包括在所述第一子块中的未选择的字线，并且将低于所述第一通过电压的第二通过电压施加至包括在所述边界部分上方的第二子块中的未选择的字线。
6.根据权利要求1所述的方法，还包括：
当在所述边界部分上方的第二子块中包括对应于所述编程地址的选择的字线时，在将编程电压施加至选择的字线的同时，将通过电压施加至包括在所述第二子块中的未选择的字线，并且将低于所述通过电压的低电压施加至包括在所述边界部分下方的第一子块中的未选择的字线或者将包括在所述边界部分下方的第一子块中的未选择的字线浮置。
7.根据权利要求1所述的方法，还包括：
当在所述边界部分下方的第一子块中包括对应于所述编程地址的选择的字线时，在将编程电压施加至选择的字线的同时，将相同的通过电压施加至包括在所述第一子块中的未选择的字线和包括在所述边界部分上方的第二子块中的未选择的字线。
8.根据权利要求7所述的方法，还包括：
当所述第二子块中包括对应于所述编程地址的选择的字线时，在将所述编程电压施加至选择的字线的同时，将所述相同的通过电压施加至包括在所述第一子块中的未选择的字线和包括在所述第二子块中的未选择的字线。
9.根据权利要求1所述的方法，其中，在每个单元串中，所述边界部分包括下边界部分和上边界部分，
其中，所述多个子块包括所述下边界部分下方的第一子块、所述下边界部分与所述上边界部分之间第二子块、以及所述上边界部分上方的第三子块，
其中，所述多个中间开关晶体管包括布置在所述下边界部分中的多个下开关晶体管和布置在所述上边界部分中的多个上开关晶体管，并且
其中，选择性地激活所述多个中间开关晶体管中的每一个包括：
当在所述第一子块中包括对应于所述编程地址的选择的字线时，
将选择的单元串中的一个或多个下开关晶体管和一个或多个上开关晶体管导通，并且
将未选择的单元串中的下开关晶体管和上开关晶体管截止。
10.根据权利要求9所述的方法，其中，选择性地激活所述多个中间开关晶体管中的每一个包括：
当所述第二子块中包括对应于所述编程地址的选择的字线时：
在选择的单元串中，将一个或多个上开关晶体管导通，并且将一个或多个下开关晶体管截止，并且
将未选择的单元串中的下开关晶体管和上开关晶体管截止。
11.根据权利要求9所述的方法，其中，选择性地激活所述多个中间开关晶体管中的每一个还包括：
当所述第三子块中包括对应于所述编程地址的选择的字线时，不管所述编程地址如何，都将所述多个下开关晶体管和所述多个上开关晶体管截止。
12.一种在非易失性存储器装置中编程的方法，包括：
提供包括停止层下方的第一子块和停止层上方的第二子块的存储器块，其中所述存储器块包括多个单元串，每个所述单元串包括串联连接并且在竖直方向上布置的多个存储器单元；
提供布置在所述停止层中的多个中间开关晶体管；
在编程操作期间，当所述第一子块中包括对应于编程地址的选择的字线时，将选择的单元串中的一个或多个中间开关晶体管导通；以及
在所述编程操作期间，当所述第二子块中包括选择的字线时，将选择的单元串中的一个或多个中间开关晶体管截止。
13.根据权利要求12所述的方法，还包括：
当所述第一子块中包括选择的字线时，在将编程电压施加至选择的字线的同时，将第一通过电压施加至所述第一子块中的未选择的字线，并且将等于或小于所述第一通过电压的第二通过电压施加至所述第二子块中的未选择的字线，以及
当所述第二子块中包括选择的字线时，在将所述编程电压施加至选择的字线的同时，将低于所述第二通过电压的低电压施加至所述第一子块中的未选择的字线或者将所述第一子块中的未选择的字线浮置，并且将所述第一通过电压施加至所述第二子块中的未选择的字线。
14.根据权利要求12所述的方法，还包括：
当所述第一子块中包括选择的字线时，在将编程电压施加至选择的字线的同时，将第一通过电压施加至所述第一子块中的未选择的字线，并且将等于或小于所述第一通过电压的第二通过电压施加至所述第二子块中的未选择的字线，以及
当所述第二子块中包括选择的字线时，在将所述编程电压施加至选择的字线的同时，将所述第一通过电压施加至所述第一子块中的未选择的字线和所述第二子块中的未选择的字线。
15.一种非易失性存储器装置，包括：
存储器块，其被划分为多个子块，并且包括多个单元串，每个所述单元串包括串联连接并且在竖直方向上布置的多个存储器单元；
多个中间开关晶体管，其在竖直方向上布置在两个相邻子块之间的边界部分中；以及
控制电路，其被构造为在编程操作期间基于编程地址独立于未选择的单元串中的中间开关晶体管选择性地导通选择的单元串中的一个或多个中间开关晶体管。
16.根据权利要求15所述的非易失性存储器装置，其中，当在所述边界部分下方的第一子块中包括对应于所述编程地址的选择的字线时，所述控制电路将选择的单元串中的一个或多个中间开关晶体管导通，并且将未选择的单元串中的中间开关晶体管截止。
17.根据权利要求16所述的非易失性存储器装置，其中，当在所述边界部分上方的第二子块中包括对应于所述编程地址的选择的字线时，所述控制电路将所述多个中间开关晶体管截止。
18.根据权利要求16所述的非易失性存储器装置，还包括：
地址解码器，其被构造为基于所述编程地址将多个电压提供至字线，
其中，当在所述边界部分上方的第一子块中包括对应于所述编程地址的选择的字线时，所述地址解码器将编程电压提供至选择的字线，将第一通过电压提供至包括在所述第一子块中的未选择的字线，并且将低于所述第一通过电压的第二通过电压提供至包括在所述边界部分下方的第二子块中的未选择的字线或者将包括在所述边界部分下方的第二子块中的未选择的字线浮置。
19.根据权利要求15所述的非易失性存储器装置，其中，布置在所述边界部分中的所述多个中间开关晶体管包括第一组中间开关晶体管和第二组中间开关晶体管，其中，所述第一组中间开关晶体管中的每一个中间开关晶体管布置为在竖直方向上与所述第二组中间开关晶体管中的对应的中间开关晶体管相邻并且连接至所述第二组中间开关晶体管中的对应的中间开关晶体管。
20.根据权利要求15所述的非易失性存储器装置，其中，所述多个单元串中的每一个包括：
第一存储器单元，其连接至与所述边界部分相邻地形成的第一字线，并且被构造为存储的比特数量小于存储在除所述第一存储器单元之外的每个存储器单元中的比特数量。
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