CN108269598B - 半导体器件、半导体器件的操作方法和存储系统 - Google Patents

半导体器件、半导体器件的操作方法和存储系统 Download PDF

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Abstract

半导体器件、半导体器件的操作方法和存储系统。一种用于操作半导体器件的方法包括以下步骤：使与被选第一存储串对应的第一选择线接通，并且使与未选第二存储串对应的第二选择线断开；将读取电压施加到被选字线并且将通过电压施加到未选字线；以及使被选字线和未选字线均衡，其中，在使被选字线和未选字线均衡期间，使第二选择线接通。

Description

半导体器件、半导体器件的操作方法和存储系统
技术领域
本发明的各种实施方式总体上涉及电子器件，并且更具体地，涉及半导体器件及其操作方法以及存储系统。
背景技术
半导体存储器件是通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体而具体实现的存储器件。半导体存储器件被分为易失性存储器件和非易失性存储器件。
当断电时，易失性存储器件丢失存储的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件不管通电/断电情况如何都保持存储的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。闪存被分为NOR型存储器和NAND型存储器。
发明内容
各种实施方式涉及能够提高数据可靠性和操作速度的半导体器件、用于操作该半导体器件的方法和存储系统。
根据实施方式，一种用于操作半导体器件的方法可以包括以下步骤：使与被选第一存储串对应的第一选择线接通，并且使与未选第二存储串对应的第二选择线断开；将读取电压施加到被选字线，并且将通过电压施加到未选字线；以及使所述被选字线和所述未选字线均衡，其中，在使所述被选字线和所述未选字线均衡期间，使所述第二选择线接通。
根据实施方式，一种用于操作半导体器件的方法可以包括以下步骤：使与被选第一存储串对应的第一漏极选择线和第一源极选择线接通，并且使与未选第二存储串对应的第二漏极选择线和第二源极选择线断开；将读取电压施加到被选字线，并且将通过电压施加到未选字线；以及使被选字线和未选字线均衡，其中，在使被选字线和未选字线均衡期间，使第二源极选择线接通。
根据实施方式，一种半导体器件可以包括：位线；多个存储串，所述多个存储串共同连接到所述位线；多条第一选择线，所述多条第一选择线分别控制所述多个存储串和所述位线之间的连接；源极线，所述源极线共同联接到所述多个存储串；多条第二选择线，所述多条第二选择线分别控制所述多个存储串和所述源极线之间的连接；以及控制逻辑，所述控制逻辑在读取操作期间临时使所述第一选择线和所述第二选择线当中的联接到未选存储串的至少一条选择线接通。
根据实施方式，一种存储系统可以包括：控制器；以及存储器件，所述存储器件包括存储串、联接到所述存储串的字线和联接到所述存储串的选择线，其中，所述控制器控制所述存储器件执行读取操作，其中，所述读取操作包括使被选字线和未选字线均衡并且临时使联接到未选存储串的至少一条选择线接通的时段。
附图说明
图1是示出根据本发明的实施方式的半导体器件的框图。
图2是示出根据本发明的实施方式的半导体器件的单元阵列结构的电路图。
图3是示出操作根据本发明的实施方式的半导体器件的方法的流程图。
图4是示出根据本发明的实施方式的半导体器件的单元阵列结构的电路图。
图5是示出根据本发明的实施方式的半导体器件的单元阵列结构的电路图。
图6是示出根据本发明的实施方式的用于操作半导体存储器件的方法的时序图。
图7和图8是示出根据本发明的实施方式的存储系统的框图。
图9是示出根据本发明的实施方式的计算系统的框图。
具体实施方式
在下文中，将参照附图详细描述各种示例性实施方式。在附图中，为了便于说明，可以夸大部件的厚度和长度。在下面的描述中，为了简单和简洁，可以省略相关功能和构造的详细描述。在整个说明书和附图中，相同的附图标记表示相同的元件。
还应注意，在本说明书中，“连接/联接”不仅指一个部件直接联接另一部件，而且还指通过中间部件间接联接另一部件。此外，在整个说明书中，当提到某一部件“包括”特定元件时，这并不排除包括其它元件，而是该特定部件还可以包括另一元件，除非另有其它说明。
图1是示出根据本发明的实施方式的半导体器件100的框图。
参照图1，半导体器件100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器121、读写电路123、输入/输出电路124和控制逻辑125。
单元阵列110可以经由字线WL联接到地址解码器121，并且经由位线BL联接到读写电路123。单元阵列110可以包括多个存储串(未示出)。多个存储串可以在水平方向或垂直方向上布置到基板。下面参照图2、图4和图5来描述单元阵列110的详细结构。
另外，单元阵列110可以包括多个存储块(未示出)，并且多个存储块中的每一个可以包括多个页面。例如，半导体器件100可以以存储块为单位执行擦除操作，以页面为单位执行编程操作或读取操作。
控制逻辑125可以联接到地址解码器121、读写电路123以及输入/输出电路124。控制逻辑125可以从输入/输出电路124接收命令CMD和地址ADDR并且控制地址解码器121和读写电路123以响应于接收到的命令CMD执行内部操作。
控制逻辑125可以控制半导体器件100在读取操作期间临时激活联接到未选存储串的至少一条选择线。例如，控制逻辑125可以使被选字线和未选字线均衡，并且在均衡时段期间激活至少一条选择线。也就是说，读取操作可以包括均衡时段，在该均衡时段期间，使被选字线和未选字线均衡，并且在该均衡时段期间，可以激活至少一条选择线。
根据上述控制方法，联接到未选存储串的至少一条选择线被临时激活的时段可以被包括在读取操作中，使得未选存储串的通道可以被初始化。因此，可以提高半导体器件100的可靠性。
控制逻辑125可以控制半导体器件100在施加通过电压之前将具有低于通过电压的电压电平的基准电压施加到未选字线。此外，控制逻辑125可以控制半导体器件100在施加读取电压之前将通过电压施加到被选字线，并且在施加通过电压之后将基准电压施加到被选字线。
根据该控制方法，由于可以在施加通过电压之前将基准电压施加到未选字线，所以可以减小未选存储串的浮置电平，并且可以避免单元分布劣化。
地址解码器121可以经由字线WL联接到单元阵列110，并且响应于控制逻辑125的控制来控制字线WL。因此，地址解码器121可以从控制逻辑125接收地址ADDR并且响应于接收到的地址ADDR来选择单元阵列110的存储块中的一个。
例如，半导体器件100的编程操作和读取操作可以以页面为单位来执行。因此，在编程操作和读取操作期间，地址ADDR可以包括块地址和行地址。地址解码器121可以对包括在地址ADDR中的块地址进行解码，并根据所解码的块地址来选择一个存储块。地址解码器121可以对包括在接收到的地址ADDR中的行地址进行解码，并根据解码的行地址选择一条字线W，即，被选存储块的页面。
在另一示例中，半导体器件100的擦除操作可以以存储块为单位来执行。因此，在擦除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址进行解码，并根据解码的块地址来选择一个存储块。
读写电路123可以经由位线BL联接到单元阵列110。在编程操作期间，读写电路123可以将从输入/输出电路124接收的数据DATA传送到位线BL，并且可以利用传送的数据DATA对被选页面的存储单元进行编程。在读取操作期间，读写电路123可以经由位线BL从被选页面的存储单元读取数据DATA，并将所读取的数据DATA输出到输入/输出电路124。在擦除操作期间，读写电路123可以使位线BL浮置。
图2是示出根据本发明的实施方式的半导体器件的单元阵列结构的电路图。
参照图2，第一存储串MS1和第二存储串MS2可以联接在位线BL和公共源极线CSL之间。此外，第一存储串MS1和第二存储串MS2中的每一个可以包括至少一个漏极选择晶体管DST、多个存储单元MC1至MCn以及串联联接在位线BL和公共源极线CSL之间的至少一个源极选择晶体管SST。虽然在图2中没有示出，但是第一存储串MS1和第二存储串MS2中的每一个还可以包括设置在多个存储单元MC1至MCn之间的管道晶体管。
第一存储串MS1和第二存储串MS2可以共同联接到位线BL。此外，第一漏极选择线DSL1可以控制第一存储串MS1和位线BL之间的连接，并且第二漏极选择线DSL2可以控制第二存储串MS2和位线BL之间的连接。为了参考，第一存储串MS1和第二存储串MS2中的每一个的漏极选择晶体管DST可以联接到位线BL，并且具有由第一漏极选择线DSL1和第二漏极选择线DSL2中的对应一个控制的栅极。
第一存储串MS1和第二存储串MS2可以共同联接到公共源极线CSL。此外，第一源极选择线SSL1可以控制第一存储串MS1和公共源极线CSL之间的连接，并且第二源极选择线SSL2可以控制第二存储串MS2和公共源极线CSL之间的连接。为了参考，第一存储串MS1和第二存储串MS2中的每一个的源极选择晶体管SST可以联接到公共源极线CSL，并且具有由第一源极选择线SSL1和第二源极选择线SSL2中的对应一个控制的栅极。
第一字线WL1至第n字线WLn可以分别联接到第一存储单元MC1至第n存储单元MCn的栅极。第一存储串MS1和第二存储串MS2中的每一个的第一存储单元MC1至第n存储单元MCn可以联接在漏极选择晶体管DST和源极选择晶体管SST之间。此外，第一存储串MS1和第二存储串MS2可以共享第一字线WL1至第n字线WLn。
图3是示出用于操作根据本发明的实施方式的半导体器件的方法的流程图。在下文中，将描述当具有图2所示的单元阵列结构的半导体器件执行读取操作时，选择第一存储串MS1和第二字线WL2的示例。
首先，在步骤S110，可以将通过电压VPASS施加到字线WL1至WLn。无论存储在存储单元中的数据如何，通过电压VPASS可具有接通存储单元的电压电平。例如，通过电压VPASS可以是工作电压VCC。此外，在将通过电压VPASS施加到字线WL1至WLn之前，可以向其施加具有低于通过电压VPASS的电压电平的基准电压VREF。
可以激活第一漏极选择线DSL1和第一源极选择线SSL1，使得包括在被选第一存储串MS1中的漏极选择晶体管DST和源极选择晶体管SST导通。可以停用第二漏极选择线DSL2和第二源极选择线SSL2，使得包括在未选第二存储串MS2中的漏极选择晶体管DST和源极选择晶体管SST截止。
随后，在步骤S120，可以将读取电压VREAD施加到被选字线WL2，并且可以将通过电压VPASS施加到未选字线WL1以及WL3至WLn。读取电压VREAD可以具有确定存储在存储单元中的数据的电压电平。例如，读取电压VREAD的电压电平可以低于编程存储单元的阈值电压并高于擦除的存储单元的阈值电压。
因此，根据被选存储单元MC2的编程状态(即，被选存储单元MC2的阈值电压)，可以形成或不形成通道。因此，可以响应于位线BL的电压或电流的变化来读取被选存储单元MC2的数据。此外，未选第二存储串MS2可以与要浮置的位线BL和公共源极线CSL分隔开，并且可以提高通道电压。
随后，在步骤S130期间，可以在均衡时段期间使被选字线WL2以及未选字线WL1和WL3至WLn均衡。结果，被选字线WL2以及未选字线WL1和WL3至WLn可以具有基本相同的电平。
此外，在均衡时段期间，可以通过激活联接到未选第二存储串MS2的至少一条选择线来对第二存储串MS2的通道进行初始化。例如，可以激活第二源极选择线SSL2，或者可以激活第二漏极选择线DSL2和第二源极选择线SSL2。因此，第二存储串MS2的源极选择晶体管SST可以导通，或者第二存储串MS2的源极选择晶体管SST和漏极选择晶体管DST可以导通。因此，第二存储串MS2可以联接到公共源极线CSL，并且第二存储串MS2的通道可以被初始化为接地电压，即0V。
当执行读取操作时，由于包括在未选第二存储串MS2中的源极选择晶体管SST和漏极选择晶体管DST保持截止，所以未选第二存储串MS2可以保持浮置电平。也就是说，第二存储串MS2的通道可能不被初始化，并且第二存储串MS2的通道可以具有低于或高于0V的电平。因此，由于通道中的电场的差异，可能引起热载流子注入(HCI)干扰，从而可能降低半导体器件的可靠性。因此，根据实施方式，在读取操作中可以包括联接到未选第二存储串MS2的选择线临时被激活的时段。例如，在均衡时段期间，可以临时激活联接到未选第二存储串MS2的选择线。因此，可以防止半导体器件的可靠性的扰动或下降。
图4是示出根据本发明的实施方式的半导体器件的单元阵列结构的电路图。图1的单元阵列110在图4中被示出为示例。
参照图4，单元阵列110可以包括多个存储块BLK1至BLKz。下面主要描述第一存储块BLK1的内部构造。由于这些存储块具有与第一存储块BLK1相似的内部构造和功能，因此省略对剩余存储块BLK2至BLKz的详细描述。
第一存储块BLK1可以包括多个存储串MS11至MS1m和多个存储串MS21至MS2m。例如，第一存储块BLK1可以包括沿着行方向(例如，+X方向)布置的m个存储串和沿着列方向(例如，+Y方向)布置的两个存储串。也可以在列方向上布置三个或更多个存储串。此外，存储串MS11至MS1m和MS21至MS2m中的每一个可以布置成U形。
存储串MS11至MS1m和MS21至MS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
第一存储单元MC1至第n存储单元MCn可以沿着+Z方向层叠。第一存储单元MC1至第p存储单元MCp可以串联联接在源极选择晶体管SST和管道晶体管PT之间，并且第(p+1)存储单元MCp+1至第n存储单元MCn可以串联联接在管道晶体管PT和漏极选择晶体管DST之间。此外，存储串MS11至MS1m和MS21至MS2m中的每一个的第一存储单元MC1至第n存储单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。存储串MS11至MS1m和MS21至MS2m中的每一个的管道晶体管PT的栅极可以联接到管线PG。
包括在一个存储块BLK1中的存储串MS11至MS1m和MS21至MS2m可以共同联接到公共源极线CSL。此外，存储串MS11至MS1m和MS21至MS2m与公共源极线CSL之间的连接可以分别由源极选择线SSL1和SSL2控制。
布置在同一行中的存储串MS11至MS1m和MS21至MS2m的源极选择晶体管SST可以由在相同行方向上延伸的源极选择线SSL1和SSL2来控制。例如，第一行中的第一存储串MS11至MS1m的源极选择晶体管SST可以由第一源极选择线SSL1控制，第二行中的第二存储串MS21至MS2m的源极选择晶体管SST可以由第二源极选择线SSL2控制。
包括在一个存储块BLK1中的存储串MS11至MS1m和MS21至MS2m可以联接到多条位线BL1至BLm。此外，可以通过漏极选择线DSL1和DSL2来控制多个存储串MS11至MS1m和MS21至MS2m与位线BL1至BLm之间的相应连接。
布置在同一行中的存储串MS11至MS1m和MS21至MS2m的漏极选择晶体管DST可以由在相同行方向上延伸的漏极选择线DSL1和DSL2来控制。例如，第一行中的第一存储串MS11至MS1m的漏极选择晶体管DST可以由第一漏极选择线DSL1控制，并且第二行中的第二存储串MS21至MS2m的漏极选择晶体管DST可以由第二漏极选择线DSL2控制。
此外，在相同的列方向上布置的存储串MS11至MS1m和MS21至MS2m可以联接到在列方向上延伸的位线BL1至BLm。例如，第一列中的存储串MS11和MS21可以共同联接到第一位线BL1，并且第m列中的存储串MS1m和MS2m可以共同联接到第m列中的第m位线BLm。因此，当存储串MS11和MS21共同联接到一条位线BL1时，存储串MS11和MS21与位线BL1之间的相应连接可以分别由第一漏极选择线DSL1和第二漏极选择线DSL2控制。
图5是示出根据本发明的实施方式的半导体器件的单元阵列结构的电路图。图1的单元阵列110在图5中被示出为示例。
参照图5，单元阵列110可以包括多个存储块BLK1’至BLKz’。下面主要描述第一存储块BLK1’的内部构造。将省略其余存储块BLK2’至BLKz’的详细描述，因为这些存储块具有与第一存储块BLK1’相似的内部构造和功能。
第一存储块BLK1’可以包括多个存储串MS11’至MS1m’和多个存储串MS21’至MS2m’。例如，第一存储块BLK1’可以包括沿着行方向(例如，+X方向)布置的‘m’个存储串和沿着列方向(例如，+Y方向)布置的两个存储串。此外，存储串MS11’至MS1m’和MS21’至MS2m’中的每一个可以在+Z方向上延伸。
存储串MS11’至MS1m’和MS21’至MS2m’中的每一个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn和至少一个漏极选择晶体管DST。
多个存储串MS11’至MS1m’和MS21’至MS2m’可以联接在多条位线BL1至BLm和公共源极线CSL之间。布置在第一行中的第一存储串MS11’至MS1m’的源极选择晶体管SST可以联接到第一源极选择线SSL1。布置在第二行中的第二存储串MS21’至MS2m’中的每一个的源极选择晶体管SST可以联接到第二源极选择线SSL2。第一行中的第一存储串MS11’至MS1m’的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的第二存储串MS21’至MS2m’的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。此外，第一存储单元MC1至第n存储单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
结果，除了存储串MS11’至MS1m’和MS21’至MS2m’不包括管道晶体管以外，图5所示的第一存储块BLK1’可以具有与图4中示出的存储块BLK1类似的等效电路。
图6是示出用于操作根据本发明的实施方式的半导体器件的方法的时序图。参照图6描述了具有如图4和图5所示的单元阵列结构的半导体器件的读取操作。在下文中，作为示例，下面描述选择图4所示的第一存储块BLK1的存储串MS11至MS1m和第二字线WL2的读取操作。
参照图4，被选存储块BLK1可以包括被选第一存储串MS11至MS1m和未选第二存储串MS21至MS2m。因此，联接到被选第一存储串MS11至MS1m的第一漏极选择线DSL1和第一源极选择线SSL1可以按照与联接到未选第二存储串MS21至MS2m的第二漏极选择线DSL2和第二源极选择线SSL2不同的方式被驱动。
参照如图6所示的第一时段T1，导通电压VON可以被施加到被选第一漏极选择线DSL1和被选第一源极选择线SSL1。导通电压VON可以具有使漏极选择晶体管DST和源极选择晶体管SST导通的电压电平。例如，导通电压VON和通过电压VPASS可以具有基本相同的电平。结果，包括在被选第一存储串MS11至MS1m中的漏极选择晶体管DST和源极选择晶体管SST可以导通。此外，接地电压Vss可以被施加到未选第二漏极选择线DSL2和未选第二源极选择线SSL2。因此，包括在未选第二存储串MS21至MS2m中的漏极选择晶体管DST和源极选择晶体管SST可以截止。
通过电压VPASS可以被施加到字线WL1到WLn。可以将通过电压VPASS施加到字线WL1至WLn，而不管这些字线是否被选择。此外，接地电压Vss可以被施加到公共源极线CSL。
根据实施方式，被选第一漏极选择线DSL1、被选第一源极选择线SSL1和字线WL1至WLn可以被同时设置或者按它们之间的时间间隔来设置。例如，在被选第一漏极选择线DSL1和被选第一源极选择线SSL1被激活以导通被选第一存储串MS11至MS1m中包括的漏极选择晶体管DST和源极选择晶体管SST之后，可以向字线WL1至WLn施加通过电压VPASS。
根据另一实施方式，可以在将通过电压VPASS施加到字线WL1至WLn之前施加基准电压VREF。基准电压VREF可以具有大于0V且低于通过电压VPASS的电压电平。根据本实施方式，可以防止未选存储串MS21至MS2m中包括的存储单元MC1至MCn的分布劣化。
根据上述单元阵列结构，被选第一存储串MS11至MS1m和未选第二存储串MS21至MS2m可以共享字线WL1至WLn。因此，当施加通过电压VPASS时，可以提升未选第二存储串MS21至MS2m的通道。此外，结果，在未选第二存储串MS21至MS2m中可能发生栅极感应漏极泄漏(Gate Induced Drain Leakage,GIDL)现象，并且与源极选择晶体管SST或漏极选择晶体管DST相邻的存储单元的单元分布可能劣化。因此，根据实施方式，通过在施加通过电压VPASS之前施加基准电压VREF，可以将未选第二存储串MS21至MS2m的通道浮置的电平减小基准电压VREF，从而防止单元分布劣化。
在图4所示的单元阵列中，可以将通过电压VPASS施加到管线PG。通过电压VPASS可以具有使管道晶体管PT导通的电压电平。此外，在施加通过电压VPASS之前，可以将基准电压VREF施加到管线PG。
在第二时段T2期间，可以将读取电压VREAD施加到被选字线WL2，并且可以将通过电压VPASS施加到未选字线WL1和WL3至WLn。在第二时段T2期间，被选第一漏极选择线DSL1和被选第一源极选择线SSL1可以被激活，未选第二漏极选择线DSL2和未选第二源极选择线SSL2可以被停用，并且公共源极线CSL可以保持接地状态。
在这些条件下，由于根据被选存储单元的阈值电压可以在被选存储串中形成或不形成通道，所以可以读取被选存储单元的数据。例如，当被选存储串MS11的被选存储单元MC2处于擦除状态时，被选存储单元MC2可以通过读取电压VREAD被导通，并且可以在被选存储串MS11中形成通道。因此，电流可以从与被选存储串MS11对应的位线BL1流到公共源极线CSL，并且可以减小与位线BL1对应的电压。此外，当被选存储串MS1m的被选存储单元MC2处于编程状态时，可以通过读取电压VREAD使被选存储单元MC2截止，并且可以在被选存储串MS1m中不形成通道。因此，电流不能从与被选存储串MS1m对应的位线BLm流到公共源极线CSL，从而可以维持位线BLm的电压。
在这些情况下，由于未选第二存储串MS21至MS2m可以与位线BL1至BLm和公共源极线CSL分隔开，所以未选第二存储串MS21至MS2m可以浮置。此外，由于未选第二存储串MS21至MS2m和被选第一存储串MS11至MS1m共享字线WL1至WLn，所以可以提升未选第二存储串MS21至MS2m的通道电压。
在第三时段T3期间，可以将均衡电压VEQ施加到字线WL1至WLn，使得被选字线WL2以及未选字线WL1和WL3至WLn可具有基本相同的电压电平。均衡电压VEQ可以具有大于读取电压VREAD并且低于通过电压VPASS的电压电平。因此，被选字线WL2可以相对于读取电压VREAD增加预定电平，并且未选字线WL1和WL3至WLn可以相对于通过电压VPASS减小预定电平，从而可以使字线WL1至WLn均衡。
此外，可以激活未选第二源极选择线SSL2，或者可以激活未选第二漏极选择线DSL2和未选第二源极选择线SSL2。可以使未选存储串MS21至MS2m的源极选择晶体管SST导通，或者可以使未选存储串MS21至MS2m的漏极选择晶体管DST和源极选择晶体管SST导通。因此，可以将未选第二存储串MS21至MS2m的通道初始化。例如，未选第二存储串MS21至MS2m的通道可以被初始化为0V。
根据实施方式，在从第三时段T3的起始点起的给定时间之后，可以激活未选第二源极选择线SSL2和/或未选第二漏极选择线DSL2。此外，未选第二源极选择线SSL2和未选第二漏极选择线DSL2可以在相同的时间点被激活。
根据实施方式，在第三时段T3期间，接地电压VSS可以被施加到被选第一漏极选择线DSL1、被选第一源极选择线SSL1、未选第二漏极选择线DSL2和未选第二源极选择线SSL2。施加到未选第二源极选择线SSL2和/或未选第二漏极选择线DSL2的电压在第三时段T3期间从导通电压VON改变为接地电压VSS的时间点可以与施加到被选第一源极选择线SSL1和被选第一漏极选择线DSL1的电压从导通电压VON改变为接地电压VSS的时间点相同。该时间点可以在第三时段T3的终点之前。
根据上述驱动方法，由于在读取操作中包括临时激活联接至未选第二存储串MS21至MS2m的至少一条选择线的时段，所以未选第二存储串MS21到MS2m的通道可以被初始化。因此，可以提高半导体器件的可靠性。
此外，由于在向未选字线WL1和WL3至WLn以及管线PG施加通过电压VPASS之前将基准电压VREF施加到未选字线WL1和WL3至WLn以及管线PG，因此未选第二存储串MS21至MS2m的浮置电平可以减小并且单元分布的劣化可以减少。
图7是示出根据本发明的实施方式的存储系统1000的框图。
参照图7，存储系统1000可以包括存储器件100’和控制器200。
控制器200可以经由通道CH来控制存储器件100’，并且存储器件100’可以响应于控制器200的控制而操作。存储器件100’可以包括存储单元阵列，所述存储单元阵列包括多个存储块。根据实施方式，存储器件100’可以是上述半导体器件100。存储器件100’可以包括闪存装置。
控制器200可以响应于来自主机(未示出)的请求来控制存储器件100’执行预定操作。此外，存储器件100’可以经由通道CH从控制器200接收命令和地址，并响应于地址访问从存储单元阵列选择的区域。也就是说，存储器件100’可以对由地址选择的区域执行与命令对应的内部操作。
控制器200可以控制存储器件100’执行编程操作、读取操作或擦除操作。在编程操作期间，控制器200可以经由通道CH向存储器件100’提供编程命令、地址和数据，并且存储器件100’可以响应于编程命令将数据编程到由地址选择的区域。在擦除操作期间，控制器200可以经由通道CH向存储器件100’提供擦除命令和地址，并且存储器件100’可以响应于擦除命令来擦除存储在由地址选择的区域中的数据。
在读取操作期间，控制器200可以经由通道CH向存储器件100’提供读取命令和地址。响应于读取命令，存储器件100’可以经由通道CH输出从由地址选择的区域读取的数据。该读取操作可以包括用作由编程或擦除操作引起的验证的读取操作以及被执行以读取和输出存储在存储单元中的数据的读取操作。
当执行读取操作时，存储器件100’可以激活联接到未选存储串的至少一条选择线。也就是说，读取操作可以包括临时激活至少一条选择线的时段。例如，读取操作可以包括使被选字线和未选字线均衡的均衡时段，并且在所述均衡时段期间可以激活至少一条选择线。
根据该方法，由于在读取操作中包括临时激活联接到未选存储串的至少一条选择线的时段，所以可以对未选存储串的通道进行初始化。因此，可以提高存储器件100’的可靠性。
图8是示出根据本发明的实施方式的存储系统2000的框图。
参照图8，存储系统2000可以包括存储器件2100和控制器2200。
存储器件2100可以是半导体器件并且包括多个存储芯片。半导体存储芯片可以被分成多个组。多个组可以经由第一通道CH1至第k通道CHk与控制器2200进行通信。各个存储芯片可以按照与上文参照图1描述的半导体器件100基本相同的方式来配置和操作。
各个组可以经由第一通道CH1至第k通道CHk中的单个公共通道与控制器2200进行通信。控制器2200可以按照与上文参照图7描述的控制器200基本相同的方式来配置，并且被配置为控制存储器件2100的多个存储芯片。可以修改存储系统2000以使得单个存储芯片可以联接到单个通道。
控制器2200和存储器件2100可以集成在一个半导体器件中。根据实施方式，控制器2200和存储器件2100可以集成在单个半导体器件中以形成诸如个人计算机存储卡国际协会(PCMCIA)形式的PC卡、紧凑型闪存(PCMCIA)卡、智能媒体卡(SMC)、记忆棒、MMC、RS-MMC和微-MMC形式的多媒体卡、SD、微型SD、微SD和安全数字高容量(SDHC)形式的安全数字卡、通用闪存器件(UFS)等的存储卡。
控制器2200和存储器件2100可以集成在单个半导体器件中以形成固态驱动器(SSD)。SSD可以包括用于将数据存储在存储器中的存储器件。当存储系统2000被用作SSD时，可以显著提高联接到存储系统2000的主机的操作速率。
在另一示例中，存储系统2000可以用作各种电子装置中的多个元件中的一个，所述电子装置是诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络台式计算机(web table)、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、用于在无线环境中发送/接收信息的装置、用于家庭网络的装置、用于计算机网络的装置、用于远程信息处理网络的装置、RFID装置、用于计算系统的其它装置等。
图9是示出根据本发明的实施方式的计算系统3000的框图。作为示例，计算系统3000包括图8所示的存储系统2000。
参照图9，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以经由系统总线3500电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。经由用户接口3300提供或由中央处理单元3100处理的数据可以存储在存储系统2000中。
在图9中，存储器件2100可以经由控制器2200联接到系统总线3500，或者直接联接到系统总线3500。当存储器件2100直接联接到系统总线3500时，可以通过中央处理单元3100和RAM 3200执行控制器2200的功能。
计算系统3000可以包括图8所示的存储系统2000或图7所示的存储系统1000。此外，计算系统3000可以包括上面参照图7和图8描述的存储系统1000和存储系统2000两者。
联接到未选存储串的至少一条选择线可以在读取操作期间被临时激活。例如，在均衡时段期间可以激活至少一条选择线。因此，可以将未选存储串的通道初始化，并且可以提高半导体器件的可靠性。
对于本领域技术人员而言显而易见的是，在不脱离本发明的精神或范围的情况下，可以对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在覆盖所有这些修改，只要它们在所附权利要求书及其等同物的范围内即可。
相关申请的交叉引用
本申请要求于2017年1月3日提交的韩国专利申请No.10-2017-0000844的优先权，其全部内容通过引用整体并入本文。

Claims (17)

1.一种用于操作半导体器件的方法，该方法包括以下步骤：
激活联接到被选第一存储串的第一选择线，并且停用联接到未选第二存储串的第二选择线；
将读取电压施加到被选字线，并且将通过电压施加到未选字线；以及
使所述被选字线的电压和所述未选字线的电压均衡，
其中，在使所述被选字线的所述电压和所述未选字线的所述电压均衡期间，激活所述第二选择线。
2.根据权利要求1所述的方法，其中，所述第二选择线包括源极选择线，或者所述第二选择线包括源极选择线和漏极选择线。
3.根据权利要求1所述的方法，其中，在使所述被选字线的所述电压和所述未选字线的所述电压均衡期间，临时激活所述第二选择线以将所述未选第二存储串的通道初始化。
4.根据权利要求3所述的方法，其中，将所述未选第二存储串的所述通道初始化为接地电压。
5.根据权利要求1所述的方法，该方法还包括以下步骤：
在施加所述通过电压之前，将低于所述通过电压的基准电压施加到所述未选字线。
6.根据权利要求1所述的方法，该方法还包括以下步骤：
在施加所述读取电压之前，将所述通过电压施加到所述被选字线。
7.根据权利要求6所述的方法，该方法还包括以下步骤：
在将所述通过电压施加到所述被选字线之前，将低于所述通过电压的基准电压施加到所述被选字线。
8.一种半导体器件，该半导体器件包括：
位线；
多个存储串，所述多个存储串共同连接到所述位线；
多条第一选择线，所述多条第一选择线分别控制所述多个存储串和所述位线之间的连接；
源极线，所述源极线共同联接到所述多个存储串；
多条第二选择线，所述多条第二选择线分别控制所述多个存储串和所述源极线之间的连接；以及
控制逻辑，在读取操作期间，所述控制逻辑临时激活所述第一选择线和所述第二选择线当中的联接到未选存储串的至少一条选择线，
其中，所述读取操作包括用于使被选字线的电压和未选字线的电压均衡的均衡时段，并且在所述均衡时段期间所述至少一条选择线被激活。
9.根据权利要求8所述的半导体器件，该半导体器件还包括：
多条字线，所述多条字线联接到所述多个存储串，
其中，所述控制逻辑将读取电压施加到所述被选字线，并且将通过电压施加到所述未选字线。
10.根据权利要求9所述的半导体器件，其中，在施加所述通过电压之前，所述控制逻辑将低于所述通过电压的基准电压施加到所述未选字线。
11.根据权利要求9所述的半导体器件，其中，在施加所述读取电压之前，所述控制逻辑将所述通过电压施加到所述被选字线。
12.根据权利要求11所述的半导体器件，其中，在将所述通过电压施加到所述被选字线之前，所述控制逻辑将低于所述通过电压的基准电压施加到所述被选字线。
13.根据权利要求9所述的半导体器件，其中，所述多个存储串中的每一个存储串包括：
至少一个第一选择晶体管，所述至少一个第一选择晶体管联接到所述位线，并且具有由所述第一选择线控制的栅极；
至少一个第二选择晶体管，所述至少一个第二选择晶体管联接到所述源极线，并且具有由所述第二选择线控制的栅极；以及
多个存储单元，所述多个存储单元串联联接在所述第一选择晶体管和所述第二选择晶体管之间，各个存储单元具有由所述多条字线中的对应一条字线控制的栅极。
14.根据权利要求8所述的半导体器件，其中，在所述读取操作期间，所述控制逻辑临时激活联接到所述未选存储串的所述第二选择线，或者临时激活联接到所述未选存储串的所述第一选择线和所述第二选择线。
15.一种存储系统，该存储系统包括：
控制器；以及
存储器件，所述存储器件包括存储串、联接到所述存储串的字线和联接到所述存储串的选择线，其中，所述控制器控制所述存储器件执行读取操作，
其中，所述读取操作包括使被选字线的电压和未选字线的电压均衡的时段，并且在所述时段期间临时激活联接到未选存储串的至少一条选择线。
16.根据权利要求15所述的存储系统，其中，所述读取操作包括将读取电压施加到所述被选字线并且将通过电压施加到所述未选字线的时段。
17.根据权利要求16所述的存储系统，其中，在施加所述通过电压之前，将低于所述通过电压的基准电压施加到所述未选字线。
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