KR20210158216A - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 로컬 라인들에 연결된 복수의 메모리 셀들이 포함된 복수의 스트링들을 포함하는 메모리 블록; 동작 전압들을 생성하고, 상기 동작 전압들을 글로벌 라인들로 출력하는 전압 생성기; 블록 선택 전압에 응답하여 상기 글로벌 라인들과 상기 로컬 라인들을 서로 연결 또는 차단하는 패스 스위치 그룹; 로우 어드레스에 응답하여 상기 블록 선택 전압을 출력하는 디코더; 및 상기 메모리 블록의 선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작이 완료되면, 상기 스트링들의 채널(channel)을 초기화시킨 후 상기 로컬 라인들을 플로팅시키고, 상기 글로벌 라인들의 전압이 상기 스트링들의 채널(channel)을 초기화시킬 때의 상기 글로벌 라인들의 전압보다 낮아지도록 상기 디코더 및 상기 전압 생성기를 제어하는 로직 회로를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 프로그램 동작을 수행할 수 있는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들 및 주변 회로들을 제어할 수 있는 로직 회로를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 비트 라인과 소스 라인 사이에서 서로 직렬로 연결되어 스트링을 구성할 수 있다. 서로 다른 스트링들에 포함되고 동일한 워드 라인에 연결된 메모리 셀들은 페이지를 구성할 수 있다. 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 프로그램 동작은 선택된 메모리 셀들(selected memory cells)의 문턱전압을 높이는 서브 프로그램 동작과 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작을 포함할 수 있다. 서브 프로그램 동작과 검증 동작이 하나의 루프(loop)를 구성하며, 프로그램 동작에서는 복수의 루프들이 수행될 수 있다. 복수의 루프들이 수행될 때, 프로그램 전압은 단계적으로 높아질 수 있다. 이러한 프로그램 방식을 ISPP(incremental step pulse program) 방식이라 한다.
본 발명의 실시 예는 프로그램 동작 시 에러 발생을 억제할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 로컬 라인들에 연결된 복수의 메모리 셀들이 포함된 복수의 스트링들을 포함하는 메모리 블록; 동작 전압들을 생성하고, 상기 동작 전압들을 글로벌 라인들로 출력하는 전압 생성기; 블록 선택 전압에 응답하여 상기 글로벌 라인들과 상기 로컬 라인들을 서로 연결 또는 차단하는 패스 스위치 그룹; 로우 어드레스에 응답하여 상기 블록 선택 전압을 출력하는 디코더; 및 상기 메모리 블록의 선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작이 완료되면, 상기 스트링들의 채널(channel)을 초기화시킨 후 상기 로컬 라인들을 플로팅시키고, 상기 글로벌 라인들의 전압이 상기 스트링들의 채널(channel)을 초기화시킬 때의 상기 글로벌 라인들의 전압보다 낮아지도록 상기 디코더 및 상기 전압 생성기를 제어하는 로직 회로를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 글로벌 라인들을 통해 동작 전압들을 출력하는 전압 생성기와, 상기 글로벌 라인들에 인가된 상기 동작 전압들을 로컬 라인들로 전달하는 패스 스위치들과, 상기 로컬 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 블록이 제공되는 단계; 상기 글로벌 라인들과 상기 로컬 라인들을 서로 연결하는 단계; 상기 로컬 라인들 중 선택된 워드 라인에 연결된 선택된 메모리 셀들의 프로그램 동작을 수행하는 단계; 상기 프로그램 동작이 완료되면, 상기 메모리 셀들이 포함된 스트링들의 채널들을 초기화시키는 단계; 상기 채널들이 초기화되면, 상기 채널들을 플로팅시키는 단계; 상기 채널들이 플로팅되면, 상기 글로벌 라인들과 상기 로컬 라인들을 서로 차단하는 단계; 및 상기 로컬 라인들이 플로팅되면, 상기 글로벌 라인들에 포함된 글로벌 워드 라인들의 전압을 낮추는 단계를 포함한다.
본 기술은 프로그램 동작 시 에러 발생을 억제시킴으로써, 프로그램된 메모리 블록의 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 제i 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 4는 메모리 셀의 구조를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 6은 도 5에 도시된 패스 스위치 그룹을 구체적으로 설명하기 위한 도면이다.
도 7 및 도 8은 본 발명의 제1 실시 예에 따른 동작 방법을 설명하기 위한 도면들이다.
도 9 및 도 10은 본 발명의 제2 실시 예에 따른 동작 방법을 설명하기 위한 도면들이다.
도 11 및 도 12는 본 발명의 제3 실시 예에 따른 동작 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 다른 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 14는 도 13에 도시된 패스 스위치 그룹을 구체적으로 설명하기 위한 도면이다.
도 15는 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 16은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 및 소거 동작을 수행하는 주변 회로들(120~160)과, 주변 회로들을 제어하는 로직 회로(logic circuit; 170)를 포함할 수 있다. 주변 회로들(120~160)은 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150) 및 입출력 회로(input/output circuit; 160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있으며, 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록들은 제1 내지 제i 로컬 라인들(LL1~LLi)을 통해 로우 디코더(130)에 연결될 수 있고, 비트 라인들(BL)을 통해 페이지 버퍼 그룹(140)에 연결될 수 있다.
전압 생성기(120)는 동작 코드(Cop)에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 동작 전압들을 생성할 수 있다. 예를 들면, 전압 생성기(120)는 프로그램 전압, 리드 전압, 소거 전압, 패스 전압 및 턴오프 전압 등을 포함하는 동작 전압들을 생성할 수 있으며, 설정된 시간에 따라 동작 전압들의 출력 시간을 조절할 수 있다. 전압 생성기(120)는 글로벌 라인들(global lines; GL)을 통해 로우 디코더(130)에게 동작 전압들을 전달할 수 있다.
로우 디코더(130)는 로우 어드레스(ADDR#)에 응답하여 메모리 블록을 선택하고, 글로벌 라인들(GL)을 통해 수신된 동작 전압들을 선택된 메모리 블록에 연결된 로컬 라인들((LL1~LLi 중 어느 하나)에게 전달할 수 있다. 제1 내지 제i 로컬 라인들(LL1~LLi) 각각은 복수의 워드 라인들과 드레인 선택 라인들(drain selection lines) 및 소스 선택 라인들(source selection lines)을 포함할 수 있다.
페이지 버퍼 그룹(140)은 프로그램 동작 시 외부로부터 수신된 데이터를 임시로 저장할 수 있으며, 검증 또는 리드 동작 시 메모리 셀들로부터 센싱된 데이터를 임시로 저장할 수 있다. 페이지 버퍼 그룹(140)은 페이지 버퍼 신호들(PBSIGS)에 응답하여 데이터를 임시로 저장하거나 비트 라인들을 프리차지할 수 있으며, 비트 라인들의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(ADDC)에 응답하여 입출력 회로(160)와 페이지 버퍼 그룹(140) 사이에서 데이터를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치(예컨대, 컨트롤러)와 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있고, 데이터를 입력 또는 출력할 수 있다. 프로그램 동작 시, 입출력 회로(160)는 입출력 라인들(IO)을 통해 입력된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(170)로 전달할 수 있고, 데이터를 페이지 버퍼 그룹(140)으로 전달할 수 있다. 리드 동작 시, 입출력 회로(160)는 페이지 버퍼 그룹(140)으로부터 리드된 데이터를 외부 장치로 출력할 수 있다.
로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들을 제어할 수 있는 소프트웨어 및 하드웨어로 구성될 수 있다. 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(Cop), 페이지 버퍼 신호들(PBSIGS), 로우 어드레스(ADDR#) 및 컬럼 어드레스(ADDC)를 출력할 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 싱글 플래인(single plane) 구조에서는 제1 내지 제i 메모리 블록들(BLK1~BLKi)이 메모리 셀 어레이(110)를 구성할 수 있다. 멀티 플래인(multi plane) 구조에서는 제1 내지 제i 메모리 블록들(BLK1~BLKi)이 하나의 플래인을 구성하고, 메모리 셀 어레이(110)에는 복수의 플래인들이 포함될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 서로 동일하게 구성될 수 있으며, 이 중에서 제i 메모리 블록(BLKi)을 실시 예로써 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 제i 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 제i 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 메모리 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 각각의 메모리 스트링들(ST11~ST1m, ST21~ST2m)은 Z 방향을 따라 연장될 수 있다. 여기서, Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있으며, 기판(substrate)에 대하여 수직한 방향일 수 있다. m은 2 이상의 정수이다.
각각의 메모리 스트링들(ST11~ST1m, ST21~ST2m)은 직렬로 연결된 소스 선택 트랜지스터들(SST), 메모리 셀들(MC) 및 드레인 선택 트랜지스터들(DST)을 포함할 수 있다.
하나의 메모리 스트링(ST11~ST1m, ST21~ST2m 중 어느 하나)에 포함된 소스 선택 트랜지스터들(SST)은 메모리 셀들(MC)과 소스 라인(SL) 사이에서 직렬로 연결될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인들(SSL)에 연결될 수 있다. 또한, 동일한 층에 위치한 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(ST11~ST1m, ST21~ST2m 중 어느 하나)에 포함된 메모리 셀들(MC)은 적어도 하나의 소스 선택 트랜지스터(SST)와 적어도 하나의 드레인 선택 트랜지스터(DST)의 사이에서 직렬로 연결될 수 있다. 메모리 셀들(MC)의 게이트 전극들은 워드 라인들(WL)에 연결될 수 있다. 각각의 워드 라인들(WL)에는 구동에 필요한 동작 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 동일한 워드 라인(WL)에 연결된 메모리 셀들의 그룹은 페이지(PG)가 된다. 메모리 셀들(MC)은 페이지(PG) 단위로 프로그램 또는 리드될 수 있다.
하나의 메모리 스트링(ST11~ST1m, ST21~ST2m 중 어느 하나)에 포함된 드레인 선택 트랜지스터들(DST)은 비트 라인(BL1~BLm)과 메모리 셀들(MC) 사이에서 직렬로 연결될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 동일한 행(X 방향)에 배열된 메모리 스트링들(ST11~ST1m 또는 ST21~ST2m)에 포함된 드레인 선택 트랜지스터들(DST) 중 동일한 층에 형성된 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 서로 상이한 행(X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
제i 메모리 블록(BLKi)에 연결된 소스 선택 라인들(SSL), 워드 라인들(WL) 및 드레인 선택 라인들(DSL)은 제i 로컬 라인들(LLi)에 포함될 수 있다.
제11 스트링(ST11)에 포함된 일부 메모리 셀들(31)의 구조를 구체적으로 설명하면 다음과 같다.
도 4는 메모리 셀의 구조를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록은 기판(substrate)에 수직한 방향(Z)으로 적층된 다수의 워드 라인들(WL) 및 층간 절연막들(IT)과, 워드 라인들(WL) 및 층간 절연막들(IT)을 수직으로 관통하는 플러그(plug; PLG)를 포함하는 스택 구조(stack structure)로 형성될 수 있다. 워드 라인들(WL)과 층간 절연막들(IT)은 교대로 적층될 수 있다. 워드 라인들(WL)은 도전 물질로 형성될 수 있으며, 층간 절연막들(IT)은 절연 물질로 형성될 수 있다.
플러그(PLG)는 워드 라인들(WL) 및 층간 절연막들(IT)을 수직으로 관통하는 수직 홀(VH) 내에 형성될 수 있다. 플러그(PLG)는 갭필막(dap fill layer; GF), 채널막(channel layer; CL) 및 메모리막(memory layer; MR)을 포함할 수 있다. 갭필막(GF)은 수직홀(VH)의 중앙에서 수직 방향(Z)으로 연장된 원기둥 형태로 형성될 수 있다. 채널막(CL)은 갭필막(GF)의 측벽을 둘러싸는 원통 형태로 형성될 수 있으며, 메모리막(MR)은 채널막(CL)의 측벽을 둘러싸는 원통 형태로 형성될 수 있다. 갭필막(GF)은 절연물질로 형성될 수 있으며, 채널막(CL)은 폴리 실리콘으로 형성될 수 있다. 또는, 수직홀(VH)의 중앙에 갭필막(GF) 대신 채널막(CL)이 원기둥 형태로 형성될 수도 있다. 이하 설명되는 본 실시예에서는 수직홀(VH)의 중앙에 갭필막(GF)이 형성된 플러그(PLG)를 예를 들어 설명하도록 한다.
메모리막(MR)은 채널막(CL)의 측벽을 둘러싸는 원통 형태의 터널 절연막(TO), 터널 절연막(TO)의 측벽을 둘러싸는 원통 형태의 전하 트랩막(TR), 전하 트랩막(TR)의 측벽을 둘러싸는 원통 형태의 블로킹막(BK)을 포함할 수 있다. 터널 절연막(TO)은 절연물질인 산화막으로 형성될 수 있으며, 전하 트랩막(TR)은 질화막으로 형성될 수 있으며, 블로킹막(BK)은 절연물질인 산화막으로 형성될 수 있다. 터널 절연막(TO)은 채널막(CL)과 전하 트랩막(TR) 사이에서 전자가 터널링되는 막(layer)이며, 전하 트랩막(TR)은 전자를 트랩(trap)하는 막(layer)이며, 블로킹막(BK)은 전하 트랩막(TR)에 트랩된 전자가 워드 라인(WL)으로 이동하는 것을 차단하는 막(layer)이다.
메모리 셀(cell)은 워드 라인(WL)에 인접한 플러그(PLG)에 형성될 수 있으며, 메모리 셀의 폭(width)은 플러그(PLG)의 폭과 동일할 수 있다. 예를 들면, 플러그(PLG)는 워드 라인들(WL) 및 층간 절연막들(IT)을 수직으로 관통하는 수직홀(VH)의 내부에 형성되므로, 플러그(PLG)의 폭은 수직홀(VH)의 폭에 따라 결정된다.
워드 라인들(WL)에 양전압이 인가되면, 메모리 셀들에 포함된 채널막(CL)에 채널(channel)이 형성될 수 있다. 예를 들면, 메모리 셀들의 문턱전압보다 높은 양전압이 워드 라인(WL)에 인가되면 메모리 셀에 포함된 채널막(CL)에 채널이 형성되고, 이로 인해 메모리 셀이 턴온(turn on)될 수 있다. 채널막(CL)의 전압은 채널 전압이 되며, 채널 전압은 메모리 셀들의 문턱전압 또는 워드 라인들(WL)에 인가되는 전압에 따라 가변될 수 있다.
도 5는 본 발명의 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 5를 참조하면, 로우 디코더(130)는 제1 내지 제i 메모리 블록들(BLK1~BLKi)에 연결된 제1 내지 제i 패스 스위치 그룹들(PSG1~PSGi)과, 제1 내지 제i 패스 스위치 그룹들(PSG1~PSGi)을 선택적으로 활성화시키는 제1 내지 제i 디코더들(DEC1~DECi)을 포함할 수 있다. 예를 들면, 제i 디코더(DECi) 및 제i 패스 스위치 그룹(PSGi)은 하나의 쌍을 이루며, 제i 로우 어드레스(ADDRi)에 따라 제i 메모리 블록(BLKi)을 선택하거나 비선택할 수 있다. 제1 내지 제i 패스 스위치 그룹들(PSG1~PSGi)은 글로벌 라인들(GL)과 제1 내지 제i 로컬 라인들(LL1~LLi) 사이에 각각 연결될 수 있다. 즉, 전압 생성기(120)에서 출력되는 동작 전압들은 글로벌 라인들(GL)을 통해 제1 내지 제i 패스 스위치 그룹들(PSG1~PSGi)에 공통으로 전달될 수 있다. 제1 내지 제i 패스 스위치 그룹들(PSG1~PSGi)은 블록 선택 라인들(BLKSEL1~BLKSELi)을 통해 제1 내지 제i 디코더들(DEC1~DECi)에 연결될 수 있다.
프로그램 동작 시, 전압 생성기(120)가 프로그램 동작에 사용되는 동작 전압들(Vop)을 글로벌 라인들(GL)에 출력하면, 동작 전압들(Vop)은 제1 내지 제i 패스 스위치 그룹들(PSG1~PSGi)에 공통으로 전달될 수 있다. 제1 메모리 블록(BLK1)이 선택되는 경우, 제1 로우 어드레스(ADDR1)에 응답하여 제1 디코더(DEC1)는 양전압의 블록 선택 전압을 제1 블록 선택 라인(BLKSEL1)으로 출력할 수 있다. 제1 패스 스위치 그룹(PSG1)은 제1 블록 선택 라인(BLKSEL1)을 통해 블록 선택 전압이 인가되면, 글로벌 라인들(GL)과 제1 로컬 라인들(LL1)을 서로 연결할 수 있다. 이때, 제2 내지 제i 디코더들(DEC1~DECi)은 제2 내지 제i 어드레스들(ADDR2~ADDRi)에 따라 비활성화되므로, 제2 내지 제i 패스 스위치 그룹들(PSG2~PSGi)은 글로벌 라인들(GL)과 제2 내지 제i 로컬 라인들(LL2~LLi)은 서로 연결되지 않는다. 따라서, 제2 내지 제i 로컬 라인들(LL2~LLi)은 플로팅될 수 있다. 제1 로컬 라인들(LL1)에 동작 전압들(Vop)이 인가되므로, 제1 메모리 블록(BLK1)의 프로그램 동작이 수행될 수 있다.
도 6은 도 5에 도시된 패스 스위치 그룹을 구체적으로 설명하기 위한 도면이다.
도 6을 참조하면, 제i 패스 스위치 그룹(PSGi)은 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)을 포함할 수 있다. 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)은 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이에 연결될 수 있으며, 게이트들이 제i 블록 선택 라인(BLKSELi)에 공통으로 연결될 수 있다. 예를 들면, 글로벌 소스 선택 라인(GSSL)과 소스 선택 라인(SSL) 사이에 제1 패스 스위치(PS1)가 연결될 수 있고, 제1 내지 제n 글로벌 워드 라인들(GWL1~GWLn)과 제1 내지 제n 워드 라인들(WL1~WLn) 사이에 제2 내지 제n+1 패스 스위치들(PS2~PSn+1)이 연결될 수 있으며, 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL) 사이에 제n+2 패스 스위치(PSn+2)가 연결될 수 있다.
제i 블록 선택 라인(BLKSELi)에 양전압의 블록 선택 전압이 인가되면 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)은 동시에 턴온될 수 있다. 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)이 모두 턴온되면, 글로벌 소스 선택 라인(GSSL), 제1 내지 제n 글로벌 워드 라인들(GWL1~GWLn) 및 글로벌 드레인 선택 라인(GDSL)에 인가된 동작 전압들(Vop)은 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)으로 전달될 수 있다.
제i 블록 선택 라인(BLKSELi)에 턴오프 전압이 인가되면 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)은 동시에 턴오프될 수 있다. 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)이 모두 턴오프되면, 글로벌 소스 선택 라인(GSSL), 제1 내지 제n 글로벌 워드 라인들(GWL1~GWLn) 및 글로벌 드레인 선택 라인(GDSL)에는 동작 전압들(Vop)이 인가되지만, 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 플로팅될 수 있다.
도 7 및 도 8은 본 발명의 제1 실시 예에 따른 동작 방법을 설명하기 위한 도면들이다.
도 7은 제1 실시 예에 따른 제i 메모리 블록의 프로그램 동작 방법을 간략히 설명하기 위한 도면이고, 도 8은 제1 실시 예에 따른 제i 메모리 블록의 프로그램 동작 방법을 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 선택된 메모리 셀들의 프로그램 동작은 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 수행될 수 있다. 예를 들면, 프로그램 동작은 선택된 메모리 셀들에 연결된 선택된 워드 라인에 프로그램 전압을 인가하여 수행될 수 있다. 프로그램 동작은 선택된 워드 라인에 인가되는 프로그램 전압을 단계적으로 높이는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. ISPP 방식의 프로그램 동작에서는 제1 내지 제n 루프들(LP1~LPn; n은 양의 정수)이 수행될 수 있다. 제1 내지 제n 루프들(LP1~LPn) 각각은 프로그램 전압을 사용하여 메모리 셀들의 문턱전압을 높이는 서브 프로그램 동작과 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 검증 동작을 포함할 수 있다. 예를 들면, 제1 루프(LP1)에서는 제1 프로그램 전압을 사용하는 제1 서브 프로그램 동작(SPGM1)이 수행될 수 있고, 제1 서브 프로그램 동작(SPGM1)이 수행된 후에는 제1 검증 동작(V1)이 수행될 수 있다. 선택된 메모리 셀들의 문턱전압이 목표전압에 모두 도달하면 제1 검증 동작(V1)은 패스(pass)되고, 선택된 메모리 셀들의 프로그램 동작은 종료될 수 있다. 만약, 선택된 메모리 셀들의 문턱전압이 목표전압에 도달하지 못한 메모리 셀이 검출되면 제1 검증 동작(V1)은 페일(fail)되고, 제2 루프(LP2)가 수행될 수 있다. 제2 루프(LP2)에서는 제1 서브 프로그램 동작(SPGM1)에서 사용된 프로그램 전압보다 높은 프로그램 전압을 사용하는 제2 서브 프로그램 동작(SPGM2)이 수행될 수 있고, 제2 서브 프로그램 동작(SPGM2)이 수행된 메모리 셀들의 문턱전압이 목표전압까지 높아졌는지를 판단하기 위한 제2 검증 동작(V2)이 수행될 수 있다. 이러한 방식으로 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 제1 내지 제n 루프들(LP1~LPn)이 수행될 수 있다. 즉, 제n 루프(LPn)는 제n 서브 프로그램 동작(SPGMn) 및 제n 검증 동작(Vn)을 포함할 수 있으며, 제n 검증 동작(Vn)이 패스(pass)되면 선택된 메모리 셀들의 프로그램 동작은 종료될 수 있다.
선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작이 완료되면, 선택된 페이지에 대한 다음 동작을 위하여 후속 동작(post operation; POP)이 연속적으로 수행될 수 있다.
예를 들면, 제1 실시 예의 후속 동작(POP)에서는 채널 초기화 동작(channel initialization operation; CI) 및 채널 유지 동작(channel maintenance operation; CM)이 수행될 수 있다. 채널 초기화 동작(CI) 및 채널 유지 동작(CM)은 프로그램 동작에서 양전압이 인가된 워드 라인들이 디스차지될 때, 워드 라인들의 전압 저하에 따른 커플링으로 인해 채널들의 전압이 기준 레벨보다 낮아지는 현상을 방지하기 위하여 수행될 수 있다. 여기서 기준 레벨은 0V일 수 있다. 제1 실시 예에 따른 후속 동작(POP)을 구체적으로 설명하면 다음과 같다.
도 8을 참조하면, T1-T2 구간에서는 제n 루프(LPn)의 제n 검증 동작(Vn)이 수행될 수 있다. 제n 검증 동작(Vn)이 패스(pass)되면, T2 시점부터 후속 동작(POP)이 수행될 수 있다.
프로그램 동작이 수행되는 동안 제i 블록 선택 라인(BLKSELi)에는 양전압을 가지는 블록 선택 전압(Vblks)이 인가될 수 있다. 따라서, 글로벌 라인들(GL)에 인가된 전압들은 제I 로컬 라인들(LLi)에 전달될 수 있다. 예를 들면, T1 시점에서, 글로벌 선택된 워드 라인(Sel_GWL)에 검증 전압(Vvf)이 인가되면 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 전달될 수 있고, 글로벌 비선택된 워드 라인들(Unsel_GWL)에 패스 전압(Vpass)이 인가되면 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 전달될 수 있다. 선택된 글로벌 드레인 선택 라인(Sel_GDSL) 및 선택된 글로벌 소스 선택 라인(Sel_GSSL)에 턴온 전압(Von)이 인가되면, 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 전달될 수 있다.
비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Unsel_GSSL)에는 턴오프 전압(Voff)이 인가될 수 있으며, 이에 따라 비선택된 드레인 및 소스 선택 라인들(Unsel_DSL, Unsel_SSL)에도 턴오프 전압(Voff)이 전달될 수 있다. 소스 라인(SL)에는 접지 전압(GND)이 인가될 수 있다.
T2 시점에서 제n 검증 동작(Vn)이 패스되면 선택된 페이지의 프로그램 동작이 완료되므로, T2 시점부터 후속 동작(POP)이 수행될 수 있다. 도 8에 도시된 제1 실시 예에서, 후속 동작(POP)은 채널 초기화 동작(CI) 및 채널 유지 동작(CM)을 포함할 수 있다. 채널 초기화 동작(CI)은 T2-T4 구간에서 수행될 수 있다. 채널 초기화 동작(CI)은 글로벌 선택 라인들(Sel_GDSL, Sel_GSSL, Unsel_GDSL, Unsel_GSSL)에 턴온 전압(Von)을 인가하는 단계(T2-T3), 선택 라인들(Sel_GDSL, Sel_GSSL, Unsel_GDSL, Unsel_GSSL)에 턴오프 전압(Voff)을 인가하는 단계(①), 로컬 라인들을 플로팅하는 단계(②) 및 글로벌 워드라인들을 디스차지하는 단계(③)를 포함할 수 있다. ①, ② 및 ③ 단계들은 순차적으로 수행될 수 있다.
채널 초기화 동작(CI)을 구체적으로 설명하면 다음과 같다.
T2 시점에서, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)에 턴온 전압(Von)이 인가될 수 있다. 즉, T2-T3 구간에서, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)과 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에 턴온 전압(Von)이 인가되므로, 비선택된 드레인 및 소스 선택 라인들(Unsel_DSL, Sel_SSL)과 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에도 턴온 전압(Von)이 전달될 수 있다. 이에 따라, 제i 메모리 블록(BLKi)에 포함된 모든 스트링들의 채널이 초기화될 수 있다.
T3 시점에서, 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)과 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)에 턴오프 전압(Voff)이 인가될 수 있다(①). 또한, T3 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에는 양전압의 레벨을 가지는 보상 전압(Vcom)이 인가될 수 있다. 보상 전압(Vcom)은 검증 전압(Vvf)보다 높고 패스 전압(Vpass)보다 낮은 레벨을 가질 수 있다. T3-T4 구간에서도 제i 블록 선택 라인(BLKSELi)에는 블록 선택 전압(Vblks)이 인가되므로, 제i 로컬 라인들(LLi)에 포함된 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에도 턴오프 전압(Voff)이 전달될 수 있다. 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에 턴오프 전압(Voff)이 인가되면, 선택된 메모리 셀들이 포함된 스트링들의 채널들은 플로팅(floating)될 수 있다. 또한, 제i 로컬 라인들(LLi)에 포함된 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에는 보상 전압(Vcom)이 전달될 수 있다.
채널 유지 동작(CM)을 구체적으로 설명하면 다음과 같다. T4 시점에서, 제i 로컬 라인들(LLi)을 플로팅시키기 위하여 제i 블록 선택 라인(BLKSELi)에 턴오프 전압(Voff)이 인가될 수 있다(②). 턴오프 전압(Voff)은 접지 전압(GND)일 수 있다. 제i 블록 선택 라인(BLKSELi)에 턴오프 전압(Voff)이 인가되면, 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이에 연결된 패스 스위치들(도 6의 PS1~PSn+2)이 모두 턴오프(turn off)되므로, 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이의 연결은 차단될 수 있다. 이에 따라, 선택된 드레인 및 소스 라인들(Sel_DSL, Sel_SSL)은 턴오프 전압(Voff)이 인가된 상태에서 플로팅될 수 있고, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)은 보상 전압(Vcom)이 인가된 상태에서 플로팅(FLT)될 수 있다.
T5 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)의 전압은 낮게 조절될 수 있다. 예를 들면, T5 시점에서는, 채널 초기화 동작(CI)이 수행될 때 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가된 전압보다 낮은 레벨을 가지도록 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가되는 전압이 낮아질 수 있다. 예를 들면, T5 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)의 전압은 접지 전압(GND)까지 낮아지거나 접지 전압(GND)보다 높고 검증 전압(Vvf)보다 낮은 양전압(Vpos)까지 낮아질 수 있다. 이때, 패스 스위치들(도 6의 PS1~PSn+2)이 모두 턴오프된 상태이므로, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)은 플로팅(FLT) 상태로 유지될 수 있다. 따라서, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)이 연결된 메모리 블록에서, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지는 현상이 방지될 수 있다. 즉, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지면 다음에 수행될 리드 동작 시 메모리 셀들의 데이터에 대한 신뢰도가 저하될 수 있으므로, 본 실시 예에서는 채널들의 전압이 기준 레벨보다 낮아지지 않도록 함으로써 메모리 장치의 신뢰도를 개선할 수 있다. 따라서, T5 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가되는 전압은 접지 전압(GND)보다 양전압(Vpos)까지 낮추는 것이 바람직하다. 왜냐하면, 패스 스위치들(도 6의 PS1~PSn+2)에서 누설이 발생할 수도 있으므로, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)의 전압이 낮아지는 것을 효과적으로 방지하기 위하여, 로직 회로(도 1의 170)는 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 양전압(Vpos)이 인가되도록 전압 생성부(도 1의 120)를 제어할 수 있다.
도 9 및 도 10은 본 발명의 제2 실시 예에 따른 동작 방법을 설명하기 위한 도면들이다.
도 9는 제2 실시 예에 따른 동작 방법을 간략히 설명하기 위한 도면이고, 도 10은 제2 실시 예에 따른 동작 방법을 구체적으로 설명하기 위한 도면이다.
도 9를 참조하면, 선택된 메모리 셀들의 프로그램 동작은 도 7에서 설명된 방법과 동일하게 수행될 수 있고, 후속 동작(POP)에서 제n+1 서브 프로그램 동작(SPGMn+1)이 추가로 수행될 수 있다. 예를 들면, 제n 루프(LPn)에서 수행되는 제n 검증 동작(Vn)이 패스되면, 제n+1 서브 프로그램 동작(SPGMn+1)이 수행된 후 채널 초기화 동작(CI) 및 채널 유지 동작(CM)이 수행될 수 있다. 제n+1 서브 프로그램 동작(SPGMn+1)은 선택된 페이지의 프로그램 동작이 완료된 후에 선택된 워드 라인(SEL_WL)에 프로그램 전압을 추가적으로 인가함으로써, 메모리 셀들의 문턱전압의 분포 폭을 좁히기 위하여 수행될 수 있다.
도 10을 참조하면, T1-T2 구간에서는 제n 루프(LPn)의 제n 검증 동작(Vn)이 수행될 수 있다. 제n 검증 동작(Vn)이 패스(pass)되면, T2 시점부터 후속 동작(POP)이 수행될 수 있다.
프로그램 동작이 수행되는 동안 제i 블록 선택 라인(BLKSELi)에는 양전압을 가지는 블록 선택 전압(Vblks)이 인가될 수 있다. 따라서, 글로벌 라인들(GL)에 인가된 전압들은 제i 로컬 라인들(LLi)에 전달될 수 있다. 예를 들면, T1 시점에서, 글로벌 선택된 워드 라인(Sel_GWL)에 검증 전압(Vvf)이 인가되면 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 전달될 수 있고, 글로벌 비선택된 워드 라인들(Unsel_GWL)에 패스 전압(Vpass)이 인가되면 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 전달될 수 있다. 선택된 글로벌 드레인 선택 라인(Sel_GDSL) 및 선택된 글로벌 소스 선택 라인(Sel_GSSL)에 턴온 전압(Von)이 인가되면, 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 전달될 수 있다.
비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Unsel_GSSL)에는 턴오프 전압(Voff)이 인가될 수 있으며, 이에 따라 비선택된 드레인 및 소스 선택 라인들(Unsel_DSL, Unsel_SSL)에도 턴오프 전압(Voff)이 전달될 수 있다. 소스 라인(SL)에는 접지 전압(GND)이 인가될 수 있다.
T2 시점에서 제n 검증 동작(Vn)이 패스되면 선택된 페이지의 프로그램 동작이 완료되므로, T2 시점부터 후속 동작(POP)이 수행될 수 있다. 도 10에 도시된 제2 실시 예에서, 후속 동작(POP)은 제n+1 서브 프로그램 동작(SPGMn+1) 및 채널 초기화 동작(CI)을 포함할 수 있다.
T2 시점에서, 글로벌 라인들(GL) 및 제i 로컬 라인들(LLi)이 모두 디스차지되고, 이어서 선택된 글로벌 워드 라인(Sel_GWL)에 프로그램 전압(Vpgm)이 인가될 수 있다. 프로그램 전압(Vpgm)은 제n 서브 프로그램 동작(SPGMn)에서 사용된 프로그램 전압과 동일한 레벨을 가지거나, 제n 서브 프로그램 동작(SPGMn)에서 사용된 프로그램 전압보다 낮은 레벨을 가질 수 있다. 선택된 글로벌 워드 라인(Sel_GWL)에 프로그램 전압(Vpgm)이 인가될 때, 비선택된 글로벌 워드 라인들(Unsel_GWL)에는 패스 전압(Vpass)이 인가되고, 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에는 턴온 전압(Von)이 인가될 수 있다. 이때, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Unsel_GSSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
제i 블록 선택 라인(BLKSELi)에 블록 선택 전압(Vblks)이 인가되므로, 글로벌 라인들(GL)에 인가된 전압들은 제i 로컬 라인들(LLi)에게 전달될 수 있다. 선택된 워드 라인(Sel_WL)에 프로그램 전압(Vpgm)이 일정 시간 동안 인가된 후, 채널 초기화 동작(CI)이 수행될 수 있다.
채널 초기화 동작(CI)은 글로벌 선택 라인들(Sel_GDSL, Sel_GSSL, Unsel_GDSL, Unsel_GSSL)에 턴온 전압(Von)을 인가하는 단계(T2-T3), 선택 라인들(Sel_GDSL, Sel_GSSL, Unsel_GDSL, Unsel_GSSL)에 턴오프 전압(Voff)을 인가하는 단계(①), 로컬 라인들을 플로팅하는 단계(②) 및 글로벌 워드라인들을 디스차지하는 단계(③)를 포함할 수 있다. ①, ② 및 ③ 단계들은 순차적으로 수행될 수 있다.
채널 초기화 동작(CI)을 구체적으로 설명하면 다음과 같다.
T3 시점에서, 선택된 글로벌 워드 라인(Sel_GWL)에는 프로그램 전압(Vpgm)보다 낮은 보상 전압(Vcom)이 인가될 수 있다. 보상 전압(Vcom)은 패스 전압(Vpass)보다 낮고 접지 전압(GND)보다 높은 레벨을 가질 수 있다. 이에 따라, 선택된 워드 라인(Sel_WL)과 비선택된 워드 라인들(Unsel_WL)에는 서로 동일한 레벨을 가지는 전압들이 인가될 수 있다.
선택된 워드 라인(Sel_WL)에 보상 전압(Vcom)이 일정 시간 동안 인가된 후, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)에 턴온 전압(Von)이 인가될 수 있다. 즉, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)과 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에 턴온 전압(Von)이 인가되므로, 비선택된 드레인 및 소스 선택 라인들(Unsel_DSL, Sel_SSL)과 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에도 턴온 전압(Von)이 전달될 수 있다. 이에 따라, 제i 메모리 블록(BLKi)에 포함된 모든 스트링들의 채널이 초기화될 수 있다.
T4 시점에서, 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)과 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)에 턴오프 전압(Voff)이 계속 인가될 수 있다(①). 또한, T4 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에는 양전압의 레벨을 가지는 보상 전압(Vcom)이 인가될 수 있다. 보상 전압(Vcom)은 검증 전압(Vvf)보다 높고 패스 전압(Vpass)보다 낮은 레벨을 가질 수 있다. T4-T5 구간에서도 제i 블록 선택 라인(BLKSELi)에는 블록 선택 전압(Vblks)이 인가되므로, 제i 로컬 라인들(LLi)에 포함된 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에도 턴오프 전압(Voff)이 전달될 수 있다. 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에 턴오프 전압(Voff)이 인가되면, 선택된 메모리 셀들이 포함된 스트링들의 채널들은 플로팅(floating)될 수 있다. 또한, 제i 로컬 라인들(LLi)에 포함된 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에는 보상 전압(Vcom)이 전달될 수 있다.
채널 유지 동작(CM)을 구체적으로 설명하면 다음과 같다.
T5 시점에서, 제i 로컬 라인들(LLi)을 플로팅시키기 위하여 제i 블록 선택 라인(BLKSELi)에 턴오프 전압(Voff)이 인가될 수 있다(②). 턴오프 전압(Voff)은 접지 전압(GND)일 수 있다. 제i 블록 선택 라인(BLKSELi)에 턴오프 전압(Voff)이 인가되면, 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이에 연결된 패스 스위치들(도 6의 PS1~PSn+2)이 모두 턴오프(turn off)되므로, 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이의 연결은 차단될 수 있다. 이에 따라, 선택된 드레인 및 소스 라인들(Sel_DSL, Sel_SSL)은 턴오프 전압(Voff)이 인가된 상태에서 플로팅될 수 있고, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)은 보상 전압(Vcom)이 인가된 상태에서 플로팅(FLT)될 수 있다.
T6 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)의 전압은 낮게 조절될 수 있다(③). 예를 들면, T6 시점에서는, 채널 초기화 동작(CI)이 수행될 때 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가된 전압보다 낮은 레벨을 가지도록 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가되는 전압이 낮아질 수 있다. 예를 들면, T6 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)의 전압은 접지 전압(GND)까지 낮아지거나 접지 전압(GND)보다 높고 검증 전압(Vvf)보다 낮은 양전압(Vpos)까지 낮아질 수 있다. 이때, 패스 스위치들(도 6의 PS1~PSn+2)이 모두 턴오프된 상태이므로, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)은 플로팅(FLT) 상태로 유지될 수 있다. 따라서, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)이 연결된 메모리 블록에서, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지는 현상이 방지될 수 있다. 즉, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지면 다음에 수행될 리드 동작 시 메모리 셀들의 데이터에 대한 신뢰도가 저하될 수 있으므로, 본 실시 예에서는 채널들의 전압이 기준 레벨보다 낮아지지 않도록 함으로써 메모리 장치의 신뢰도를 개선할 수 있다. 따라서, T6 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가되는 전압은 접지 전압(GND)보다 높은 양전압(Vpos)까지 낮추는 것이 바람직하다. 왜냐하면, 패스 스위치들(도 6의 PS1~PSn+2)에서 누설이 발생할 수도 있으므로, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)의 전압이 낮아지는 것을 효과적으로 방지하기 위하여, 로직 회로(도 1의 170)는 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 양전압(Vpos)이 인가되도록 전압 생성부(도 1의 120)를 제어할 수 있다.
도 11 및 도 12는 본 발명의 제3 실시 예에 따른 동작 방법을 설명하기 위한 도면들이다.
도 11은 제3 실시 예에 따른 동작 방법을 간략히 설명하기 위한 도면이고, 도 12는 제3 실시 예에 따른 동작 방법을 구체적으로 설명하기 위한 도면이다.
도 11을 참조하면, 선택된 메모리 셀들의 프로그램 동작은 도 7에서 설명된 방법과 동일하게 수행될 수 있고, 후속 동작(POP)에서 제n+1 서브 프로그램 동작(SPGMn+1) 및 채널 보상 동작(CP)이 추가로 수행될 수 있다. 예를 들면, 제n 루프(LPn)에서 수행되는 제n 검증 동작(Vn)이 패스되면, 제n+1 서브 프로그램 동작(SPGMn+1), 채널 초기화 동작(CI) 및 채널 유지 동작(CM)이 순차적으로 수행될 수 있다. 제n+1 서브 프로그램 동작(SPGMn+1)은 선택된 페이지의 프로그램 동작이 완료된 후에 선택된 워드 라인(Sel_WL)에 프로그램 전압을 추가적으로 인가함으로써, 메모리 셀들의 문턱전압의 분포 폭을 좁히기 위하여 수행될 수 있다. 채널 초기화 동작(CI) 및 채널 유지 동작(CM)은 프로그램 동작에서 양전압이 인가된 워드 라인들이 디스차지될 때, 워드 라인들의 전압 저하에 따른 커플링으로 인해 채널들의 전압이 기준 레벨보다 낮아지는 현상을 방지하기 위하여 수행될 수 있다. 도 11에 도시된 제3 실시 예에서는, 도 9에 도시된 채널 초기화 동작(CI)과는 다르게, 라인들을 디스차지하는 동작과 워드 라인들에 인가된 전압을 순차적으로 감소시키는 단계가 포함될 수 있다.
도 12를 참조하면, T1-T2 구간에서는 제n 루프(LPn)의 제n 검증 동작(Vn)이 수행될 수 있다. 제n 검증 동작(Vn)이 패스(pass)되면, T2 시점부터 후속 동작(POP)이 수행될 수 있다.
프로그램 동작이 수행되는 동안 제i 블록 선택 라인(BLKSELi)에는 양전압을 가지는 블록 선택 전압(Vblks)이 인가될 수 있다. 따라서, 글로벌 라인들(GL)에 인가된 전압들은 제I 로컬 라인들(LLi)에 전달될 수 있다. 예를 들면, T1 시점에서, 글로벌 선택된 워드 라인(Sel_GWL)에 검증 전압(Vvf)이 인가되면 선택된 워드 라인(Sel_WL)에 검증 전압(Vvf)이 전달될 수 있고, 글로벌 비선택된 워드 라인들(Unsel_GWL)에 패스 전압(Vpass)이 인가되면 비선택된 워드 라인들(Unsel_WL)에 패스 전압(Vpass)이 전달될 수 있다. 선택된 글로벌 드레인 선택 라인(Sel_GDSL) 및 선택된 글로벌 소스 선택 라인(Sel_GSSL)에 턴온 전압(Von)이 인가되면, 선택된 드레인 선택 라인(Sel_DSL) 및 선택된 소스 선택 라인(Sel_SSL)에 턴온 전압(Von)이 전달될 수 있다.
비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Unsel_GSSL)에는 턴오프 전압(Voff)이 인가될 수 있으며, 이에 따라 비선택된 드레인 및 소스 선택 라인들(Unsel_DSL, Unsel_SSL)에도 턴오프 전압(Voff)이 전달될 수 있다. 소스 라인(SL)에는 접지 전압(GND)이 인가될 수 있다.
T2 시점에서 제n 검증 동작(Vn)이 패스되면 선택된 페이지의 프로그램 동작이 완료되므로, T2 시점부터 후속 동작(POP)이 수행될 수 있다. 도 12에 도시된 제3 실시 예에서, 후속 동작(POP)은 제n+1 서브 프로그램 동작(SPGMn+1), 채널 초기화 동작(CI) 및 채널 유지 동작(CM)을 포함할 수 있다.
T2 시점에서, 글로벌 라인들(GL) 및 제i 로컬 라인들(LLi)이 모두 디스차지되고, 이어서 선택된 글로벌 워드 라인(Sel_GWL)에 프로그램 전압(Vpgm)이 인가될 수 있다. 프로그램 전압(Vpgm)은 제n 서브 프로그램 동작(SPGMn)에서 사용된 프로그램 전압과 동일한 레벨을 가지거나, 제n 서브 프로그램 동작(SPGMn)에서 사용된 프로그램 전압보다 낮은 레벨을 가질 수 있다. 선택된 글로벌 워드 라인(Sel_GWL)에 프로그램 전압(Vpgm)이 인가될 때, 비선택된 글로벌 워드 라인들(Unsel_GWL)에는 패스 전압(Vpass)이 인가되고, 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에는 턴온 전압(Von)이 인가될 수 있다. 이때, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Unsel_GSSL)에는 턴오프 전압(Voff)이 인가될 수 있다.
제i 블록 선택 라인(BLKSELi)에 블록 선택 전압(Vblks)이 인가되므로, 글로벌 라인들(GL)에 인가된 전압들은 제i 로컬 라인들(LLi)에게 전달될 수 있다. 선택된 워드 라인(Sel_WL)에 프로그램 전압(Vpgm)이 일정 시간 동안 인가된 후, T3-T5 구간에서 채널 보상 동작(CP)이 수행될 수 있다.
T3 시점에서 글로벌 라인들(GL) 및 제i 로컬 라인들(LLi)이 모두 디스차지된 후, T4 시점에서 글로벌 워드 라인들(Sel_GWL, Unsel_GWL) 및 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에 보상 전압(Vcom)이 인가될 수 있다. 보상 전압(Vcom)은 패스 전압(Vpass)보다 낮고 패스 전압(Vpass)보다 높은 전압으로 설정될 수 있다. 제i 블록 선택 라인(BLKSELi)에 블록 선택 전압(Vblks)이 인가되므로, 보상 전압(Vcom)은 선택된 워드 라인(Sel_WL), 비선택된 워드 라인들(Unsel_WL), 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에 전달될 수 있다. T5 시점이 시작되기 이전에, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)에 턴온 전압(Von)이 인가될 수 있다. 즉, 비선택된 글로벌 드레인 및 소스 선택 라인들(Unsel_GDSL, Sel_GSSL)과 선택된 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에 턴온 전압(Von)이 인가되므로, 비선택된 드레인 및 소스 선택 라인들(Unsel_DSL, Sel_SSL)과 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에도 턴온 전압(Von)이 전달될 수 있다. 이에 따라, 제i 메모리 블록(BLKi)에 포함된 모든 스트링들의 채널이 초기화될 수 있다.
T5 시점에서, 글로벌 드레인 및 소스 선택 라인들(Sel_GDSL, Sel_GSSL)에 턴오프 전압(Voff)이 인가될 수 있다(①). 제i 블록 선택 라인(BLKSELi)에는 블록 선택 전압(Vblks)이 인가되므로, 제i 로컬 라인들(LLi)에 포함된 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에도 턴오프 전압(Voff)이 전달될 수 있다. 선택된 드레인 및 소스 선택 라인들(Sel_DSL, Sel_SSL)에 턴오프 전압(Voff)이 인가되면, 선택된 메모리 셀들이 포함된 스트링들의 채널들은 플로팅(floating)될 수 있다.
T5-T6 구간에서, 글로벌 워드 라인들(Sel_GWL, Unsel_GWL)의 전압은 단계적으로 낮아질 수 있다. 예를 들면, T5 시점까지 글로벌 워드 라인들(Sel_GWL, Unsel_GWL)에 보상 전압(Vcom)이 인가되면, T5-T6 구간에서는 보상 전압(Vcom)보다 낮은 전압들이 글로벌 워드 라인들(Sel_GWL, Unsel_GWL)에 단계적으로 인가될 수 있다. 글로벌 워드 라인들(Sel_GWL, Unsel_GWL)에 인가되는 전압이 단계적으로 낮아지면, 제i 로컬 라인들(LLi)에 포함된 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)에도 단계적으로 낮아지는 전압들이 순차적으로 인가될 수 있다. T5-T6 구간에서 글로벌 워드 라인들(Sel_GWL, Unsel_GWL)의 전압은 접지 전압(GND)보다 높은 레벨을 가지는 제1 양전압(Vpos1)까지 낮아질 수 있다.
채널 유지 동작(CM)을 구체적으로 설명하면 다음과 같다.
T6 시점에서, 제i 로컬 라인들(LLi)을 플로팅시키기 위하여 제i 블록 선택 라인(BLKSELi)에 턴오프 전압(Voff)이 인가될 수 있다(②). 턴오프 전압(Voff)은 접지 전압(GND)일 수 있다. 제i 블록 선택 라인(BLKSELi)에 턴오프 전압(Voff)이 인가되면, 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이에 연결된 패스 스위치들(도 6의 PS1~PSn+2)이 모두 턴오프(turn off)되므로, 글로벌 라인들(GL)과 제i 로컬 라인들(LLi) 사이의 연결은 차단될 수 있다. 이에 따라, 선택된 드레인 및 소스 라인들(Sel_DSL, Sel_SSL)은 턴오프 전압(Voff)이 인가된 상태에서 플로팅될 수 있고, 선택된 워드 라인(Sel_WL) 및 비선택된 워드 라인들(Unsel_WL)은 제1 양전압(Vpos1)이 인가된 상태에서 플로팅(FLT)될 수 있다.
T7 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)은 제1 양전압(Vpos1)에서 제2 양전압(Vpos2)으로 낮아질 수 있다(③). 제2 양전압(Vpos2)은 제1 양전압(Vpos1)과 접지 전압(GND) 사이의 레벨로 설정될 수 있다. 예를 들면, 예를 들면, T7 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)의 전압은 접지 전압(GND)까지 낮아지거나 접지 전압(GND)보다 높고 제1 양전압(Vpos1)보다 낮은 제2 양전압(Vpos2)까지 낮아질 수 있다. 이때, 패스 스위치들(도 6의 PS1~PSn+2)이 모두 턴오프된 상태이므로, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)은 플로팅(FLT) 상태로 유지될 수 있다. 따라서, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)이 연결된 메모리 블록에서, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지는 현상이 방지될 수 있다. 즉, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지면 다음에 수행될 리드 동작 시 메모리 셀들의 데이터에 대한 신뢰도가 저하될 수 있으므로, 본 실시 예에서는 채널들의 전압이 기준 레벨보다 낮아지지 않도록 함으로써 메모리 장치의 신뢰도를 개선할 수 있다. 따라서, T7 시점에서, 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 인가되는 전압은 접지 전압(GND)보다 높은 제2 양전압(Vpos2)까지 낮추는 것이 바람직하다. 왜냐하면, 패스 스위치들(도 6의 PS1~PSn+2)에서 누설이 발생할 수도 있으므로, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)의 전압이 낮아지는 것을 효과적으로 방지하기 위하여, 로직 회로(도 1의 170)는 글로벌 워드 라인들(Sel_GWL 및 Unsel_GWL)에 제2 양전압(Vpos2)이 인가되도록 전압 생성부(도 1의 120)를 제어할 수 있다. 따라서, 제i 로컬 라인들(LLi)에 포함된 워드 라인들(Sel_WL, Unsel_WL)이 연결된 메모리 블록에서, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지는 현상이 방지될 수 있다. 즉, 스트링들의 채널들의 전압이 기준 레벨보다 낮아지면 다음에 수행될 리드 동작 시 메모리 셀들의 데이터에 대한 신뢰도가 저하될 수 있으므로, 본 실시 예에서는 채널들의 전압이 기준 레벨보다 낮아지지 않도록 함으로써 메모리 장치의 신뢰도를 개선할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 로우 디코더를 구체적으로 설명하기 위한 도면이다.
도 13을 참조하면, 로우 디코더(130a)는 복수의 디코더들(DEC1~DEC(i/2)) 및 복수의 패스 스위치 그룹들(PSG1~PSGi)을 포함할 수 있으며, 하나의 디코더가 2개 이상의 패스 스위치 그룹들을 동시에 턴온 또는 턴오프하도록 구성될 수 있다. 이를 위해, 전압 생성기도 복수개 포함될 수 있다. 전압 생성기는 하나의 디코더에 의해 동작하는 패스 스위치 그룹들의 개수만큼 포함될 수 있다. 예를 들면, 제1 디코더(DEC1)에 제1 및 제2 패스 스위치 그룹들(PSG1, PSG2)이 공통으로 연결되면, 하나의 디코더가 두 개의 패스 스위치 그룹들을 제어하므로 전압 생성기는 제1 및 제2 패스 스위치 그룹들(PSG1, PSG2) 각각에 전압을 출력하도록 구성된 제1 전압 생성기(120a) 및 제2 전압 생성기(120b)를 포함할 수 있다. 즉, 제1 및 제2 패스 스위치 그룹들(PSG1, PSG2)은 제1 블록 선택 라인(BLKSEL1)에 공통으로 연결되며, 제1 디코더(DEC1)는 제1 로우 어드레스(ADDR1)에 응답하여 제1 블록 선택 라인(BLKSEL1)으로 블록 선택 전압을 출력할 수 있다.
제1 전압 생성기(120a)는 제1 글로벌 라인들(1GL)을 통해 제1 패스 스위치 그룹(PSG1)에 연결되고, 제2 전압 생성기(120b)는 제2 글로벌 라인들(2GL)을 통해 제2 패스 스위치 그룹(PSG2)에 연결될 수 있다. 제1 및 제2 전압 생성기(120a, 120b) 중에서 어느 하나가 활성화되면, 다른 하나는 비활성될 수 있다.
제1 메모리 블록(BLK1)이 선택되는 경우를 예를 들어 설명하면 다음과 같다.
제1 전압 생성기(120a)는 제1 글로벌 라인들(1GL)을 통해 동작 전압들(Vop)을 출력할 수 있고, 제2 전압 생성기(120b)는 제2 글로벌 라인들(2GL)을 통해 접지 전압(GND)을 출력할 수 있다. 제1 글로벌 라인들(1GL)에 연결된 홀수 번째 패스 스위치 그룹들(PSG1, PSG3, ... , PSGi-1)에는 동작 전압들(Vop)이 인가된다. 제1 로우 어드레스(ADDR1)에 응답하여 제1 디코더(DEC1)가 블록 선택 전압을 제1 블록 선택 라인(BLKSEL1)으로 출력하면, 제1 및 제2 패스 스위치 그룹들(PSG1, PSG2)에 포함된 패스 스위치들은 모두 턴온(ON) 될 수 있다. 제2 내지 제i/2 로우 어드레스들(ADDR2~ADDR(i/2))에 응답하여 나머지 짝수 번째 패스 스위치 그룹들(PSG2, ... , PSGi)은 모두 비활성화되므로, 짝수 번째 패스 스위치 그룹들(PSG2, ... , PSGi)에 포함된 패스 스위치들은 모두 턴오프(OFF)될 수 있다. 따라서, 제1 로컬 라인들(LL1)에만 동작 전압들(Vop)이 전달될 수 있고, 제2 로컬 라인들(LL2)에는 접지 전압(GND)이 인가될 수 있으며, 나머지 제3 내지 제i 로컬 라인들(LL3~LLi)은 플로팅(FLT)될 수 있다.
도 14는 도 13에 도시된 패스 스위치 그룹을 구체적으로 설명하기 위한 도면이다.
도 14를 참조하면, 제1 및 제2 패스 스위치 그룹들(PSG1, PSG2)에 각각 포함된 패스 스위치들(PS1~PSn+2)의 게이트들은 모두 제1 블록 선택 라인(BLKSEL1)에 공통으로 연결될 수 있다.
제1 패스 스위치 그룹(PSG1)에 포함된 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)은 제1 글로벌 라인들(1GL)과 제1 로컬 라인들(LL1) 사이에 연결될 수 있다. 예를 들면, 제1 글로벌 라인들(1GL)에 포함된 글로벌 소스 선택 라인(GSSL)과 제1 로컬 라인들(LL1)에 포함된 소스 선택 라인(SSL) 사이에 제1 패스 스위치(PS1)가 연결될 수 있다. 이러한 방식으로 제1 내지 제n 글로벌 워드 라인들(GWL1~GWLn)과 제1 내지 제n 워드 라인들(WL1~WLn) 사이에 제2 내지 제n+1 패스 스위치들(PS2~PSn+1)이 연결될 수 있으며, 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL) 사이에 제n+2 패스 스위치(PSn+2)가 연결될 수 있다. 제2 글로벌 라인들(2GL)에 포함된 글로벌 소스 선택 라인(GSSL)과 제2 로컬 라인들(LL2)에 포함된 소스 선택 라인(SSL) 사이에 제1 패스 스위치(PS1)가 연결될 수 있다. 이러한 방식으로 제1 내지 제n 글로벌 워드 라인들(GWL1~GWLn)과 제1 내지 제n 워드 라인들(WL1~WLn) 사이에 제2 내지 제n+1 패스 스위치들(PS2~PSn+1)이 연결될 수 있으며, 글로벌 드레인 선택 라인(GDSL)과 드레인 선택 라인(DSL) 사이에 제n+2 패스 스위치(PSn+2)가 연결될 수 있다.
제1 블록 선택 라인(BLKSEL1)에 양전압의 블록 선택 전압이 인가되면 제1 및 제2 패스 스위치 그룹들(PSG1, PSG2)에 포함된 제1 내지 제n+2 패스 스위치들(PS1~PSn+2)은 동시에 턴온되므로, 제2 로컬 라인들(LL2)은 제2 글로벌 라인들(2GL)에 연결되고, 제1 로컬 라인들(LL1)은 제1 글로벌 라인들(1GL)에 연결될 수 있다. 제2 글로벌 라인들(2GL)에는 접지 전압(GND)이 인가되므로 제2 로컬 라인들(LL2)에는 접지 전압(GND)이 전달될 수 있고, 제1 글로벌 라인들(1GL)에는 동작 전압들(Vop)이 인가되므로 제1 로컬 라인들(LL1)에 동작 전압들(Vop)이 전달될 수 있다.
도 13 및 도 14에 도시된 장치에서도 상술한 도 7 내지 도 12에 도시된 실시 예에 따라 프로그램 동작 및 후속 동작이 수행될 수 있다.
도 15는 본 발명의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)와 호스트(2000) 사이에서 통신하는 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(1000)에는 복수의 메모리 장치들(1100)이 포함될 수 있으며, 메모리 장치들(1100) 각각은 상술한 실시 예에 따라 프로그램 동작을 수행할 수 있다. 메모리 장치들(1100)은 적어도 하나의 채널(channel)을 통해 컨트롤러(1200)에 연결될 수 있다. 예를 들면, 하나의 채널에 다수의 메모리 장치들(1100)이 연결될 수 있으며, 다수의 채널들이 컨트롤러(1200)에 연결된 경우에도 다수의 메모리 장치들(1100)이 각각의 채널에 연결될 수 있다.
컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(2000)의 요청(request)에 따라 메모리 장치(1100)를 제어하거나, 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 16은 본 발명의 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 장치(1100)는 상술한 실시 예에 따라 프로그램 동작을 수행할 수 있으며, 메모리 장치(1100)에 프로그램된 데이터는 리드 동작 시 컨트롤러(1200)의 제어에 따라 카드 인터페이스(7100)를 통하여 출력될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
1100: 메모리 장치 110: 메모리 셀 어레이
120, 120a, 120b: 전압 생성기 130, 130a: 로우 디코더
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로 170: 로직 회로

Claims (21)

  1. 로컬 라인들에 연결된 복수의 메모리 셀들이 포함된 복수의 스트링들을 포함하는 메모리 블록;
    동작 전압들을 생성하고, 상기 동작 전압들을 글로벌 라인들로 출력하는 전압 생성기;
    블록 선택 전압에 응답하여 상기 글로벌 라인들과 상기 로컬 라인들을 서로 연결 또는 차단하는 패스 스위치 그룹;
    로우 어드레스에 응답하여 상기 블록 선택 전압을 출력하는 디코더; 및
    상기 메모리 블록의 선택된 페이지에 포함된 선택된 메모리 셀들의 프로그램 동작이 완료되면, 상기 스트링들의 채널(channel)을 초기화시킨 후 상기 로컬 라인들을 플로팅시키고, 상기 글로벌 라인들의 전압이 상기 스트링들의 채널(channel)을 초기화시킬 때의 상기 글로벌 라인들의 전압보다 낮아지도록 상기 디코더 및 상기 전압 생성기를 제어하는 로직 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 전압 생성기는,
    상기 글로벌 라인들을 통해 프로그램 전압, 검증 전압, 패스 전압, 보상 전압, 턴온 전압, 턴오프 전압 또는 접지 전압을 출력하도록 구성된 메모리 장치.
  3. 제2항에 있어서,
    상기 프로그램 전압, 상기 검증 전압 및 상기 패스 전압은 접지 전압보다 높게 설정되고,
    상기 패스 전압은 상기 검증 전압보다 높게 설정되고,
    상기 프로그램 전압은 상기 패스 전압보다 높게 설정되는 메모리 장치.
  4. 제3항에 있어서,
    상기 보상 전압은 상기 검증 전압보다 높고 상기 패스 전압보다 낮게 설정되는 메모리 장치.
  5. 제1항에 있어서, 상기 패스 스위치 그룹은,
    상기 글로벌 라인들과 상기 로컬 라인들 사이에 연결되고, 상기 블록 선택 전압에 따라 동시에 턴온 또는 턴오프되는 복수의 스위치들을 포함하는 메모리 장치.
  6. 제2항에 있어서, 상기 로직 회로는,
    상기 선택된 페이지에 포함된 상기 선택된 메모리 셀들의 프로그램 동작이 완료되면,
    상기 글로벌 라인들에 포함된 글로벌 드레인 및 소스 선택 라인들에 상기 턴온 전압을 인가하여 상기 채널을 초기화시킨 후, 상기 글로벌 라인들에 상기 턴오프 전압을 인가하여 상기 채널이 플로팅되도록 상기 전압 생성기를 제어하고,
    상기 글로벌 라인들과 상기 로컬 라인들을 서로 차단하여 상기 로컬 라인들이 플로팅되도록 상기 디코더를 제어하고,
    상기 로컬 라인들이 플로팅된 상태에서, 상기 글로벌 라인들에 포함된 글로벌 워드 라인들에 낮은 전압이 인가되도록 상기 전압 생성기를 제어하는 메모리 장치.
  7. 제6항에 있어서, 상기 로직 회로는,
    상기 채널이 플로팅된 후, 상기 글로벌 워드 라인들에 상기 보상 전압이 인가되도록 상기 전압 생성기를 제어하는 메모리 장치.
  8. 제6항에 있어서,
    상기 글로벌 워드 라인들에 인가되는 상기 낮은 전압은 상기 접지 전압보다 높은 양전압인 메모리 장치.
  9. 글로벌 라인들을 통해 동작 전압들을 출력하는 전압 생성기와, 상기 글로벌 라인들에 인가된 상기 동작 전압들을 로컬 라인들로 전달하는 패스 스위치들과, 상기 로컬 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 블록이 제공되는 단계;
    상기 글로벌 라인들과 상기 로컬 라인들을 서로 연결하는 단계;
    상기 로컬 라인들 중 선택된 워드 라인에 연결된 선택된 메모리 셀들의 프로그램 동작을 수행하는 단계;
    상기 프로그램 동작이 완료되면, 상기 메모리 셀들이 포함된 스트링들의 채널들을 초기화시키는 단계;
    상기 채널들이 초기화되면, 상기 채널들을 플로팅시키는 단계;
    상기 채널들이 플로팅되면, 상기 글로벌 라인들과 상기 로컬 라인들을 서로 차단하는 단계; 및
    상기 로컬 라인들이 플로팅되면, 상기 글로벌 라인들에 포함된 글로벌 워드 라인들의 전압을 낮추는 단계를 포함하는 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 채널들을 초기화시키는 단계는,
    상기 스트링들의 양 단에 연결된 선택 라인들에 턴온 전압을 인가하고, 상기 채널들에 접지 전압을 공급하는 단계를 포함하는 메모리 장치의 동작 방법.
  11. 제9항에 있어서, 상기 채널들을 플로팅시키는 단계는,
    상기 글로벌 라인들과 상기 로컬 라인들이 서로 연결된 상태에서, 상기 글로벌 라인들에 포함된 글로벌 선택 라인들에 턴오프 전압을 인가하는 단계;
    상기 글로벌 선택 라인들에 인가된 상기 턴오프 전압을 상기 로컬 라인들에 포함된 선택 라인들에게 전달하는 단계; 및
    상기 로컬 라인들에 전달된 상기 턴오프 전압에 따라, 상기 스트링들의 양 단에 포함된 선택 트랜지스터들을 턴오프하는 단계를 포함하는 메모리 장치의 동작 방법.
  12. 제9항에 있어서, 상기 글로벌 라인들과 상기 로컬 라인들을 서로 차단하는 단계는,
    상기 패스 스위치들을 턴오프하는 단계를 포함하는 메모리 장치의 동작 방법.
  13. 제9항에 있어서,
    상기 프로그램 동작이 완료된 후, 상기 채널들을 플로팅시키기 이전에,
    상기 로컬 라인들을 디스차지하는 단계;
    상기 로컬 라인들이 디스차지되면, 상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계;
    상기 로컬 라인들을 중 비선택된 워드 라인들에 패스 전압을 인가하는 단계; 및
    상기 로컬 라인들 중 선택 라인들에 턴온 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  14. 제13항에 있어서,
    상기 로컬 라인들을 디스차지하는 단계는,
    상기 글로벌 라인들과 상기 로컬 라인들이 서로 연결된 상태에서, 상기 글로벌 라인들을 디스차지하여 수행되는 메모리 장치의 동작 방법.
  15. 제13항에 있어서,
    상기 선택된 워드 라인에 프로그램 전압을 인가하는 단계는,
    상기 글로벌 워드 라인들에 포함된 선택된 글로벌 워드 라인에 상기 프로그램 전압을 인가하여 수행되는 메모리 장치의 동작 방법.
  16. 제13항에 있어서,
    상기 비선택된 워드 라인들에 패스 전압을 인가하는 단계는,
    상기 글로벌 워드 라인들에 포함된 비선택된 글로벌 워드 라인들에 상기 패스 전압을 인가하여 수행되는 메모리 장치의 동작 방법.
  17. 제13항에 있어서,
    상기 선택 라인들에 턴온 전압을 인가하는 단계는,
    상기 글로벌 라인들에 포함된 글로벌 선택 라인들에 상기 턴온 전압을 인가하여 수행되는 메모리 장치의 동작 방법.
  18. 제13항에 있어서, 상기 선택 라인들에 상기 턴온 전압을 인가하는 단계 이후,
    상기 로컬 라인들을 디스차지하는 단계;
    상기 로컬 라인들에 보상 전압을 인가하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 로컬 라인들을 디스차지하는 단계는,
    상기 글로벌 라인들과 상기 로컬 라인들이 서로 연결된 상태에서, 상기 글로벌 라인들을 디스차지하여 수행되는 메모리 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 로컬 라인들에 상기 보상 전압을 인가하는 단계는,
    상기 글로벌 라인들과 상기 로컬 라인들이 서로 연결된 상태에서, 상기 글로벌 라인들에 상기 보상 전압을 인가하여 수행되는 메모리 장치의 동작 방법.
  21. 제18항에 있어서,
    상기 보상 전압은 상기 패스 전압보다 낮고 접지 전압보다 높게 설정되는 메모리 장치의 동작 방법.
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