KR20120053232A - 낸드 플래시 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명에 따른 낸드 플래시 메모리 장치의 동작 방법은 다수의 스트링으로 이루어진 메모리 어레이를 제공하는 단계를 포함하며, 상기 스트링 각각은 드레인 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터에 연결된 다수의 메모리 셀들로 구성된 제1 메모리 셀 그룹, 상기 제1 메모리 셀 그룹에 연결된 제1 더미 소자, 상기 제1 더미 소자에 연결된 제2 더미 소자, 상기 제2 더미 소자에 연결된 다수의 메모리 셀들로 구성된 제2 메모리 셀 그룹, 및 상기 제2 메모리 셀 그룹에 연결된 소스 셀렉트 트랜지스터를 포함하며, 상기 제1 메모리 셀 그룹, 상기 제1 더미 소자, 상기 제2 더미 소자, 및 상기 제2 메모리 셀 그룹은 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에서 직렬로 연결된다. 그리고, 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 동작 방법은 상기 제1 및 제2 메모리 셀 그룹의 프로그램 동작 또는 리드 동작 시 상기 제1 및 제2 메모리 셀 그룹이 상기 제1 및 제2 더미 소자의 동작에 의해 전기적으로 연결되는 단계와 소거 동작 시 상기 제1 및 제2 메모리 셀 그룹 중 하나가 선택될 때, 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나가 함께 선택되는 단계를 포함한다.

Description

낸드 플래시 메모리 장치 및 그 동작 방법{Nand flash memory apprature and method of operating the same}
본 발명은 낸드 플래시 메모리 장치 및 그 동작 방법에 관한 것으로, 소거 동작시 메모리 블록의 스트링 내 소거되는 메모리 셀의 개수를 제어회로에 의해 제한된 범위로 제한하여 메모리 집적도를 개선할 수 있으며, 더미 소자를 이용하여 동작오류를 개선할 수 있는 낸드 플래시 메모리 장치 및 그 동작 방법에 관한 것이다.
낸드 플래시 메모리 장치의 메모리 어레이는 다수의 메모리 블록으로 구성되며, 각각의 메모리 블록은 공통 소스 라인과 비트 라인 사이에 연결된 다수의 스트링으로 구성된다. 이하, 도 1 및 도 2를 참조하여, 종래 낸드 플래시 메모리 장치에 대해 보다 구체적으로 설명한다.
도 1은 종래 낸드 플래시 메모리 장치의 일부를 설명하기 위한 회로도이고, 도 2는 도 1에 도시된 낸드 플래시 메모리 장치의 스트링 단면을 개략적으로 나타낸 단면도이다.
낸드 플래시 메모리 장치는 도 1에 도시된 바와 같이 데이터를 저장하기 위한 다수의 메모리 셀들(C[a0:kn])을 포함하는 메모리 어레이(10)와, 동작 전압들을 메모리 어레이(10)의 선택된 메모리 블록으로 전달하기 위한 블록 스위치 회로(15)를 포함한다.
메모리 어레이(10)는 다수의 메모리 블록들을 포함한다. 도면에서는 하나의 메모리 블록만을 도시하였다. 각각의 메모리 블록은 공통 소스 라인(SL)과 다수의 비트 라인들(BL[0:k]) 사이에 연결된 다수의 스트링들(ST[0:k])을 포함한다. 각각의 스트링(ST0)은 도 2에 도시된 바와 같이 공통 소스 라인(SL)에 연결된 소스 셀렉트 트랜지스터(SST), 비트 라인(BL0)에 연결된 드레인 셀렉트 트랜지스터(DST), 그리고 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(C[a0:an])을 포함한다. 소스 셀렉트 트랜지스터(SST)의 게이트는 게이트 절연막(27)을 사이에 두고 반도체 기판(21) 상에 형성된 소스 셀렉트 라인(SSL)에 연결된다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 게이트 절연막(27)을 사이에 두고 반도체 기판(21) 상에 형성된 드레인 셀렉트 라인(DSL)에 연결된다. 메모리 셀들(C[a0:an])의 게이트들은 각각 반도체 기판(21) 상에 형성되며 터널 절연막으로 이용되는 게이트 절연막(27), 게이트 절연막(27) 상에 형성된 플로팅 게이트(FG), 플로팅 게이트(FG) 상에 형성된 유전체막(29), 및 유전체막(29) 상에 형성된 컨트롤 게이트(CG)가 적층된 구조로 형성된다. 소스 셀렉트 라인(SSL)은 컨트롤 게이트(CG)와 동일한 도전층을 이용하여 형성될 수 있으며, 유전체막(29)에 형성된 콘택홀을 통해 소스 셀렉트 라인(SSL)과 게이트 절연막(29) 사이에 더 적층되며 플로팅 게이트(FG)와 동일한 도전층을 이용하여 형성된 하부 도전층에 전기적으로 연결될 수 있다. 드레인 셀렉트 라인(DSL)은 컨트롤 게이트(CG)와 동일한 도전층을 이용하여 형성될 수 있으며, 유전체막(29)에 형성된 콘택홀을 통해 드레인 셀렉트 라인(DSL)과 게이트 절연막(29) 사이에 더 적층되며 플로팅 게이트(FG)와 동일한 도전층을 이용하여 형성된 하부 도전층에 전기적으로 연결될 수 있다.
상술한 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C[a0:an]), 및 드레인 셀렉트 트랜지스터(DST)는 반도체 기판(21)에 형성된 불순물 영역들(21S, 21C, 21D)을 통해 직렬로 연결된다. 불순물 영역들은 공통 소스 라인(SL)에 연결된 스트링의 소스 영역(21S)과, 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C[a0:an]), 및 드레인 셀렉트 트랜지스터(DST)의 게이트들 사이에 형성된 셀 접합 영역(21C)들과, 드레인 콘택(DCT)에 연결된 스트링의 드레인 영역(21D)을 포함한다. 스트링의 드레인 영역(21D)은 드레인 콘택(DCT)을 경유하여 비트 라인(BL0)에 연결될 수 있다. 전기적으로 절연될 필요가 있는 패턴들 사이에는 절연막들(23, 25)이 형성된다.
메모리 블록의 다수의 스트링들(ST[0:k])은 도 1에 도시된 바와 같이 공통 소스 라인(SL)에 공통으로 연결되며, 병렬로 연결된다. 그리고 메모리 블록의 다수의 스트링들(ST[0:k]) 각각은 그에 대응하는 비트 라인(BL[0:k] 중 하나)에 연결된다. 하나의 메모리 블록 내에서 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 공통으로 연결된다. 그리고, 하나의 메모리 블록 내에서 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 공통으로 연결된다. 또한, 일렬로 배열된 메모리 셀들(C[a0:kn])의 게이트들은 워드 라인들(WL[0:n])에 각각 연결된다. 메모리 어레이(10)에 연결된 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 워드 라인들(WL[0:n])은 로컬 라인으로 정의한다.
블록 스위치 회로(15)는 제어 회로의 로우 어드레스 신호들에 응답하여 인에이블된 블록 선택 신호(BLKSW)에 응답하여, 전압 발생 회로에서 발생되어 글로벌 라인들(GDSL, GWL[0:n], GSSL)로 출력된 동작 전압들을 선택된 메모리 블록의 로컬 라인들(DSL, WL[0:n], SSL)로 전송한다. 이를 위해 블록 스위치(17)는 글로벌 라인들(GDSL, GWL[0:n], GSSL)과 로컬 라인들(DSL, WL[0:n], SSL) 사이에 연결되며, 블록 선택 신호(BLKSW)에 응답하여 구동되는 패스 트랜지스터들(NS,N[0:n],ND)을 포함한다.
상술한 낸드 플래시 메모리 장치의 집적도를 향상시키기 위해 스트링을 구성하는 메모리 셀들(C[a0:kn])의 사이즈를 줄일 수 있으나, 스트링을 선택하는 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)의 사이즈는 메모리 셀들(C[a0:kn])의 사이즈만큼 감소시키기 어렵다. 이러한 제한을 극복하여 낸드 플래시 메모리 장치의 집적도를 더욱 개선하기 위해 각각의 스트링(ST0) 내 메모리 셀들(C[a0:an])의 개수를 증가시키는 방안이 있다. 이와 같이 각각의 스트링 내 메모리 셀들의 개수가 증가하면 블록 사이즈가 증가하는데, 낸드 플래시 메모리 장치의 제어회로에 의해 지원 가능한 블록 사이즈가 제한되어 있으므로 스트링 내 메모리 셀들의 개수를 증가시키는 데에도 한계가 있다. 한편, 낸드 플래시 메모리 장치의 집적도를 향상시키기 위한 또 다른 방안으로서 스트링의 개수를 증가시키는 방안이 있다. 이 경우 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)의 개수가 증가된다. 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)의 사이즈는 메모리 셀들(C[a0:kn])의 사이즈만큼 감소시키기 어려우므로 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)의 개수가 증가하면 칩 사이즈(Chip size)가 증가되는 단점이 있다.
본 발명은 소거 동작시 스트링 내 소거되는 메모리 셀들을 분할될 그룹단위로 선택적으로 실시하여 스트링 내 소거되는 메모리 셀의 개수를 제어회로에 의해 제한된 범위로 제한함으로써 메모리 장치의 집적도를 개선할 수 있는 낸드 플래시 메모리 장치 및 그 동작 방법을 제공한다.
또한 본 발명은 메모리 셀 그룹들간 경계에 더미 소자들을 배치하고, 선택된 메모리 셀 그룹의 소거 동작시 선택된 메모리 셀 그룹에 인접한 더미 소자의 게이트에 소거 전압을 인가하고, 비선택된 메모리 셀 그룹에 인접한 더미 소자의 게이트를 플로팅시켜서 소거 동작시 메모리 셀에서 발생할 수 있는 동작 오류를 개선할 수 있는 낸드 플래시 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 낸드 플래시 메모리 장치는 다수의 스트링으로 이루어진 메모리 어레이를 포함한다. 본 발명의 실시 예에 따른 상기 스트링 각각은 드레인 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터에 연결된 다수의 메모리 셀들로 구성된 제1 메모리 셀 그룹, 상기 제1 메모리 셀 그룹에 연결된 제1 더미 소자, 상기 제1 더미 소자에 연결된 제2 더미 소자, 상기 제2 더미 소자에 연결된 다수의 메모리 셀들로 구성된 제2 메모리 셀 그룹, 및 상기 제2 메모리 셀 그룹에 연결된 소스 셀렉트 트랜지스터를 포함하며, 상기 제1 메모리 셀 그룹, 상기 제1 더미 소자, 상기 제2 더미 소자, 및 상기 제2 메모리 셀 그룹은 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에서 직렬로 연결된다. 또한 본 발명의 실시 예에서 상기 제1 및 제2 메모리 셀 그룹의 프로그램 동작 또는 리드 동작을 위해 상기 제1 및 제2 메모리 셀 그룹은 상기 제1 및 제2 더미 소자의 동작에 의해 전기적으로 연결되고, 소거 동작을 위해 상기 제1 및 제2 메모리 셀 그룹 중 하나가 선택될 때, 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나가 함께 선택된다.
상기 제1 및 제2 더미 소자의 적층 구조는 상기 메모리 셀들의 적층 구조와 동일하거나, 상기 드레인 및 소스 셀렉트 트랜지스터들의 적층 구조와 동일할 수 있다.
본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 동작 방법은 다수의 스트링으로 이루어진 메모리 어레이를 제공하는 단계를 포함하며, 상기 스트링 각각은 드레인 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터에 연결된 다수의 메모리 셀들로 구성된 제1 메모리 셀 그룹, 상기 제1 메모리 셀 그룹에 연결된 제1 더미 소자, 상기 제1 더미 소자에 연결된 제2 더미 소자, 상기 제2 더미 소자에 연결된 다수의 메모리 셀들로 구성된 제2 메모리 셀 그룹, 및 상기 제2 메모리 셀 그룹에 연결된 소스 셀렉트 트랜지스터를 포함하며, 상기 제1 메모리 셀 그룹, 상기 제1 더미 소자, 상기 제2 더미 소자, 및 상기 제2 메모리 셀 그룹은 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에서 직렬로 연결된다. 그리고, 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 동작 방법은 상기 제1 및 제2 메모리 셀 그룹의 프로그램 동작 또는 리드 동작 시 상기 제1 및 제2 메모리 셀 그룹이 상기 제1 및 제2 더미 소자의 동작에 의해 전기적으로 연결되는 단계와 소거 동작 시 상기 제1 및 제2 메모리 셀 그룹 중 하나가 선택될 때, 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나가 함께 선택되는 단계를 포함한다.
상기 소거 동작 시 비 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나는 상기 비 선택된 메모리 셀 그룹과 함께 비 선택되는 것이 바람직하다.
상기 제1 메모리 셀 그룹의 워드 라인들은 블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하는 제1 선택 회로와 제1 서브 선택 신호에 응답하여 상기 제1 선택 회로에서 출력되는 동작 전압들을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하는 제1 서브 선택회로를 통해 선택될 수 있다.
상기 제2 메모리 셀 그룹의 워드 라인들은 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하는 제2 선택 회로와 제2 서브 선택 신호에 응답하여 상기 제2 선택 회로에서 출력되는 동작 전압들을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하는 제2 서브 선택회로를 통해 선택될 수 있다.
상기 제1 더미 소자 및 상기 제2 더미 소자는 블록 선택 신호에 응답하여 제1 및 제2 글로벌 더미 라인을 통해 제공되는 동작 전압들을 출력하기 위한 더미 선택 회로와, 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제1 글로벌 더미 라인의 동작 전압을 상기 제1 더미 소자에 제공하며 상기 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제2 글로벌 더미 라인의 동작 전압을 상기 제2 더미 소자에 제공하기 위한 서브 더미 선택 회로를 통해 선택될 수 있다.
또는 상기 제1 더미 소자는 블록 선택 신호에 응답하여 제1 및 제2 글로벌 더미 라인을 통해 제공되는 동작 전압들을 출력하기 위한 더미 선택 회로와, 제1 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제1 글로벌 더미 라인의 동작 전압을 상기 제1 더미 소자에 제공하기 위한 제1 서브 더미 선택 회로를 통해 선택되고, 상기 제2 더미 소자는 상기 더미 선택 회로와, 제2 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제2 글로벌 더미 라인의 동작 전압을 상기 제2 더미 소자에 제공하기 위한 제2 서브 더미 선택 회로를 통해 선택될 수 있다.
또는 상기 제1 메모리 셀 그룹의 워드 라인들 및 상기 제1 더미 소자는 제1 블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하고, 상기 제1 블록 선택 신호에 응답하여 제1 글로벌 더미 라인을 통해 제공되는 동작 전압을 상기 제1 더미 소자에 제공하기 위한 제1 블록 스위치를 통해 선택되고, 상기 제2 메모리 셀 그룹의 워드 라인들 및 상기 제2 더미 소자는 제2 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하고, 상기 제2 블록 선택 신호에 응답하여 제2 글로벌 더미 라인을 통해 제공되는 동작 전압을 상기 제2 더미 소자에 제공하기 위한 제2 블록 스위치를 통해 선택될 수 있다.
상기 소거 동작 시 선택된 메모리 셀 그룹의 워드 라인들 및 선택된 더미 소자의 더미 라인에는 소거 전압이 인가되고, 비 선택된 메모리 셀 그룹의 워드 라인들 및 비 선택된 더미 소자의 더미 라인은 플로팅된다.
상기 소거 전압으로서 OV가 인가될 수 있다.
본 발명은 소거 동작시 메모리 블록의 스트링 내 소거되는 메모리 셀들을 분할될 그룹단위로 선택적으로 실시하여 메모리 블록 내 소거되는 메모리 셀의 개수를 제어회로에 의해 제한된 범위로 제한할 수 있으므로 메모리 블록 내 메모리 셀 개수를 증가시켜 메모리 장치의 집적도를 개선할 수 있다.
또한 본 발명은 메모리 셀 그룹들간 경계에 더미 소자들을 배치하고, 선택된 메모리 셀 그룹의 소거 동작시 선택된 메모리 셀 그룹에 인접한 더미 소자를 선택하여 선택된 더미 소자에 소거 전압을 인가하고, 비선택된 메모리 셀 그룹에 인접한 더미 소자를 비선택하여 비선택된 더미 라인을 플로팅시켜서 메모리 셀이 아닌 더미 소자에 핫-캐리어(hot carrier)가 주입되도록 함으로써 메모리 셀에서 발생하는 동작 오류를 개선할 수 있다.
도 1은 종래 낸드 플래시 메모리 장치의 일부를 설명하기 위한 회로도이다.
도 2는 도 1에 도시된 낸드 플래시 메모리 장치의 스트링 단면을 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 블록도이다.
도 4는 도 3에 도시된 로우 디코더 및 메모리 어레이의 상세 회로도이다.
도 5는 도 3에 도시된 로우 디코더 및 메모리 어레이의 상세 회로도이다.
도 6은 도 3에 도시된 로우 디코더 및 메모리 어레이의 상세 회로도이다.
도 7은 도 4 내지 도 6에 도시된 스트링의 단면을 개략적으로 나타낸 도면이다.
도 8은 스트링 내 메모리 셀 개수 증가에 따른 메모리 블록 사이즈 증가율을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치의 블록도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 낸드 플래시 메모리 장치는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 소거 동작, 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150), 및 선택된 메모리 셀들의 문턱 전압 레벨들을 입력되는 데이터에 따라 소거 레벨 및 프로그램 레벨들 중 하나의 레벨로 설정하기 위해 동작 회로 그룹(130, 140, 150)을 제어하도록 구성된 제어 회로(120)를 포함한다. 동작 회로 그룹은 전압 공급 회로(130, 140), 및 페이지 버퍼 그룹(150)을 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 로컬 워드 라인 및 비트 라인에 연결되어 데이터를 저장하기 위한 다수의 메모리 셀들과 로컬 더미 라인에 연결되어 소거 동작시 메모리 셀의 동작 오류를 방지할 수 있는 더미 소자를 포함한다.
제어 회로(120)는 명령 신호에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록으로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL[0:k])과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 메모리 셀들의 데이터를 저장하는데 필요한 전압을 비트라인들(BL[0:k])에 각각 인가한다.
전압 발생 회로(130)는 제어 회로(120)의 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)에 응답하여 메모리 셀 들의 동작에 필요한 동작 전압들(Vpass, Verase, Vread, Vpgm)을 글로벌 라인들로 출력한다. 로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들(Vpass, Verase, Vread, Vpgm)을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들로 인가한다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 실시 예들에 따른 낸드 플래시 메모리 장치에 대해 보다 구체적으로 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 장치의 로우 디코더 하나와 메모리 블록 하나의 연결 관계를 설명하기 위한 회로도이다.
도 4를 참조하면, 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 장치의 메모리 어레이(110)를 구성하는 각각의 메모리 블록(400)은 공통 소스 라인(SL)과 다수의 비트 라인들(BL[0:k]) 사이에 연결된 다수의 스트링들(ST[0:k])을 포함한다. 각각의 스트링(ST0)은 공통 소스 라인(SL)에 연결된 소스 셀렉트 트랜지스터(SST), 비트 라인(BL0)에 연결된 드레인 셀렉트 트랜지스터(DST), 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 제1 및 제2 메모리 셀 그룹들(Ga1, Ga2), 및 제1 및 제2 메모리 셀 그룹들(Ga1, Ga2) 사이에 직렬로 연결된 적어도 하나의 더미 소자(dummy element)(BSCa_H, BSCa_L)로 구성된다. 더미 소자는 본 발명에 따른 소거 동작시 발생하는 핫 캐리어(hot-carrier)가 제1 및 제2 메모리 셀 그룹들(G[a1:k1] 및 G[a2:k2])에 포함된 메모리 셀에 주입되는 현상을 개선하여 메모리 장치의 동작 오류를 개선한다. 이를 위해 본 발명에 따른 더미 소자는 제1 및 제2 메모리 셀 그룹들(Ga1, Ga2) 사이에 연결된다. 이러한 더미 소자는 제1 메모리 셀 그룹(Ga1)에 연결된 제1 더미 소자(BSCa_H)와, 제2 메모리 셀 그룹(Ga2)에 연결된 제2 더미 소자(BSCa_L)로 구성될 수 있다. 제1 메모리 셀 그룹(Ga1)은 드레인 셀렉트 트랜지스터(DST)에 직렬로 연결된 다수의 메모리 셀들(Can, Can-1, Can-2…)로 구성되며, 제2 메모리 셀 그룹(Ga2)은 소스 셀렉트 트랜지스터(SST)에 직렬로 연결된 다수의 메모리 셀들(Ca0, Ca1, Ca2, …)로 구성된다. 예를 들어, 각각의 스트링(ST0)을 구성하는 다수의 메모리 셀들(C[a0:an])이 128개인 경우(즉, n=127인 경우) 제1 메모리 셀 그룹(Ga1)은 드레인 셀렉트 트랜지스터(DST)에 인접한 64개의 메모리 셀들로 구성되며, 제2 메모리 셀 그룹(Ga2)은 소스 셀렉트 트랜지스터(SST)에 인접한 64개의 메모리 셀 들로 구성될 수 있다.
메모리 블록(400)에서 다수의 스트링들(ST[0:k])의 제1 메모리 셀 그룹(G[a1:k1])을 구성하는 메모리 셀들의 개수와 제1 더미 소자들(Can:BSCk_H)의 개수의 합은 소거 동작시 제어회로에 의해 제어 가능한 범위로 제한된다. 또한, 메모리 블록(400)에서 다수의 스트링들(ST[0:k])의 제2 메모리 셀 그룹(G[a2:k2])을 구성하는 메모리 셀들의 개수와 제2 더미 소자들(Ca0:BSCk_L)의 개수의 합은 소거 동작시 제어회로에 의해 제어 가능한 범위로 제한된다. 이에 따라 본 발명에서 메모리 셀 블록(400)을 구성하는 메모리 셀들의 물리적 개수는 소거 동작시 제어회로에 의해 제어 가능한 범위보다 증가한다. 본 발명에서는 선택된 메모리 블록(400)의 소거 동작을 블록 단위로 실시하지 않고 제1 메모리 셀 그룹들(G[a1:k1])과 제1 더미 소자들(BSCa_H:BSCk_H)의 제1 소거 동작과, 제2 메모리 셀 그룹들(G[a2:k2])과 제2 더미 소자들(BSCa_L:BSCk_L)의 제2 소거 동작으로 분할하여 실시한다. 이와 같이 본 발명은 제어회로에 의해 제한된 범위로 메모리 블록(400) 내 메모리 셀 들을 그룹화하여 소거 동작을 그룹별로 실시하므로 스트링 내 메모리 셀들의 물리적 개수를 제어 회로의 의해 제한된 범위보다 증가시킬 수 있다.
메모리 블록(400)의 다수의 스트링들(ST[0:k])은 공통 소스 라인(SL)에 공통으로 연결되며, 병렬로 연결된다. 그리고 메모리 블록(400)의 다수의 스트링들(ST[0:k]) 각각은 그에 대응하는 비트 라인(BL[0:k] 중 하나)에 연결된다. 하나의 메모리 블록(400) 내에서 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 공통으로 연결된다. 그리고, 하나의 메모리 블록(400) 내에서 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 공통으로 연결된다. 또한, 일렬로 배열된 메모리 셀들(C[a0:kn])의 게이트들은 워드 라인들(WL[0:n])에 각각 연결된다. 워드 라인들(WL[0:n])은 제1 메모리 셀 그룹(G[a1:k1])에 연결된 제1 워드 라인 그룹과, 제2 메모리 셀 그룹(G[a2:k2])에 연결된 제2 워드 라인 그룹으로 구분된다. 그리고, 일렬로 배열된 제1 더미 소자들(BSC[a_H:k_L])은 제1 더미 라인(BSL_H)에 연결되고, 일렬로 배열된 제2 더미 소자들(BSC[a_L:k_L)은 제2 더미 라인(BSL_L)에 연결된다. 메모리 어레이(110)에 연결된 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 워드 라인들(WL[0:n]), 제1 및 제2 더미 라인들(BSL_H, BSL_L)은 로컬 라인으로 정의한다.
본 발명의 제1 실시 예에 따른 로우 디코더(140)는 글로벌 라인들(GSSL, GWL[0:n], GPWLL, GPWLH, GDSL)과 로컬 라인들(SSL, WL[0:n], BSL_L, BSL_H, DSL) 사이에 연결된 블록 스위치(410)와 서브 블록 스위치(420)를 포함한다.
블록 스위치(410)는 블록 선택 신호(BLKSW)에 응답하여 글로벌 라인들(GSSL, GWL[0:n], GPWLL, GPWLH, GDSL)로부터 공급된 동작 전압들을 출력한다. 보다 구체적으로 블록 스위치(410)는 드레인 패스 트랜지스터(ND), 제1 선택 회로(410H), 더미 선택 회로(410BS), 제2 선택 회로(410L), 및 소스 패스 트랜지스터(NS)를 이용하여 글로벌 라인들(GSSL, GWL[0:n], GPWLL, GPWLH, GDSL)로부터 공급된 동작 전압들을 출력할 수 있다. 드레인 패스 트랜지스터(ND)는 블록 선택 신호(BLKSW)에 응답하여 글로벌 드레인 셀렉트 라인(GDSL)을 통해 제공되는 동작 전압을 출력한다. 제1 선택 회로(410H)는 블록 선택 신호(BLKSW)에 응답하여 제1 글로벌 워드 라인들(GWLn, GWLn-1, GWLn-2, …)을 통해 제공되는 동작 전압들을 출력한다. 이를 위해 제1 선택 회로(410H)는 제1 글로벌 워드 라인들(GWLn, GWLn-1, GWLn-2, …)에 연결되며 블록 선택 신호(BLKSW)에 응답하여 동작하는 패스 트랜지스터들(Nn, Nn-1, Nn-2, …)로 구성될 수 있다. 더미 선택 회로(410BS)는 블록 선택 신호(BLKSW)에 응답하여 제1 및 제2 더미 라인들(GPWLH, GPWLL)을 통해 제공되는 동작 전압들을 출력한다. 이를 위해 더미 선택 회로(410BS)는 제1 더미 라인(GPWLH)에 연결되며 블록 선택 신호(BLKSW)에 응답하여 동작하는 제1 더미 패스 트랜지스터(NHBS)와, 제2 더미 라인(GPWLL)에 연결되며 블록 선택 신호(BLKSW)에 응답하여 동작하는 제2 더미 패스 트랜지스터(NLBS)로 구성될 수 있다. 소스 패스 트랜지스터(NS)는 블록 선택 신호(BLKSW)에 응답하여 글로벌 소스 셀렉트 라인(GSSL)을 통해 제공되는 동작 전압을 출력한다.
그리고, 서브 블록 스위치(420)는 블록 스위치(410)에서 출력되는 동작 전압들을 로컬 라인들(DSL, WL[n:0], BSL_H, BSL_L, SSL)에 제공한다. 보다 구체적으로 서브 블록 스위치(420)는 서브 드레인 패스 트랜지스터(NHD), 제1 서브 선택회로(420H), 서브 더미 선택회로(420BS), 제2 서브 선택회로(420L), 서브 소스 패스 트랜지스터(NLS)를 이용하여 블록 스위치(410)에서 출력되는 동작 전압들을 로컬 라인들(DSL, WL[n:0], BSL_H, BSL_L, SSL)에 제공할 수 있다. 서브 드레인 패스 트랜지스터(NHD)는 제1 서브 선택 신호(SBSW_H)에 응답하여 드레인 패스 트랜지스터(ND)에서 출력되는 동작 전압을 드레인 셀렉트 라인(DSL)에 제공한다. 제1 서브 선택 회로(420H)는 제1 서브 선택 신호(SBSW_H)에 응답하여 제1 선택 회로(410H)에서 출력되는 동작 전압들을 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)에 제공한다. 이를 위해 제1 서브 선택 회로(420H)는 제1 선택 회로(410H)와 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …) 사이에 연결되며 제1 서브 선택 신호(SBSW_H)에 응답하여 동작하는 패스 트랜지스터들(NHn, NHn-1, NHn-2, …)로 구성될 수 있다. 서브 더미 선택회로(420BS)는 서브 더미 선택 신호(BSCSW)에 응답하여 더미 선택 회로(410BS)에서 출력된 제1 글로벌 더미 라인(GPWLH)의 동작 전압을 제1 더미 소자에 연결된 제1 더미 라인(BSL_H)에 제공하고, 서브 더미 선택 신호(BSCSW)에 응답하여 더미 선택 회로(410BS)에서 출력된 제2 글로벌 더미 라인(GPWLL)의 동작 전압을 제2 더미 소자에 연결된 제2 더미 라인(BSL_L)에 제공한다. 이를 위해 서브 더미 선택회로(420BS)는 더미 선택 회로(410BS)의 제1 더미 패스 트랜지스터(NBSH)와 제1 더미 라인(BSL_H) 사이에 연결된 제1 서브 더미 패스 트랜지스터(NHBS), 및 더미 선택 회로(410BS)의 제2 더미 패스 트랜지스터(NBSL)와 제2 더미 라인(BSL_L) 사이에 연결된 제2 서브 더미 패스 트랜지스터(NLBS)로 구성될 수 있다. 이와 같이 제1 및 제2 서브 더미 패스 트랜지스터(NHBS, NLBS)가 동일한 서브 더미 선택 신호(BSCSW)에 응답하여 동작하더라도 제1 및 제2 글로벌 더미 라인(GPWLH, GPWLL)에 인가되는 전압을 제어하여 제1 및 제2 더미 소자(BSCa_H, BSCa_L)의 동작을 각각 다르게 제어할 수 있다. 제2 서브 선택 회로(420L)는 제2 서브 선택 신호(SBSW_L)에 응답하여 제2 선택 회로(410L)에서 출력되는 동작 전압들을 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)에 제공한다. 이를 위해 제2 서브 선택 회로(420L)는 제2 선택 회로(410L)와 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …) 사이에 연결되며 제2 서브 선택 신호(SBSW_L)에 응답하여 동작하는 패스 트랜지스터들(NL0, NL1, NL2, …)로 구성될 수 있다. 서브 소스 패스 트랜지스터(NLS)는 제2 서브 선택 신호(SBSW_L)에 응답하여 소스 패스 트랜지스터(NS)에서 출력되는 동작 전압을 소스 셀렉트 라인(SSL)에 제공한다.
본 발명의 제1 실시 예에서는 블록 스위치(410)의 제1 선택 회로(410H)와 서브 블록 스위치(420)의 제1 서브 선택 회로(420H)를 이용하여 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)을 선택할 수 있다. 그리고, 본 발명의 제1 실시 예에서는 블록 스위치(410)의 더미 선택 회로(410BS)와 서브 블록 스위치(420)의 서브 더미 선택회로(420BS)를 이용하여 제1 더미 소자(BSCa_H) 및 제2 더미 소자(BSCa_L) 중 하나를 선택할 수 있다. 또한 본 발명의 제1 실시 예에서는 블록 스위치(410)의 제2 선택 회로(410L)와 서브 블록 스위치(420)의 제2 서브 선택 회로(420L)를 이용하여 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)을 선택할 수 있다.
특히, 서브 블록 스위치(420)는 소거 동작시 선택된 메모리 셀 그룹 및 선택된 더미 소자에 블록 스위치(410)로부터 전송된 소거 동작 전압을 인가하고, 비선택된 메모리 셀 그룹의 워드 라인들 및 비선택된 더미 소자에 연결된 더미 라인을 플로팅시킨다.
서브 블록 스위치(420)의 서브 드레인 패스 트랜지스터(NHD)와 제1 서브 선택회로(420H)의 패스 트랜지스터들(NHn, NHn-1, NHn-2,…)은 메모리 블록(400)의 비선택 동작시 오프되며, 리드 동작 또는 프로그램 동작을 위하여 메모리 블록(400)의 선택 동작시 턴-온된다.
한편, 서브 드레인 패스 트랜지스터(NHD)와 제1 서브 선택회로(420H)의 패스 트랜지스터들(NHn, NHn-1, NHn-2,…)은 제1 메모리 셀 그룹의 제1 소거 동작시 턴-온되며, 제2 메모리 셀 그룹의 제2 소거 동작시 오프된다. 이에 따라, 제1 소거 동작시, 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)은 선택되어 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)에는 소거 전압이 인가된다. 반면, 제1 소거 동작시, 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)은 비선택되어 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)은 플로팅된다. 그리고, 제2 소거 동작시 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)은 선택되어 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)에는 소거 전압이 인가된다. 반면, 제2 소거 동작시 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)은 비선택되어 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)은 플로팅된다.
제1 및 제2 서브 더미 패스 트랜지스터들(NHBS 및 NLBS)은 메모리 블록(400)의 비선택 동작시 오프되며, 리드 동작 또는 프로그램 동작을 위하여 메모리 블록(400)의 선택 동작시 턴-온된다. 한편, 제1 서브 더미 패스 트랜지스터(NHBS)는 제1 메모리 셀 그룹의 제1 소거 동작을 위하여 제1 메모리 셀 그룹의 선택 동작시 턴-온되며, 제2 메모리 셀 그룹의 제2 소거 동작을 위하여 제2 메모리 셀 그룹의 선택 동작시 오프된다. 그리고, 제2 서브 더미 패스 트랜지스터(NLBS)는 제1 메모리 셀 그룹의 제1 소거 동작을 위하여 제1 메모리 셀 그룹의 선택 동작시 오프되며, 제2 메모리 셀 그룹의 제2 소거 동작을 위하여 제1 메모리 셀 그룹의 선택 동작시 턴-온된다. 이에 따라, 제1 소거 동작시, 선택된 제1 메모리 셀 그룹에 인접한 제1 더미 소자(BSCa_H)가 선택되어 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)에 인가되는 소거 전압과 동일한 소거 전압이 제1 더미 소자(BSCa_H)에 인가된다. 그리고, 제1 소거 동작시, 비선택된 제2 메모리 셀 그룹에 인접한 제2 더미 소자(BSCa_L)가 비선택되어, 제2 더미 라인(BSL_L)은 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)과 동일하게 플로팅된다. 반면, 제2 소거 동작시, 선택된 제2 메모리 셀 그룹에 인접한 제2 더미 소자(BSCa_L)가 선택되어 제2 더미 소자(BSCa_L)에는 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)에 인가되는 소거 전압과 동일한 소거 전압이 인가된다. 그리고, 제2 소거 동작시 비선택된 제1 메모리 셀 그룹에 인접한 제1 더미 소자(BSCa_H)가 비선택되어, 제1 더미 라인(BSL_H)은 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)과 동일하게 플로팅된다.
이하 표 1 및 표 2를 참조하여 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 장치의 동작 방법을 설명한다. 이하에서 표 1은 종래 낸드 플래시 메모리 장치의 동작시 선택된 메모리 블록에 인가되는 전압들을 나타낸 것이고, 표 2는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 장치의 동작시 선택된 메모리 블록에 인가되는 전압들을 나타낸 것이다.
프로그램동작 리드동작 소거동작



메모리 블록
 DSL Vcc Vcc Floating
SSL 0V Vcc Floating
WL Sel WL Vpgm Vread 0V
Un-Sel WL Vpass Vpass
BL Vcc Vcc Floating
SL Vcc 0V Floating
Well 0V 0V Verase
프로그램동작 리드동작 소거동작




메모리 블록





 DSL Vcc Vcc Floating
SSL 0V Vcc Floating
BL Vcc Vcc Floating
SL Vcc 0V Floating
Well 0V 0V Verase
제1 메모리 셀 그룹 WL
 Sel Vpgm Vread 0V
Un-Sel Vpass Vpass
BSC_H Vpass' Vpass' 0V
BSC_L Vpass' Vpass' Floating
제2 메모리 셀 그룹 WL
 Sel Vpgm Vread Floating
Un-Sel Vpass Vpass
표 1을 참조하면, 종래에는 소거 동작시, 메모리 블록 내 모든 워드 라인들에 0V의 소거 전압을 인가하고, 메모리 셀 어레이의 기판에 마련된 웰(well)에 소거 전압(Verase, 예를 들어 20V의 고전압)을 인가하였다. 그 결과, 종래에는 소거 동작시 메모리 블록 내 메모리 셀들과 기판 사이의 전압 차로 인하여 메모리 블록 내 모든 메모리 셀들의 전하들이 기판으로 방출되어 메모리 블록 내 모든 메모리 셀들의 문턱 전압이 소거 레벨로 낮아질 수 있다. 표 1에 기재하진 않았으나, 소거 동작시 비선택된 메모리 블록내 워드 라인들은 플로팅된다.
이에 비해 본 발명의 제1 실시 예에서는 메모리 블록 내 메모리 셀들을 제1 및 제2 메모리 셀 그룹으로 구분하여 소거 동작을 실시한다. 예를 들어, 표 2에서와 같이 제1 메모리 셀 그룹의 제1 소거 동작시 제1 메모리 셀 그룹의 워드 라인들에는 0V의 소거 전압을 인가하고, 제2 메모리 셀 그룹의 워드 라인들은 플로팅 시킨다. 제1 소거 동작 시 제1 메모리 셀 그룹의 워드 라인들에 0V의 소거 전압을 인가시키고, 제2 메모리 셀 그룹의 워드 라인들을 플로팅시키기 위해서는 제1 서브 선택회로의 서브 패스 트랜지스터들을 턴-온시키고, 제2 서브 선택회로의 서브 패스 트랜지스터들을 오프시킨다. 그리고 제1 소거 동작시 메모리 셀 어레이의 기판에 마련된 웰(well)에는 고전압(예를 들어, 20V)이 인가된다. 따라서, 제1 소거 동작시 제1 메모리 셀 그룹과 기판 사이의 전압차로 인해 제1 메모리 셀 그룹의 전하들이 기판으로 방출되어 제1 메모리 셀 그룹의 문턱 전압이 소거 레벨로 낮아질 수 있다. 반면, 제2 메모리 셀 그룹의 워드 라인들이 플로팅된 상태이므로 웰에 고전압이 인가되면 커플링 현상으로 인해 제2 메모리 셀 그룹의 워드 라인 전압이 상승하여 제2 메모리 셀 그룹은 소거되지 않는다.
한편 표 2에는 기재하지 않았으나, 제2 메모리 셀 그룹의 제2 소거 동작시 제2 메모리 셀 그룹의 워드 라인들에는 0V의 소거 전압을 인가하고, 제1 메모리 셀 그룹의 워드 라인들은 플로팅 시킨다. 제2 소거 동작 시 제2 메모리 셀 그룹의 워드 라인들에 0V의 소거 전압을 인가시키고, 제1 메모리 셀 그룹의 워드 라인들을 플로팅시키기 위해서는 제2 서브 선택회로의 서브 패스 트랜지스터들을 턴-온시키고, 제1 서브 선택회로의 서브 패스 트랜지스터들을 오프시킨다. 그리고 제2 소거 동작시 메모리 셀 어레이의 기판에 마련된 웰(well)에는 고전압(예를 들어, 20V)이 인가된다. 따라서, 제2 소거 동작시 제2 메모리 셀 그룹과 기판 사이의 전압차로 인해 제2 메모리 셀 그룹의 전하들이 기판으로 방출되어 제1 메모리 셀 그룹의 문턱 전압이 소거 레벨로 낮아질 수 있다. 반면, 제1 메모리 셀 그룹의 워드 라인들이 플로팅된 상태이므로 웰에 고전압이 인가되면 커플링 현상으로 인해 제1 메모리 셀 그룹의 워드 라인 전압이 상승하여 제1 메모리 셀 그룹은 소거되지 않는다.
이와 같이 본 발명의 제1 실시 예에서는 메모리 블록 내 메모리 셀들의 소거 동작을 그룹별로 제1 소거 동작과 제2 소거 동작으로 분할하여 실시하므로 메모리 블록 내 메모리 셀의 물리적인 개수를 증가시키더라도 메모리 블록 내 소거되는 메모리 셀의 개수를 제어회로에 의해 제한된 범위로 제한할 수 있다. 따라서, 본 발명의 제1 실시 예를 통해 메모리 장치의 집적도를 개선할 수 있다.
제1 소거 동작 또는 제2 소거 동작시 기판의 웰에 인가되는 고전압은 소정 시간 후 디스차지된다. 이 때, 제1 메모리 셀 그룹과 제2 메모리 셀 그룹 사이에 더미 소자들이 배치되지 않고, 제1 메모리 셀 그룹과 제2 메모리 셀 그룹이 이웃하게 배치된 경우 핫-캐리어(hot-carrier)로 인한 메모리 셀의 동작 오류가 발생할 수 있다. 핫-캐리어는 제1 소거 동작 또는 제2 소거 동작 동안 기판의 웰에 인가되는 고전압이 소정 시간 후 디스차지될 때 플로팅된 워드 라인의 전압이 빠르게 디스차지되지 못하여 0V의 소거 전압이 인가되는 워드 라인에 연결된 메모리 셀의 채널에서 생성된다. 이러한 핫-캐리어는 플로팅 상태인 워드 라인의 디스차지되지 못한 포텐셜(potential)로 인해 플로팅 상태인 워드 라인에 연결된 메모리 셀로 주입되어 플로팅 상태의 워드 라인에 연결된 메모리 셀을 프로그램시키는 동작 오류가 발생할 수 있다. 상술한 바와 같이 제1 소거 동작 또는 제2 소거 동작시 핫-캐리어로 인한 동작 오류는 제1 및 제2 메모리 셀 그룹간 경계에 인접한 메모리 셀에서 발생한다. 이에 따라, 본 발명의 제1 실시 예에서는 핫-캐리어로 인한 동작 오류가 데이터를 저장하는 메모리 셀에 발생하는 것을 개선하기 위해 제1 및 제2 메모리 셀 그룹간 경계에 제1 및 제2 더미 소자들을 배치하고, 제1 소거 동작 또는 제2 소거 동작시 제1 및 제2 더미 소자의 제1 및 제2 더미 라인(BSL_H, BSL_L)에 인가되는 전압을 제어한다.
보다 구체적으로 본 발명의 제1 실시 예에서는 표 2에서와 같이 제1 소거 동작시 제1 메모리 셀 그룹에 인접한 제1 더미 소자의 제1 더미 라인(BSL_H)에 0V의 소거 전압을 인가시키고, 제2 메모리 셀 그룹에 인접한 제2 더미 소자의 제2 더미 라인(BSL_L)을 플로팅시킨다. 이를 위해 제1 서브 더미 패스 트랜지스터를 턴-온시키고, 제2 서브 더미 패스 트랜지스터를 턴-오프시킨다. 따라서, 제1 소거 동작시 핫-캐리어로 인한 동작 오류가 제2 메모리 셀 그룹에서 발생하지 않고 플로팅된 제2 더미 라인(BSL_L)에 연결된 제2 더미 소자에 발생하므로 본 발명의 제1 실시 예에서는 메모리 셀의 동작 오류를 개선할 수 있다.
한편, 표 2에 기재하진 않았으나, 제2 소거 동작시 제2 메모리 셀 그룹에 연결된 제2 더미 소자의 제2 더미 라인(BSL_L)에 0V의 소거 전압을 인가시키고, 제1 메모리 셀 그룹에 연결된 제1 더미 소자의 제1 더미 라인(BSL_H)을 플로팅시킨다. 이를 위해 제2 서브 더미 패스 트랜지스터를 턴-온시키고, 제1 서브 더미 패스 트랜지스터를 턴-오프시킨다. 따라서, 제2 소거 동작시 핫-캐리어로 인한 동작 오류가 제1 메모리 셀 그룹에서 발생하지 않고 플로팅된 제1 더미 라인(BSL_H)에 연결된 제1 더미 소자에 발생하므로 본 발명의 제1 실시 예에서는 메모리 셀의 동작 오류를 개선할 수 있다.
또한, 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 장치의 프로그램 동작을 위하여, 제1 및 제2 메모리 셀 그룹 중 선택된 메모리 셀에 연결된 선택된 워드 라인(Sel WL)에 프로그램 전압을 인가하고, 나머지 워드 라인들(Unsel WL)에는 패스 전압(Vpass)을 인가한다. 그리고, 제1 더미 라인(BSC_H), 및 제2 더미 라인(BSC_L)에는 제1 더미 소자 및 제2 더미 소자가 프로그램 동작시 턴-온되어 제1 및 제2 메모리 셀 그룹이 연결될 수 있도록 턴-온 전압(Vpass')을 인가한다.
그리고, 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 장치의 리드 동작을 위하여, 제1 및 제2 메모리 셀 그룹 중 선택된 메모리 셀에 연결된 선택된 워드 라인(Sel WL)에 리드 전압을 인가하고, 나머지 워드 라인들(Unsel WL)에는 패스 전압(Vpass)을 인가한다. 그리고, 제1 더미 라인(BSC_H), 및 제2 더미 라인(BSC_L)에는 제1 더미 소자 및 제2 더미 소자가 리드 동작시 턴-온되어 제1 및 제2 메모리 셀 그룹이 연결될 수 있도록 턴-온 전압(Vpass')을 인가한다.
한편, 표 2에 기재하진 않았으나 소거 동작시 비선택된 메모리 셀 그룹의 제1 및 제2 더미 라인(BSC_H, BSC_L)은 플로팅시킨다.
도 5는 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 장치의 로우 디코더 하나와 메모리 블록 하나의 연결 관계를 설명하기 위한 회로도이다.
도 5를 참조하면, 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 장치의 메모리 어레이(110)를 구성하는 각각의 메모리 블록(500)은 도 4에서 상술한 바와 동일한 구성을 포함한다.
본 발명의 제2 실시 예에 따른 로우 디코더(140)는 글로벌 라인들(GSSL, GWL[0:n], GPWLL, GPWLH, GDSL)과 로컬 라인들(SSL, WL[0:n], BSL_L, BSL_H, DSL) 사이에 연결된 블록 스위치(510)와 서브 블록 스위치(520)를 포함한다.
블록 스위치(510)는 본 발명의 제1 실시 예에서와 동일하게 드레인 패스 트랜지스터(ND), 제1 선택 회로(510H), 더미 선택 회로(510BSH, 510BSL), 제2 선택 회로(510L), 및 소스 패스 트랜지스터(NS)로 구성되며, 블록 선택 신호(BLKSW)에 응답하여 글로벌 라인들(GSSL, GWL[0:n], GPWLL, GPWLH, GDSL)로부터 공급된 동작 전압들을 출력한다.
그리고, 서브 블록 스위치(520)는 블록 스위치(510)에서 출력되는 동작 전압들을 로컬 라인들(DSL, WL[n:0], BSL_H, BSL_L, SSL)에 제공한다. 보다 구체적으로 서브 블록 스위치(520)는 서브 드레인 패스 트랜지스터(NHD), 제1 서브 선택회로(520H), 제1 서브 더미 선택회로(520BSH), 제1 서브 더미 선택회로(520BSL), 제2 서브 선택회로(520L), 서브 소스 패스 트랜지스터(NLS)를 이용하여 블록 스위치(510)에서 출력되는 동작 전압들을 로컬 라인들(DSL, WL[n:0], BSL_H, BSL_L, SSL)에 제공할 수 있다. 본 발명의 제2 실시 예에 따른 서브 드레인 패스 트랜지스터(NHD), 제1 서브 선택회로(520H), 제2 서브 선택회로(520L), 및 서브 소스 패스 트랜지스터(NLS)의 구성 및 동작 방법은 제1 실시 예에서와 동일하다. 제1 서브 더미 선택회로(520BSH)는 제1 서브 더미 선택 신호(BSCSW1)에 응답하여 더미 선택 회로(510BSH)에서 출력된 제1 글로벌 더미 라인(GPWLH)의 동작 전압을 제1 더미 소자에 연결된 제1 더미 라인(BSL_H)에 제공한다. 이를 위해, 제1 서브 더미 선택회로(520BSH)는 더미 선택회로(510BSH)와 제1 더미 라인(BSL_H) 사이에 연결되며 제1 서브 더미 선택 신호(BSCSW1)에 응답하여 동작하는 제1 서브 더미 패스 트랜지스터(NHBS)로 구성될 수 있다. 제2 서브 더미 선택회로(520BSL)는 제2 서브 더미 선택 신호(BSCSW2)에 응답하여 더미 선택 회로(510BSL)에서 출력된 제2 글로벌 더미 라인(GPWLL)의 동작 전압을 제2 더미 소자에 연결된 제2 더미 라인(BSL_L)에 제공한다. 이를 위해, 제2 서브 더미 선택회로(520BSL)는 더미 선택회로(510BSL)와 제2 더미 라인(BSL_L) 사이에 연결되며 제2 서브 더미 선택 신호(BSCSW2)에 응답하여 동작하는 제2 서브 더미 패스 트랜지스터(NLBS)로 구성될 수 있다. 이에 따라 제1 및 제2 서브 더미 패스 트랜지스터(NHBS, NLBS)의 동작을 제1 및 제2 서브 더미 선택 신호(BSCSW1, BSCSW2)를 이용하여 각각 다르게 제어할 수 있다.
본 발명의 제2 실시 예에서는 블록 스위치(510)의 제1 선택 회로(510H)와 서브 블록 스위치(520)의 제1 서브 선택 회로(520H)를 이용하여 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)을 선택할 수 있다. 그리고, 본 발명의 제2 실시 예에서는 블록 스위치(510)의 더미 선택 회로(510BSH)와 서브 블록 스위치(520)의 제1 서브 더미 선택회로(520BSH)를 이용하여 제1 더미 소자(BSCa_H)를 선택할 수 있으며, 블록 스위치(510)의 더미 선택 회로(510BSL)와 서브 블록 스위치(520)의 제2 서브 더미 선택회로(520BSL)를 이용하여 제2 더미 소자(BSCa_L)를 선택할 수 있다. 또한 본 발명의 제2 실시 예에서는 블록 스위치(510)의 제2 선택 회로(510L)와 서브 블록 스위치(520)의 제2 서브 선택 회로(520L)를 이용하여 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)을 선택할 수 있다.
특히, 서브 블록 스위치(520)는 소거 동작시 선택된 메모리 셀 그룹 및 선택된 더미 소자에 블록 스위치(510)로부터 전송된 소거 동작 전압을 인가하고, 비선택된 메모리 셀 그룹의 워드 라인들 및 비선택된 더미 소자에 연결된 더미 라인을 플로팅시킨다.
서브 블록 스위치(520)의 서브 드레인 패스 트랜지스터(NHD)와 제1 서브 선택회로(520H)의 패스 트랜지스터들(NHn, NHn-1, NHn-2,…)은 메모리 블록(400)의 비선택 동작시 오프되며, 리드 동작 또는 프로그램 동작을 위하여 메모리 블록(500)의 선택 동작시 턴-온된다.
제1 메모리 셀 그룹의 제1 소거 동작시, 본 발명의 제1 실시 예에서와 동일하게 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)을 선택하여 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)에 소거 전압을 인가하고, 비선택된 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)을 플로팅시킨다. 그리고, 제2 소거 동작시, 본 발명의 제1 실시 예에서와 동일하게 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)을 선택하여 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …)에 소거 전압을 인가하고, 비선택된 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …)을 플로팅시킨다.
제1 및 제2 서브 더미 패스 트랜지스터들(NHBS 및 NLBS)은 메모리 블록(500)의 비선택 동작시 오프되며, 리드 동작 또는 프로그램 동작을 위하여 메모리 블록(500)의 선택 동작시 턴-온된다. 한편, 제1 서브 더미 패스 트랜지스터(NHBS)는 제1 메모리 셀 그룹의 제1 소거 동작을 위하여 제1 메모리 셀 그룹의 선택 동작시 턴-온되며, 제2 메모리 셀 그룹의 제2 소거 동작을 위하여 제2 메모리 셀 그룹의 선택 동작시 오프된다. 그리고, 제2 서브 더미 패스 트랜지스터(NLBS)는 제1 메모리 셀 그룹의 제1 소거 동작을 위하여 제1 메모리 셀 그룹의 선택 동작시 오프되며, 제2 메모리 셀 그룹의 제2 소거 동작을 위하여 제1 메모리 셀 그룹의 선택 동작시 턴-온된다. 이에 따라, 제1 소거 동작시, 선택된 제1 메모리 셀 그룹에 인접한 제1 더미 소자(BSCa_H)가 선택되어 제1 메모리 셀 그룹에 인가되는 소거 전압과 동일한 소거 전압이 제1 더미 소자(BSCa_H)에 인가된다. 그리고, 제1 소거 동작시, 비선택된 제2 메모리 셀 그룹에 인접한 제2 더미 소자(BSCa_L)가 비선택되어 의 제2 더미 라인(BSL_L)은 제2 메모리 셀 그룹의 워드 라인들과 동일하게 플로팅된다. 반면, 제2 소거 동작시, 선택된 제2 메모리 셀 그룹에 인접한 제2 더미 소자(BSCa_L)가 선택되어 제2 더미 소자(BSCa_L)에는 제2 메모리 셀 그룹에 인가되는 소거 전압과 동일한 소거 전압이 인가된다. 그리고, 제2 소거 동작시 비선택된 제1 메모리 셀 그룹에 인접한 제1 더미 소자(BSCa_H)가 비선택되어, 제1 더미 라인(BSL_H)은 제1 메모리 셀 그룹의 워드 라인들과 동일하게 플로팅된다.
본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 장치의 프로그램 동작 및 리드 동작은 본 발명의 제1 실시 예에서와 동일하다. 또한, 본 발명의 제2 실시 예에서도 메모리 블록내 메모리 셀들의 소거 동작을 그룹별로 제1 소거 동작과 제2 소거 동작으로 분할하여 실시한다. 이에 따라, 본 발명의 제2 실시 예에서도 본 발명의 제1 실시 예에서와 마찬가지로 메모리 블록 내 메모리 셀의 물리적인 개수를 증가시키더라도 메모리 블록 내 소거되는 메모리 셀의 개수를 제어회로에 의해 제한된 범위로 제한할 수 있으므로 메모리 장치의 집적도를 개선할 수 있다.
그리고 본 발명의 제2 실시 예에서는 제1 실시 예에서와 마찬가지로 메모리 셀 그룹들간 경계에 더미 소자들을 배치하고, 선택된 메모리 셀 그룹의 소거 동작시 선택된 메모리 셀 그룹에 인접한 더미 소자를 선택하여 선택된 더미 소자에 소거 전압을 인가하고, 비선택된 메모리 셀 그룹에 인접한 더미 소자를 비선택하여 비선택된 더미 라인을 플로팅시켜서 메모리 셀이 아닌 더미 소자에 핫-캐리어가 주입되도록 함으로써 메모리 셀에서 발생하는 동작 오류를 개선할 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 낸드 플래시 메모리 장치의 로우 디코더 하나와 메모리 블록 하나의 연결 관계를 설명하기 위한 회로도이다.
도 6을 참조하면, 본 발명의 제3 실시 예에 따른 낸드 플래시 메모리 장치의 메모리 어레이(110)를 구성하는 각각의 메모리 블록(600)은 도 4에서 상술한 바와 동일한 구성을 포함한다.
본 발명의 제3 실시 예에 따른 로우 디코더(140)는 글로벌 라인들(GSSL, GWL[0:n], GPWLL, GPWLH, GDSL)과 로컬 라인들(SSL, WL[0:n], BSL_L, BSL_H, DSL) 사이에 연결된 제1 및 제2 블록 스위치(610H, 610L)를 포함한다.
제1 블록 스위치(610H)는 제1 블록 선택 신호(BLKSWH)에 응답하여 제1 글로벌 드레인 셀렉트 라인(GDSL), 제1 글로벌 워드 라인 그룹(GWLn, GWLn-1, GWLn-2, …), 및 제1 글로벌 더미 라인(GPWLH)에 제공되는 동작 전압들을 메모리 블록(600)의 드레인 셀렉트 라인(DSL), 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …), 및 제1 더미 라인(BSL_H)에 제공한다. 이를 위해 제1 블록 스위치(610H)는 글로벌 드레인 셀렉트 라인(GDSL)과 드레인 셀렉트 라인(DSL) 사이에 연결된 드레인 패스 트랜지스터(ND), 제1 글로벌 워드 라인 그룹(GWLn, GWLn-1, GWLn-2, …)과 제1 메모리 셀 그룹의 워드 라인들(WLn, WLn-1, WLn-2, …) 사이에 연결된 제1 패스 트랜지스터들(Nn, Nn-1, Nn-2, …), 및 제1 글로벌 더미 라인(GPWLH)과 제1 더미 소자(BSCa_H)의 제1 더미 라인(BSL_H) 사이에 연결된 제1 더미 패스 트랜지스터(NBSH)로 구성된다.
제2 블록 스위치(610L)는 제2 블록 선택 신호(BLKSWL)에 응답하여 제2 글로벌 소스 셀렉트 라인(GSSL), 제2 글로벌 워드 라인 그룹(GWL0, GWL1, GWL2, …), 및 제2 글로벌 더미 라인(GPWLL)에 제공되는 동작 전압들을 메모리 블록(600)의 소스 셀렉트 라인(SSL), 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …), 및 제2 더미 라인(BSL_L)에 제공한다. 이를 위해 제2 블록 스위치(610L)는 글로벌 소스 셀렉트 라인(GSSL)과 소스 셀렉트 라인(SSL) 사이에 연결된 소스 패스 트랜지스터(NS), 제2 글로벌 워드 라인 그룹(GWL0, GWL1, GWL2, …)과 제2 메모리 셀 그룹의 워드 라인들(WL0, WL1, WL2, …) 사이에 연결된 제2 패스 트랜지스터들(N0, N1, N2, …), 및 제2 글로벌 더미 라인(GPWLL)과 제2 더미 소자(BSCa_L)의 제2 더미 라인(BSL_L) 사이에 연결된 제2 더미 패스 트랜지스터(NBSL)로 구성된다.
제1 및 제2 블록 스위치(610H, 610L)의 패스 트랜지스터들(ND, N[n:0],NBSH, NBSL, NS)은 메모리 블록(600)의 비선택 동작시 오프되며, 프로그램 동작 및 리드 동작을 위하여 메모리 블록(600)의 선택 동작시 턴-온된다. 한편, 제1 블록 스위치(610H)를 구성하는 패스 트랜지스터들(ND, Nn, Nn-1, Nn-2, …, NBSH)은 메모리 블록(600) 내에서 선택된 제1 메모리 셀 그룹의 제1 소거 동작시 턴-온되며, 제2 블록 스위치(610L)를 구성하는 패스 트랜지스터들(NS, N0, N1, N2, …, NBSL)은 제1 소거 동작시 오프된다. 반면, 제1 블록 스위치(610H)를 구성하는 패스 트랜지스터들(ND, Nn, Nn-1, Nn-2, …, NBSH)은 메모리 블록(600) 내에서 선택된 제2 메모리 셀 그룹의 제2 소거 동작시 오프되며, 제2 블록 스위치(610L)를 구성하는 패스 트랜지스터들(NS, N0, N1, N2, …, NBSL)은 제2 소거 동작시 턴-온된다.
이와 같이 본 발명의 제3 실시 예에서는 메모리 블록 내 메모리 셀들을 제1 및 제2 메모리 셀 그룹으로 구분하여 소거 동작을 실시한다. 즉, 제1 메모리 셀 그룹의 제1 소거 동작시 제1 메모리 셀 그룹의 워드 라인들에는 0V의 소거 전압을 인가하고, 제2 메모리 셀 그룹의 워드 라인들은 플로팅 시킨다. 제1 소거 동작 시 제1 메모리 셀 그룹의 워드 라인들에 0V의 소거 전압을 인가시키고, 제2 메모리 셀 그룹의 워드 라인들을 플로팅시키기 위해서는 제1 블록 스위치의 패스 트랜지스터들을 턴-온시키고, 제2 블록 스위치의 패스 트랜지스터들을 오프시킨다. 그리고 제1 소거 동작시 메모리 셀 어레이의 기판에 마련된 웰(well)에는 고전압(예를 들어, 20V)이 인가된다. 따라서, 제1 소거 동작시 제1 메모리 셀 그룹과 기판 사이의 전압차로 인해 제1 메모리 셀 그룹의 전하들이 기판으로 방출되어 제1 메모리 셀 그룹의 문턱 전압이 소거 레벨로 낮아질 수 있다. 반면, 제2 메모리 셀 그룹의 워드 라인들이 플로팅된 상태이므로 웰에 고전압이 인가되면 커플링 현상으로 인해 제2 메모리 셀 그룹의 워드 라인 전압이 상승하여 제2 메모리 셀 그룹은 소거되지 않는다.
그리고, 제2 메모리 셀 그룹의 제2 소거 동작시 제2 메모리 셀 그룹의 워드 라인들에는 0V의 소거 전압을 인가하고, 제1 메모리 셀 그룹의 워드 라인들은 플로팅 시킨다. 제2 소거 동작 시 제2 메모리 셀 그룹의 워드 라인들에 0V의 소거 전압을 인가시키고, 제1 메모리 셀 그룹의 워드 라인들을 플로팅시키기 위해서는 제2 블록 스위치의 패스 트랜지스터들을 턴-온시키고, 제1 블록 스위치의 패스 트랜지스터들을 오프시킨다. 그리고 제2 소거 동작시 메모리 셀 어레이의 기판에 마련된 웰(well)에는 고전압(예를 들어, 20V)이 인가된다. 따라서, 제2 소거 동작시 제2 메모리 셀 그룹과 기판 사이의 전압차로 인해 제2 메모리 셀 그룹의 전하들이 기판으로 방출되어 제1 메모리 셀 그룹의 문턱 전압이 소거 레벨로 낮아질 수 있다. 반면, 제1 메모리 셀 그룹의 워드 라인들이 플로팅된 상태이므로 웰에 고전압이 인가되면 커플링 현상으로 인해 제1 메모리 셀 그룹의 워드 라인 전압이 상승하여 제1 메모리 셀 그룹은 소거되지 않는다.
이와 같이 본 발명의 제3 실시 예에서는 메모리 블록내 메모리 셀들의 소거 동작을 그룹별로 제1 소거 동작과 제2 소거 동작으로 분할하여 실시하므로 메모리 블록 내 메모리 셀의 물리적인 개수를 증가시키더라도 소거 동작시 메모리 블록 내 소거되는 메모리 셀의 개수를 제어회로에 의해 제한된 범위로 제한할 수 있다. 따라서, 본 발명의 제3 실시 예를 통해 메모리 장치의 집적도를 개선할 수 있다.
그리고 본 발명의 제3 실시 예에서는 제1 소거 동작시 제1 블록 스위치의 패스 트랜지스터들이 턴-온되므로 제1 블록 스위치에 의해 제어되는 제1 더미 라인이 선택되어 제1 더미 라인에 0V의 소거 전압이 인가될 수 있으며, 제2 블록 스위치의 패스 트랜지스터들이 오프되므로 제2 블록 스위치에 의해 제어되는 제2 더미 라인이 비선택되어 플로팅될 수 있다.
한편, 본 발명의 제3 실시 예에서는 제2 소거 동작시 제2 블록 스위치의 패스 트랜지스터들이 턴-온되므로 제2 블록 스위치에 의해 제어되는 제2 더미 라인이 선택되어 제2 더미 라인에 0V의 소거 전압이 인가될 수 있으며, 제1 블록 스위치의 패스 트랜지스터들이 오프되므로 제1 블록 스위치에 의해 제어되는 제1 더미 라인이 비선택되어 제1 더미 라인이 플로팅될 수 있다.
이와 같이 본 발명의 제3 실시 예에서는 제1 실시 예에서와 마찬가지로 메모리 셀 그룹들간 경계에 더미 소자들을 배치하고, 선택된 메모리 셀 그룹의 소거 동작시 선택된 메모리 셀 그룹에 인접한 더미 소자를 선택하여 선택된 더미 소자에 소거 전압을 인가하고, 비선택된 메모리 셀 그룹에 인접한 더미 소자를 비선택하여 비선택된 더미 라인을 플로팅시켜서 메모리 셀이 아닌 더미 소자에 핫-캐리어가 주입되도록 함으로써 메모리 셀에서 발생하는 동작 오류를 개선할 수 있다.
본 발명의 제3 실시 예에서 프로그램 동작 또는 리드 동작을 위하여 선택된 메모리 블록의 워드 라인들 및 제1 및 제2 더미 라인에 인가되는 전압은 본 발명의 제2 실시 예에서와 동일하다.
도 7은 본 발명의 실시 예들에 따른 낸드 플래시 메모리 장치의 스트링 단면을 개략적으로 나타낸 단면도이다.
본 발명의 실시 예들에 따른 낸드 플래시 메모리 장치의 각각의 스트링은 도 7에 도시된 바와 같이 공통 소스 라인(SL)에 연결된 소스 셀렉트 트랜지스터(SST), 비트 라인(BL0)에 연결된 드레인 셀렉트 트랜지스터(DST), 그리고 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(C[a0:an])을 포함한다. 그리고, 각각의 스트링은 특정 메모리 셀들의 경계에 직렬로 연결된 적어도 하나의 더미 소자(BSCa_L, BSCa_H)를 더 포함한다. 더미 소자(BSCa_L, BSCa_H)는 제1 내지 제3 실시 예에서 상술한 바와 같이 소거 동작시 스트링 내에서 구분되어 동작하는 메모리 셀들 사이에 연결된다.
소스 셀렉트 트랜지스터(SST)의 게이트는 게이트 절연막(127)을 사이에 두고 반도체 기판(121) 상에 형성된 소스 셀렉트 라인(SSL)에 연결된다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 게이트 절연막(127)을 사이에 두고 반도체 기판(121) 상에 형성된 드레인 셀렉트 라인(DSL)에 연결된다. 메모리 셀들(C[a0:an])의 게이트들은 각각 반도체 기판(121) 상에 형성되며 터널 절연막으로 이용되는 게이트 절연막(127), 게이트 절연막(127) 상에 형성된 플로팅 게이트(FG)용 제1 도전막, 플로팅 게이트(FG) 상에 형성된 유전체막(129), 및 유전체막(129) 상에 형성된 컨트롤 게이트(CG)용 제2 도전막이 적층된 구조로 형성된다. 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 각각은 컨트롤 게이트(CG)와 동일한 재질의 제2 도전막을 이용하여 형성될 수 있으며, 유전체막(129)에 형성된 콘택홀을 통해 소스 셀렉트 라인(SSL)과 게이트 절연막(129) 사이에 더 적층되며 플로팅 게이트(FG)와 동일한 재질의 제1 도전막에 전기적으로 연결될 수 있다.
더미 소자(BSCa_L, BSCa_H)의 게이트들은 도면에 도시된 바와 같이 메모리 셀들(C[a0:an])과 동일한 적층 구조를 갖도록 형성될 수 있다. 보다 구체적으로 더미 소자(BSCa_L, BSCa_H)의 게이트들은 메모리 셀들(C[a0:an])과 같이 SONOS구조로 형성할 수 있다. 그리고 더미 소자(BSCa_L, BSCa_H)에 인접한 메모리 셀은 1nm 내지 1000nm로 이격되어 형성될 수 있으며, 더미 소자(BSCa_L, BSCa_H)의 게이트 길이는 1nm 내지 100nm로 형성될 수 있다. 또한, 더미 소자(BSCa_L, BSCa_H)는 0V 내지 25V 사이의 전압을 인가하여 제어할 수 있다.
상술한 바와는 달리 더미 소자(BSCa_L, BSCa_H)의 게이트들은 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)와 동일한 적층 구조를 갖도록 형성될 수 있다.
소스 셀렉트 트랜지스터(SST), 메모리 셀들(C[a0:an]), 드레인 셀렉트 트랜지스터(DST), 더미 소자(BSCa_L, BSCa_H)는 반도체 기판(121)에 형성된 불순물 영역들(121S, 121C, 121D)을 통해 직렬로 연결된다. 불순물 영역들은 공통 소스 라인(SL)에 연결된 스트링의 소스 영역(121S)과, 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C[a0:an]), 더미 소자(BSCa_L, BSCa_H), 드레인 셀렉트 트랜지스터(DST)의 게이트들 사이에 형성된 셀 접합 영역(121C)들과, 드레인 콘택(DCT)에 연결된 스트링의 드레인 영역(121D)을 포함한다. 스트링의 드레인 영역(121D)은 드레인 콘택(DCT)을 경유하여 비트 라인(BL0)에 연결될 수 있다. 전기적으로 절연될 필요가 있는 패턴들 사이에는 절연막들(123, 125)이 형성된다.
도 8은 스트링 내 메모리 셀 개수 증가에 따른 메모리 블록 사이즈 증가율을 나타낸 그래프이다. 도 8을 참조하면, 스트링 내 메모리 셀 개수를 증가시키고 셀렉트 트랜지스터들을 반복적으로 배치하는 경우(64string반복)에 비해 스트링 내 메모리 셀 개수를 증가시키고 메모리 셀과 동일한 구조의 더미 소자들을 반복적으로 배치하는 경우(BSCG/64str) 메모리 블록의 사이즈가 증가하는 비율이 현저히 감소함을 알 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
400, 500, 600 : 메모리 블록 410, 510: 블록 스위치
420, 520: 서브 블록 스위치 610H: 제1 블록 스위치
610L: 제2 블록 스위치 410H, 510H: 제1 선택 회로
410L, 510L: 제2 선택 회로 410BS, 510BSH, 510BSL: 더미 선택 회로
520BSH: 제1 서브 더미 선택 회로 520BSL: 제1 서브 더미 선택 회로
BSCa_H: 제1 더미 소자 BSCa_L: 제2 더미 소자
G[a:k]1: 제1 메모리 셀 그룹 G[a:k]2: 제2 메모리 셀 그룹

Claims (15)

  1. 다수의 스트링으로 이루어지며, 상기 스트링 각각은 드레인 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터에 연결된 다수의 메모리 셀들로 구성된 제1 메모리 셀 그룹, 상기 제1 메모리 셀 그룹에 연결된 제1 더미 소자, 상기 제1 더미 소자에 연결된 제2 더미 소자, 상기 제2 더미 소자에 연결된 다수의 메모리 셀들로 구성된 제2 메모리 셀 그룹, 및 상기 제2 메모리 셀 그룹에 연결된 소스 셀렉트 트랜지스터를 포함하며, 상기 제1 메모리 셀 그룹, 상기 제1 더미 소자, 상기 제2 더미 소자, 및 상기 제2 메모리 셀 그룹은 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에서 직렬로 연결되고,
    상기 제1 및 제2 메모리 셀 그룹의 프로그램 동작 또는 리드 동작을 위해 상기 제1 및 제2 메모리 셀 그룹은 상기 제1 및 제2 더미 소자의 동작에 의해 전기적으로 연결되고,
    소거 동작을 위해 상기 제1 및 제2 메모리 셀 그룹 중 하나가 선택될 때, 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나가 함께 선택되는 메모리 어레이를 포함하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하기 위한 제1 선택 회로;
    제1 서브 선택 신호에 응답하여 상기 제1 선택 회로에서 출력되는 동작 전압들을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하기 위한 제1 서브 선택회로;
    상기 블록 선택 신호에 응답하여 제1 및 제2 글로벌 더미 라인을 통해 제공되는 동작 전압들을 출력하기 위한 더미 선택 회로;
    서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제1 글로벌 더미 라인의 동작 전압을 상기 제1 더미 소자에 제공하고, 상기 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제2 글로벌 더미 라인의 동작 전압을 상기 제2 더미 소자에 제공하기 위한 서브 더미 선택 회로;
    상기 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하기 위한 제2 선택 회로; 및
    제2 서브 선택 신호에 응답하여 상기 제2 선택 회로에서 출력되는 동작 전압들을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하기 위한 제2 서브 선택회로를 더 포함하는 낸드 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하기 위한 제1 선택 회로;
    제1 서브 선택 신호에 응답하여 상기 제1 선택 회로에서 출력되는 동작 전압들을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하기 위한 제1 서브 선택회로;
    상기 블록 선택 신호에 응답하여 제1 및 제2 글로벌 더미 라인을 통해 제공되는 동작 전압들을 출력하기 위한 더미 선택 회로;
    제1 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제1 글로벌 더미 라인의 동작 전압을 상기 제1 더미 소자에 제공하기 위한 제1 서브 더미 선택 회로;
    제2 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제2 글로벌 더미 라인의 동작 전압을 상기 제2 더미 소자에 제공하기 위한 제2 서브 더미 선택 회로;
    상기 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하기 위한 제2 선택 회로; 및
    제2 서브 선택 신호에 응답하여 상기 제2 선택 회로에서 출력되는 동작 전압들을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하기 위한 제2 서브 선택회로를 더 포함하는 낸드 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    제1 블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하고, 상기 제1 블록 선택 신호에 응답하여 제1 글로벌 더미 라인을 통해 제공되는 동작 전압을 상기 제1 더미 소자에 제공하기 위한 제1 블록 스위치; 및
    제2 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하고, 상기 제2 블록 선택 신호에 응답하여 제2 글로벌 더미 라인을 통해 제공되는 동작 전압을 상기 제2 더미 소자에 제공하기 위한 제2 블록 스위치를 더 포함하는 낸드 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 더미 소자의 적층 구조는 상기 메모리 셀들의 적층 구조와 동일한 낸드 플래시 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 더미 소자의 적층 구조는 상기 드레인 및 소스 셀렉트 트랜지스터들의 적층 구조와 동일한 낸드 플래시 메모리 장치.
  7. 다수의 스트링으로 이루어지며, 상기 스트링 각각은 드레인 셀렉트 트랜지스터, 상기 드레인 셀렉트 트랜지스터에 연결된 다수의 메모리 셀들로 구성된 제1 메모리 셀 그룹, 상기 제1 메모리 셀 그룹에 연결된 제1 더미 소자, 상기 제1 더미 소자에 연결된 제2 더미 소자, 상기 제2 더미 소자에 연결된 다수의 메모리 셀들로 구성된 제2 메모리 셀 그룹, 및 상기 제2 메모리 셀 그룹에 연결된 소스 셀렉트 트랜지스터를 포함하며, 상기 제1 메모리 셀 그룹, 상기 제1 더미 소자, 상기 제2 더미 소자, 및 상기 제2 메모리 셀 그룹은 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에서 직렬로 연결된 메모리 어레이를 제공하는 단계;
    상기 제1 및 제2 메모리 셀 그룹의 프로그램 동작 또는 리드 동작 시 상기 제1 및 제2 메모리 셀 그룹이 상기 제1 및 제2 더미 소자의 동작에 의해 전기적으로 연결되는 단계;
    소거 동작 시 상기 제1 및 제2 메모리 셀 그룹 중 하나가 선택될 때, 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나가 함께 선택되는 단계를 포함하는 낸드 플래시 메모리 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 소거 동작 시 비 선택된 메모리 셀 그룹에 인접한 상기 제1 및 제2 더미 소자 중 하나가 상기 비 선택된 메모리 셀 그룹과 함께 비 선택되는 낸드 플래시 메모리 장치의 동작 방법.
  9. 제 7 항에 있어서,
    상기 제1 메모리 셀 그룹의 워드 라인들은 블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하는 제1 선택 회로와 제1 서브 선택 신호에 응답하여 상기 제1 선택 회로에서 출력되는 동작 전압들을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하는 제1 서브 선택회로를 통해 선택되는 낸드 플래시 메모리 장치의 동작 방법.
  10. 제 7 항에 있어서,
    상기 제2 메모리 셀 그룹의 워드 라인들은 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압들을 출력하는 제2 선택 회로와 제2 서브 선택 신호에 응답하여 상기 제2 선택 회로에서 출력되는 동작 전압들을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하는 제2 서브 선택회로를 통해 선택되는 낸드 플래시 메모리 장치의 동작 방법.
  11. 제 7 항에 있어서,
    상기 제1 더미 소자 및 상기 제2 더미 소자는 블록 선택 신호에 응답하여 제1 및 제2 글로벌 더미 라인을 통해 제공되는 동작 전압들을 출력하기 위한 더미 선택 회로와, 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제1 글로벌 더미 라인의 동작 전압을 상기 제1 더미 소자에 제공하며 상기 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제2 글로벌 더미 라인의 동작 전압을 상기 제2 더미 소자에 제공하기 위한 서브 더미 선택 회로를 통해 선택되는 낸드 플래시 메모리 장치의 동작 방법.
  12. 제 7 항에 있어서,
    상기 제1 더미 소자는 블록 선택 신호에 응답하여 제1 및 제2 글로벌 더미 라인을 통해 제공되는 동작 전압들을 출력하기 위한 더미 선택 회로와, 제1 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제1 글로벌 더미 라인의 동작 전압을 상기 제1 더미 소자에 제공하기 위한 제1 서브 더미 선택 회로를 통해 선택되고,
    상기 제2 더미 소자는 상기 더미 선택 회로와, 제2 서브 더미 선택 신호에 응답하여 상기 더미 선택 회로에서 출력된 상기 제2 글로벌 더미 라인의 동작 전압을 상기 제2 더미 소자에 제공하기 위한 제2 서브 더미 선택 회로를 통해 선택되는 낸드 플래시 메모리 장치의 동작 방법.
  13. 제 7 항에 있어서,
    상기 제1 메모리 셀 그룹의 워드 라인들 및 상기 제1 더미 소자는 제1 블록 선택 신호에 응답하여 제1 글로벌 워드 라인들을 통해 제공되는 동작 전압을 상기 제1 메모리 셀 그룹의 워드 라인들에 제공하고, 상기 제1 블록 선택 신호에 응답하여 제1 글로벌 더미 라인을 통해 제공되는 동작 전압을 상기 제1 더미 소자에 제공하기 위한 제1 블록 스위치를 통해 선택되고,
    상기 제2 메모리 셀 그룹의 워드 라인들 및 상기 제2 더미 소자는 제2 블록 선택 신호에 응답하여 제2 글로벌 워드 라인들을 통해 제공되는 동작 전압을 상기 제2 메모리 셀 그룹의 워드 라인들에 제공하고, 상기 제2 블록 선택 신호에 응답하여 제2 글로벌 더미 라인을 통해 제공되는 동작 전압을 상기 제2 더미 소자에 제공하기 위한 제2 블록 스위치를 통해 선택되는 낸드 플래시 메모리 장치의 동작 방법.
  14. 제 7 항에 있어서,
    상기 소거 동작 시 선택된 메모리 셀 그룹의 워드 라인들 및 선택된 더미 소자의 더미 라인에는 소거 전압이 인가되고, 비 선택된 메모리 셀 그룹의 워드 라인들 및 비 선택된 더미 소자의 더미 라인은 플로팅되는 낸드 플래시 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 소거 전압으로서 OV가 인가되는 낸드 플래시 메모리 장치의 동작 방법.
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