CN102467966A - 半导体存储器件及其操作方法 - Google Patents

Abstract

操作半导体存储器件的方法包括：提供具有存储器单元串的存储器阵列，存储器单元串包括：具有串联连接的存储器单元的第一和第二存储器单元组；串联连接在第一和第二存储器单元组之间的第一和第二虚设元件；连接至第一和第二存储器单元组的漏极选择晶体管和源极选择晶体管，其中第一和第二存储器单元组设置在漏极选择晶体管与源极选择晶体管之间；在第一或第二存储器单元组的编程操作或读取操作期间，通过第一和第二虚设元件的操作，将第一存储器单元组电连接至第二存储器单元组；在存储器阵列的擦除操作中单独地执行第一和第二存储器单元组的擦除操作，同时地选择第一和第二虚设元件中与在选中的存储器单元组的擦除操作期间选中的存储器单元组相邻的一个。

Description

半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求于2010年11月17日提交的韩国专利申请No.10-2010-0114396的优先权，其全部内容通过引用合并于此。

技术领域

本发明一般地涉及半导体存储器件及其操作方法，更具体而言，涉及一种非易失性存储器件，诸如NAND快闪存储器件。

背景技术

在诸如NAND快闪存储器件的半导体存储器件中的存储器阵列包括存储器块，且每个存储器块具有连接在公共源极线与位线之间的多个存储器单元串。下面，将结合图1和图2来详细描述现有的NAND快闪存储器件。

图1是示出用于描述现有的NAND快闪存储器件的一部分的电路图，图2是概要性地示出图1中的NAND快闪存储器件的存储器单元串的截面图。

如图1所示，NAND快闪存储器件包括：存储器阵列10，其具有用于存储数据的存储器单元C[a0:kn]；以及块开关电路15，用于将操作电压传输到存储器阵列10中的选中的存储器块。

参见图1和图2，存储器阵列10包括多个存储器块。在图1中只示出了一个存储器块。每个存储器块具有连接在公共源极线SL与位线BL[0:k]之间的多个存储器单元串ST[0:k]。每个存储器单元串(例如ST0)包括：连接到公共源极线SL的源极选择晶体管SST；连接到位线BL0的漏极选择晶体管DST；以及串联在源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元C[a0:an]。源极选择晶体管SST的栅极连接到形成在栅绝缘层27之上的源极选择线SSL。漏极选择晶体管DST的栅极连接到形成在栅绝缘层27之上的漏极选择线DSL。栅绝缘层27形成在半导体衬底21上。存储器单元C[a0:an]的每个都包括被用作隧道绝缘层的栅绝缘层27、浮置栅极FG、电介质层29和控制栅极CG。在此，栅绝缘层27形成在半导体衬底21上，浮置栅极FG形成在栅绝缘层27上，电介质层29形成在浮置栅极FG上，而控制栅极CG形成在电介质层29上。可以利用与控制栅极CG相同的导电层来形成源极选择线SSL，源极选择线SSL通过电介质层29中的接触孔而电连接至下层，所述下层形成在源极选择线SSL与栅绝缘层27之间并利用与浮置栅极FG相同的层而形成。可以利用与控制栅极CG相同的导电层来形成漏极选择线DSL，漏极选择线DSL通过电介质层29中的接触孔而电连接至下层，所述下层形成在漏极选择线DSL与栅绝缘层27之间并利用与浮置栅极FG相同的层而形成。

源极选择晶体管SST、存储器单元C[a0:an]以及漏极选择晶体管DST可以通过形成在半导体衬底21中的杂质区域21S、21C和21D而串联连接。杂质区域包括存储器单元串的源极区域21S和漏极区域21D以及单元连接区域21C。这里，源极区域21S连接至公共源极线SL，而漏极区域21D连接至漏极接触DCT。另外，单元连接区域21C形成在源极选择晶体管SST和相邻的存储器单元Ca0的栅极之间、存储器单元C[a0:an]中的各个存储器单元之间以及漏极选择晶体管DST和相邻的存储器单元Can的栅极之间。漏极区域21D可以经由漏极接触DCT连接至位线BL0。绝缘层23和25形成在需要被电绝缘的图案之间。

存储器块中的存储器单元串ST[0:k]公共地连接至公共源极线SL，且被并排地布置。存储器单元串ST[0:k]分别连接至相应的位线BL[0:k]。源极选择晶体管SST的栅极公共地连接至一个存储器块的源极选择线SSL。另外，漏极选择晶体管DST的栅极公共地连接至存储器块的漏极选择线DSL。存储器单元C[a0:an]的每个的栅极分别连接到相应的字线WL[0:n]。连接至存储器阵列10的源极选择线SSL、漏极选择线DSL和字线WL[0:n]被称作局部线。

块开关电路15响应于块选择信号BLKSW而将经由全局线GDSL、GWL[0:n]和GSSL提供的操作电压施加至选中的存储器块的局部线DSL、WL[0:n]和SSL。块开关电路15连接在全局线GDSL、GWL[0:n]以及GSSL与局部线DSL、WL[0:n]以及SSL之间，以便施加操作电压。另外，块连接电路15包括响应于块选择信号BLKSW而被驱动的传输晶体管NS、N[0:n]和ND。块选择信号BLKSW响应于控制电路的行地址信号而被使能。操作电压由电压生成电路而产生，并被提供给全局线GDSL、GWL[0:n]和GSSL。

可以通过减小存储器单元C[a0:an]的尺寸来实现NAND快闪存储器件的高集成度。然而，难以按照存储器单元C[a0:an]的尺寸来减少用于选择存储器单元串的漏极选择晶体管DST和源极选择晶体管SST的尺寸。因此，也可以通过增加存储器单元串ST0中的存储器单元C[a0:an]的数量来实现NAND快闪存储器件的高集成度。在增加每个存储器单元串中的存储器单元的数量的情况下，可以减少整个存储器件中的漏极选择晶体管DST和源极选择晶体管SST的数量，但是存储器块的尺寸、即每个存储器块中的存储器单元的数量增加。由于存储器块的尺寸受限于NAND快闪存储器件的控制电路所支持的尺寸，在存储器单元串中增加存储器单元的数量也受到限制。另一方面，增加存储器单元串的数量的方法可以用作用于高集成度NAND快闪存储器件的替代方法。在这种情况下，漏极选择晶体管DST和源极选择晶体管SST的数量增加。由于难以按照存储器单元C[a0:an]的尺寸来减小漏极选择晶体管DST和源极选择晶体管SST的尺寸，芯片的尺寸会随着漏极选择晶体管DST和源极选择晶体管SST的数量的增加而增加。

发明内容

本发明的示例性实施例提供一种半导体存储器件及其操作方法，通过将存储器单元串中的存储器单元划分成存储器单元组并以所述组为单位来选择性地执行擦除操作，可以根据控制电路所限制的范围来限制存储器单元串中的存储器单元在擦除操作时被擦除的存储器单元的数量。

本发明的示例性实施例还提供一种半导体存储器件及其操作方法，通过在存储器单元组的边界处形成虚设元件、在选中的存储器单元组的擦除操作期间将擦除操作电压施加至与选中的存储器单元组相邻的虚设元件的栅极而将与未选中的存储器单元组相邻的虚设元件的栅极浮置，来改善擦除操作中的存储器单元的可靠性。

根据本发明的一个实施例的NAND快闪存储器件包括：被配置成具有存储器单元串的存储器阵列，所述存储器单元串包括：具有串联连接的存储器单元的第一存储器单元组；第二存储器单元组，其在所述第一存储器单元组被选中以用于擦除操作的情况下不被选中而在所述第一存储器单元组未被选中的情况下被选中并执行擦除操作，并具有串联连接的存储器单元；串联连接在所述第一存储器单元组与所述第二存储器单元组之间的第一虚设元件和第二虚设元件，用于在选中的存储器单元的编程操作或读取操作期间将所述第一存储器单元组连接到所述第二存储器单元组；以及连接至所述第一存储器单元组和所述第二存储器单元组的漏极选择晶体管和源极选择晶体管，所述第一存储器单元组和所述第二存储器单元组被设置在所述漏极选择晶体管与所述源极选择晶体管之间。在此，在从所述第一存储器单元组和所述第二存储器单元组中选中的存储器单元组的擦除操作期间，第一虚设元件和第二虚设元件中与选中的存储器单元组相邻的一个被选中。

根据本发明的一个实施例的操作NAND快闪存储器件的方法包括：提供具有存储器单元串的存储器阵列，所述存储器单元串包括：具有串联连接的存储器单元的第一存储器单元组和第二存储器单元组，串联连接在所述第一存储器单元组与所述第二存储器单元组之间的第一虚设元件和第二虚设元件，以及连接至所述第一存储器单元组和所述第二存储器单元组的漏极选择晶体管和源极选择晶体管，所述第一存储器单元组和所述第二存储器单元组被设置在所述漏极选择晶体管与所述源极选择晶体管之间；在所述第一存储器单元组或所述第二存储器单元组的编程操作或读取操作期间，通过所述第一虚设元件和所述第二虚设元件的操作，将所述第一存储器单元组电连接至所述第二存储器单元组；以及在所述存储器阵列的擦除操作中单独地执行所述第一存储器单元组的擦除操作和所述第二存储器单元组的擦除操作，同时地选择第一虚设元件和第二虚设元件中与在选中的存储器单元组的擦除操作期间选中的存储器单元组相邻的一个。

通过将存储器单元串中的存储器单元划分成存储器单元组并以所述组为单位来选择性地执行擦除操作这样的方法，本发明的NAND快闪存储器件将在存储器块中擦除的存储器单元的数量限制在控制电路所限制的范围中，由此可以通过增加在存储器块中的存储器单元的数量来提高快闪存储器件的集成度。

本发明的NAND快闪存储器件在存储器单元组的边界处设置虚设元件、在选中的存储器单元组的擦除操作期间将擦除操作电压施加至与选中的存储器单元组相邻的虚设元件并将与未选中的存储器单元组相邻的虚设元件的虚设线浮置，热载流子被注入到虚设元件而非存储器单元中。由此，可以提高存储器单元的可靠性。

附图说明

结合附图考虑并参考以下的详细描述，本发明的上述和其它特征以及优点将变得易于理解，在附图中：

图1是示出用于描述现有的NAND快闪存储器件的一部分的电路的图；

图2是概要性地示出图1中的NAND快闪存储器件的存储器单元串的截面图；

图3是示出根据本发明的一个实施例的半导体存储器件的框图；

图4是示出用于描述根据本发明的一个实施例的半导体存储器件中的行译码器和存储块的配置的电路的图；

图5是示出用于描述根据本发明的一个实施例的半导体存储器件中的行译码器和存储块的配置的电路的图；

图6是示出用于描述根据本发明的一个实施例的半导体存储器件中的行译码器和存储块的配置的电路的图；

图7是概要性地示出根据本发明的实施例的半导体存储器件的存储器单元串的截面图；以及

图8是示出随着存储器单元串中的存储器单元的数量的增加，存储器块的尺寸增加的速率的图。

具体实施方式

以下参照所附的附图更为详细地说明本发明的实施例。尽管参照数个说明性的实施例对实施例予以描述，但应理解的是，本领域技术人员可以想到众多的其他修改方案和实施例，它们也将落入本公开内容的原理的思想和范围内。

图3是说明根据本发明的一个实施例的半导体存储器件的框图。

在图3中，本发明的一个实施例的半导体存储器件包括：存储器阵列110；操作电路组130、140和150，用于执行存储器阵列110中的存储器单元的擦除操作、编程操作或读取操作；以及控制电路120，用于根据所输入的数据来控制操作电路组130、140和150以将所选择的存储器单元的阈值电压电平设置到擦除电平和编程电平中的一个的电平。操作电路组具有电压供给电路130和140以及页缓冲器组150。

存储器阵列110包括多个存储器块。每个存储器块都具有连接到局部字线和位线并且存储数据的存储器单元。另外，每个存储器块具有连接到局部虚设线并防止存储器单元在擦除操作中的操作错误的虚设元件。

控制电路120响应于命令信号而在内部输出编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE，并输出用于根据这种操作来控制包括在页缓冲器组150中的页缓冲器的控制信号PB SIGNALS。此外，控制电路120在内部输出行地址信号RADD。

电压供给电路130和140根据控制电路120的信号READ、PGM、ERASE和RADD而将存储器单元的编程操作、擦除操作或读取操作所需的操作电压提供给所选择的存储器块。电压供给电路包括电压发生器130和行译码器140。

电压发生器130响应于操作信号PGM、READ或ERASE而将用于编程、读取或擦除存储器单元所需的操作电压输出到全局线，其中操作信号PGM、READ或ERASE是控制电路120的内部命令信号。

行译码器140响应于控制电路120的行地址信号RADD而将由电压发生器130输出的操作电压传送至存储器阵列110的存储器块中的选中的存储器块。

页缓冲器组150包括分别连接到位线BL[0:k]的页缓冲器(未示出)。页缓冲器组150响应于控制电路120的控制信号PB SIGNALS而将对存储器单元的数据进行存储所需的电压提供给位线BL[0:k]。

电压发生器130响应于控制电路120的编程操作信号PGM、读取操作信号READ或擦除操作信号ERASE而将存储器单元的操作所需的操作电压Vpass、Verase、Vread和Vpgm输出到全局线。行译码器140响应于控制电路120的行地址信号RADD而将操作电压Vpass、Verase、Vread和Vpgm提供给存储器阵列110的存储器块中的选中的存储器块的局部线。

以下将参照图4至图6详细地描述本发明的半导体存储器件。

图4是示出根据本发明的一个实施例的半导体存储器件中的行译码器和存储器块的配置的电路的图。

在图4中，在本发明的一个实施例的半导体存储器件中的存储器阵列110的每个存储器块400包括连接在公共源极线SL与位线BL[0:k]之间的多个存储器单元串ST[0:k]。每个存储器单元串例如ST0具有：连接到公共源极线SL的源极选择晶体管SST、连接到位线BL0的漏极选择晶体管DST、串联连接在源极选择晶体管SST与漏极选择晶体管DST之间的第一存储器单元组和第二存储器单元组Ga1和Ga2、以及串联连接在存储器单元组Ga1与Ga2之间的至少一个虚设元件BSCa_H或BSCa_L。虚设元件可以通过防止在擦除操作期间生成的热载流子被注入到包括在第一存储器单元组G[a1:k1]和第二存储器单元组G[a2:k2]中的存储器单元的现象来减小半导体存储器件的操作错误的概率。为了减小操作错误的概率，本发明的一个实施例的虚设元件连接到存储器单元串ST0的存储器单元组Ga1和Ga2。虚设元件可以包括连接到存储器单元串ST0的第一存储器单元组Ga1的第一虚设元件BSCa_H和连接到存储器单元串ST0的第二存储器单元组Ga2的第二虚设元件BSCa_L。第一存储器单元组Ga1具有串联连接于漏极选择晶体管DST的存储器单元Can、Can-1、Can-2、...，而第二存储器单元组Ga2具有串联连接于源极选择晶体管SST的存储器单元Ca0、Ca1、Ca2、...。在每个存储器单元串例如ST0中所包括存储器单元C[a0:an]的数量等于128即n＝127的情况下，第一存储器组Ga1可以包括与漏极选择晶体管DST相邻的64个存储器单元，而第二存储器单元组Ga2可以具有与源极选择晶体管SST相邻的64个存储器单元。

包括在第一存储器单元组G[a1:k1]中的存储器单元的数量与在存储器块400中的第一虚设元件Can:BSCk_H的数量之和限定于擦除操作期间由控制电路可控制的范围中。另外，包括在第二存储器单元组G[a2:k2]中的存储器单元的数量与在存储器块400中的第二虚设元件Ca0:BSCk_L的数量之和限定于擦除操作期间由控制电路可控制的范围中。因此，包括在存储器块400中的存储器单元的物理数量高于在擦除操作期间由控制电路可控制的范围。本发明的一个实施例的半导体存储器件并不以存储器块为单位来执行擦除操作，而是单独地针对第一存储器单元组G[a1:k1]和第一虚设元件BSCa_H:BSCk_H执行第一擦除操作，并针对第二存储器单元组G[a2:k2]和第二虚设元件BSCa_L:BSCk_L执行第二擦除操作。由于本发明的半导体存储器件将存储器块400中的存储器装置分组，以便满足由控制单元限定的范围，并且半导体存储器件以组为单位执行相应的擦除操作，所以存储器单元串中的存储器单元的物理数量可以大于由控制电路所限定的范围。

存储器块400中的存储器单元串ST[0:k]共同地连接到公共源极线SL，并且彼此并排地设置。每个存储器单元串ST[0:k]连接到相应的位线，即BL[0:k]之一。存储器块400中的源极选择晶体管SST的栅极共同地连接到源极选择线SSL。存储器块400中的漏极选择晶体管DST的栅极共同地连接到漏极选择线DSL。此外，存储器单元C[a0:kn]的栅极连接到字线WL[0:n]。字线WL[0:n]被分成连接到第一存储器单元组G[a1:k1]的第一字线组和连接到第二存储器单元组G[a2:k2]的第二字线组。串联设置的第一虚设元件BSC[a_H:k_H]连接到第一虚设线BSL_H，而串联设置的第二虚设元件BSC[a_L:k_L]连接到第二虚设线BSL_L。以下将连接到存储器阵列110的源极选择线SSL、漏极选择线DSL、字线WL[0:n]和虚设线BSL_H和BSL_L称作局部线。

本发明的一个实施例的行译码器140包括连接在全局线GSSL、GWL[0:n]、GPWLL、GPWLH以及GDSL与局部线SSL、WL[0:n]、BSL_L、BSL_H以及DSL之间的块开关410和子块开关420。

块开关410响应于块选择信号BLKSW而输出通过全局线GSSL、GWL[0:n]、GPWLL、GPWLH和GDSL提供的操作电压。更具体而言，块开关410可以通过使用漏极传输晶体管ND、第一选择电路410H、虚设选择电路410BS、第二选择电路410L和源极传输晶体管NS来输出通过全局线GSSL、GWL[0:n]、GPWLL、GPWLH和GDSL提供的操作电压。漏极传输晶体管ND响应于块选择信号BLKSW而输出通过全局漏极选择线GDSL提供的操作电压。第一选择电路410H响应于块选择信号BLKSW而输出通过第一全局字线GWLn、GWLn-1、GWLn-2、......提供的操作电压。第一选择电路410H可以具有连接到第一全局字线GWLn、GWLn-1、GWLn-2、......并响应于块选择信号BLKSW而操作的传输晶体管Nn、Nn-1、Nn-2、......。虚设选择电路410BS响应于块选择信号BLKSW而输出通过第一全局虚设线GPWLH和第二全局虚设线GPWLL提供的操作电压。虚设选择电路410BS可以包括连接到第一全局虚设线GPWLH并响应于块选择信号BLKSW而操作的第一虚设传输晶体管NHBS、以及连接到第二全局虚设线GPWLL并响应于块选择信号BLKSW而操作的包括第二虚设传输晶体管NLBS。源极传输晶体管NS响应于块选择信号BLKSW而输出通过全局源极选择线GSSL提供的操作电压。

子块开关420将通过块开关410输出的操作电压提供给局部线DSL、WL[n:0]、BSL_H、BSL_L和SSL。更具体而言，子块开关420可以通过使用子漏极传输晶体管NHD、第一子选择电路420H、子虚设选择电路420BS、第二子选择电路420L和子源极传输晶体管NL来将从块开关410输出的操作电压提供给局部线DSL、WL[n:0]、BSL_H和SSL。子漏极传输晶体管NHD响应于第一子选择信号SBSW_H而将通过漏极传输晶体管ND输出的操作电压提供给漏极选择线DSL。第一子选择电路420H响应于第一子选择信号SBSW_H而将从第一选择电路410H输出的操作电压提供给第一存储器单元组的字线WLn、WLn-1、WLn-2、......。第一子选择电路420H可以具有连接在第一存储器单元组的第一选择电路410H与字线WLn、WLn-1、WLn-2、......之间并响应于第一子选择信号SBSW_H而操作的传输晶体管NHn、NHn-1、NHn-2、......。子虚设选择电路420BS响应于子虚设选择信号BSCSW而将从虚设选择电路410BS输出的第一全局虚设线GPWLH的操作电压提供给连接到第一虚设元件的第一虚设线BSL_H，并且响应于子虚设选择信号BSCSW而将从虚设选择电路410BS输出的第二全局虚设线GPWLL的操作电压提供给连接到第二虚设元件的第二虚设线BSL_L。子虚设选择电路420BS可以包括连接在第一虚设传输晶体管NBSH与第一虚设线BSL_H之间的第一子虚设传输晶体管NHBS、以及连接在第二虚设传输晶体管NBSL与第二虚设线BSL_L之间的第二子虚设传输晶体管NLBS。尽管第一子虚设传输晶体管NHBS和第二子虚设传输晶体管NLBS响应于相同的子虚设选择信号BSCSW而操作，但半导体存储器件可以通过控制提供给第一全局虚设线GPWLH和第二全局虚设线GPWLL的电压而不同地控制第一虚设元件BSCa_H和第二虚设元件BSCa_L的操作。第二子选择电路420L响应于第二子选择信号SBSW_L而将从第二选择电路410L输出的操作电压提供给第二存储器单元组的字线WL0、WL1、WL2、......。第二子选择电路420L可以包括连接在第二存储器单元组的第二选择电路410L与字线WL0、WL1、WL2、......之间并响应于第二子选择信号SBSW_L而操作的传输晶体管NL0、NL1、NL2、......。子源极传输晶体管NLS响应于第二子选择信号SBSW_L而将从源极传输晶体管NS输出的操作电压提供给源极选择线SSL。

本发明的一个实施例的半导体存储器件可以通过使用块开关410的第一选择电路410H和子块开关420的第一子选择电路420H来选择第一存储器单元组的字线WLn、WLn-1、WLn-2、......。此外，半导体存储器件可以使用块开关410的虚设选择电路410BS和子块开关420的子虚设选择电路420BS来选择第一虚设元件BSCa_H和第二虚设元件BSCa_L之一。半导体存储器件可以使用块开关410的第二选择电路410L和子块开关420的第二子选择电路420L来选择第二存储器单元的字线WL0、WL1、WL2、......。

此外，子块开关420在擦除操作期间将由块开关410提供的擦除操作电压施加到选中的存储器单元组和选中的虚设元件，并将存储器单元组的未被选中的字线和连接到虚设元件的未被选中的虚设线浮置。

子块开关420的子漏极传输晶体管NHD和第一子选择电路420H的传输晶体管NHn、NHn-1、NHn-2、......在存储器400未被选中的操作期间截止，而在存储器块400针对读取操作或编程操作而被选中的操作期间导通。

第一子选择电路420H的传输晶体管NHn、NHn-1、NHn-2、......和子漏极传输晶体管NHD在第一存储器单元组的第一擦除操作被执行时导通，而在第二存储器单元组的第二擦除操作被执行期间截止。因此，在第一擦除操作中，第一存储器单元组的字线WLn、WLn-1、WLn-2、......被选中，并且擦除操作电压被施加到第一存储器单元组的字线WLn、WLn-1、WLn-2、......。而在第一擦除操作中，第二存储器单元组的字线WL0、WL1、WL2、......未被选中，并且第二存储器单元组的字线WL0、WL1、WL2、......浮置。在第二擦除操作中，第二存储器单元组的字线WL0、WL1、WL2、......被选中，并且擦除操作电压被提供给第二存储器单元组的字线WL0、WL1、WL2、......。而在第二擦除操作中，第一存储器单元组的字线WLn、WLn-1、WLn-2、......未被选中，并且第一存储器单元组的字线WLn、WLn-1、WLn-2、......浮置。

第一虚设传输晶体管NHBS和第二虚设传输晶体管NLBS在存储器块400未被选中的操作期间截止，而在存储器块400针对读取操作或编程操作而被选中的操作期间导通。第一子虚设传输晶体管NHBS在第一存储器单元组被选中来执行第一存储器单元组的第一擦除操作时导通，而在第二存储器单元组被选中来执行第二存储器单元组的第二擦除操作时截止。第二虚设传输晶体管NLBS在第一存储器单元组被选中来执行第一存储器单元组的第一擦除操作时截止而在第二存储器单元组被选中来执行第二存储器单元组的第二擦除操作时导通。因此，与选中的第一存储器单元组相邻的第一虚设元件BSCa_H在第一擦除操作中被选中，并且与提供给第一存储器单元组的字线WLn、WLn-1、WLn-2、......的擦除操作电压相同的擦除操作电压被施加到第一虚设元件BSCa_H。与未被选中的第二存储器单元组相邻的第二虚设元件BSCa_L在第一擦除操作中未被选中，并且第二虚设线BSL_L像第二存储器单元组的字线WL0、WL1、WL2、......那样地浮置。然而，与选中的第二存储器单元组相邻的第二虚设元件BSCa_L在第二擦除操作中被选中，并且与提供给第二存储器单元组的字线WL0、WL1、WL2、......的擦除操作电压相同的擦除操作电压被施加到第二虚设元件BSCa_L。与未被选中的第一存储器单元组相邻的第一虚设元件BSCa_H在第二擦除操作中未被选中，并且第一虚设线BSL_H像第一存储器单元组的字线WLn、WLn-1、WLn-2、......那样地浮置。

以下将参照所附的表1和表2来描述本发明的一个实施例的半导体存储器件的操作。表1示出了在现有的NAND快闪存储器件操作时施加到选中的存储器块的电压，而表2表示了在本发明的一个实施例的半导体存储器件操作时提供给选中的存储器块的电压。

[表1]

[表2]

参考表1，在现有的NAND快闪存储器件的擦除操作中，0V的擦除操作电压被施加到存储器块中的每个字线，并且擦除电压Verase例如20V的高电压被提供给存储器单元阵列的衬底上的阱。结果，存储器块中的每个存储器单元的电荷在擦除操作期间由于在存储器块中的存储器单元与衬底之间的电压差而放电至衬底，并且存储器块中的每个存储器单元的阈值电压会变低到擦除电平。存储器块中的未被选中的字线在擦除操作期间浮置，这未在表1中示出。

然而，本发明的一个实施例的半导体存储器件将存储器块中的存储器单元划分成第一存储器单元组和第二存储器单元组，于是单独地执行擦除操作。例如，0V的擦除操作电压在第一存储器单元组的第一擦除操作期间被施加到第一存储器单元组，如表1所示，而第二存储器单元组的字线浮置。为了在第一擦除操作期间将0V的擦除操作电压施加到第一存储器单元组的字线并且使第二存储器单元组的字线浮置，第一子选择电路的子传输晶体管导通而第二子选择电路的子传输晶体管截止。此外，高电压例如20V在第一擦除操作期间被提供给存储器单元阵列的衬底的阱。因此，第一存储器单元组的电荷在第一擦除操作中由于第一存储单元组与衬底之间的电压差而放电至衬底，并且第一存储器单元组的阈值电压会变低到擦除电平。然而，由于第二存储器单元组的字线浮置，所以第二存储器单元组的字线的电压由于在高电压施加到阱的情况下的耦合现象而增加，并且因此第二存储单元组不被擦除。

0V的擦除操作电压在第二存储器单元组的第二操作擦除期间被施加到第二存储器单元组的字线，并且第一存储器单元组的字线浮置，这未在图2中示出。为了在第二擦除操作期间将0V的擦除操作电压施加到第二存储器单元组的字线并且使第一存储单元组的字线浮置，第二子选择电路的子传输晶体管导通，而第一子选择电路的子传输晶体管截止。另外，高电压例如20V在第二擦除操作期间被提供给存储器单元阵列的衬底上的阱。因此，第二存储器单元组的电荷在第二擦除操作中由于第二存储单元组与衬底之间的电压差而放电至衬底，并且第二存储器单元组的阈值电压会变低到擦除电平。然而，由于第一存储器单元组的字线浮置，所以第一存储器单元组的字线的电压由于在高电压施加到阱的情况下的耦合现象而增加，并且因此第一存储单元组不被擦除。

如上所描述的那样，根据本发明的一个实施例的半导体存储器件将存储器块中的存储器单元划分成存储器单元组并针对存储器单元组单独地执行第一擦除操作和第二操作操作，并且因此尽管在存储器块中的存储器单元的物理数量增加，但在存储器块中的被擦除操作擦除的存储器单元数量可以被调节在由控制电路所限定的范围中。因此，可以实现更高集成度的半导体存储器。

在第一擦除操作或第二擦除操作中施加到衬底的阱的高电压在经过一定的时间段之后被放电。在此，在第一存储器单元组与第二存储器单元组之间不存在虚设元件并且存储器单元组相邻地设置的情况下，会由于热载流子的缘故而出现存储器单元的操作错误。热载流子是由连接到施加有0V的擦除操作电压的字线的存储器单元的沟道而生成的，因为浮置的字线的电压当在第一擦除操作或第二擦除操作期间施加到衬底的阱的高电压在经过一定的时间段之后被放电时并不被迅速地放电。由于浮置的字线的电势未被放电，所以热载流子可以被注入到连接到浮置的字线的存储器单元中，并且会发生针对连接到浮置的字线的存储器单元的编程的操作错误。如上所描述的那样，在第一擦除操作或第二擦除操作中由热载流子引起的操作错误出现在与第一存储器单元组和第二存储器单元组的边界相邻的存储器单元处。因此，在本发明的一个实施例的半导体存储器件中，第一虚设元件和第二虚设元件形成在第一存储器单元组和第二存储器单元组的边界处，使得在用于存储数据的存储器单元处不会发生由于热载流子引起的操作错误，并且在第一擦除操作或第二擦除操作期间控制施加到第一虚设元件和第二虚设元件的第一虚设线BSL_H和第二虚设线BSL_L的电压。

更具体而言，本发明的一个实施例的半导体存储器件在第一擦除操作期间将0V的擦除操作电压施加到与第一存储器单元组相邻的第一虚设元件的第一虚设线BSL_H，如表2所示，并且将与第二存储器单元组相邻的第二虚设元件的第二虚设线BSL_L浮置。在此，第一子虚设传输晶体管导通，而第二子虚设传输晶体管截止。因此，由于热载流子引起的操作错误并不会出现在第二存储器单元组处而是出现在连接到浮置的第二虚设线BSL_L的第二虚设元件，并且因此本发明的一个实施例的半导体存储器件可以减小存储器单元的操作错误的概率。

0V的擦除操作电压在第二擦除操作期间被施加至与第二存储器单元组相连接的第二虚设元件的第二虚设线BSL_L，而与第一存储器单元组相连接的第一虚设元件的第一虚设线BSL_H浮置，这并未在表2中示出。这里，第二子虚设传输晶体管导通，而第一子虚设传输晶体管截止。因此，因热载流子导致的操作错误不会发生在第一存储器单元组处而是发生在与浮置的第一虚设线BSL_H相连接的第一虚设元件处，因而根据本发明的一个实施例的半导体存储器件可以降低存储器单元的错误操作的几率。

本发明的一个实施例的半导体存储器件将编程电压施加至与从第一和第二存储器单元组中选择的存储器单元相连接的字线Sel WL以执行编程操作，且将传输电压Vpass施加至其它的字线Unsel WL。另外，本发明的一个实施例的半导体存储器件在编程操作期间将导通电压Vpass’施加至第一虚设线BSL_H和第二虚设线BSL_L以将第一虚设元件和第二虚设元件导通，且第一存储器单元组和第二存储器单元组可以彼此连接。

本发明的一个实施例的半导体存储器件将读取电压施加至与从第一和第二存储器单元组中选择的存储器单元相连接的字线Sel WL以执行读取操作，且将传输电压Vpass施加至其它字线Unsel WL。此外，半导体存储器件在读取操作期间将导通电压Vpass’施加至第一虚设线BSL_H和第二虚设线BSL_L以将第一虚设元件和第二虚设元件导通，且第一存储器单元组和第二存储器单元组可以彼此连接。

未选中的存储器单元组的第一虚设线BSL_H和第二虚设线BSL_L在擦除操作期间是浮置的，这并未在表2中示出。

图5是用于描述根据本发明的一个实施例的半导体存储器件中的行译码器和存储器块的配置的电路图。

在图5中，根据本发明的一个实施例的半导体存储器件的存储器阵列110中所包括的每个存储器块500包括与图4中的存储器块400相同的元件。

根据本发明的一个实施例的行译码器140包括连接在全局线GSSL、GWL[0:n]、GPWLL、GPWLH以及GDSL与局部线SSL、WL[0:n]、BSL_L、BSL_H以及DSL之间的块开关510和子块开关520。

块开关510包括漏极传输晶体管ND、第一选择电路510H、虚设选择电路510BSH及510BSL、第二选择电路510L和源极传输晶体管Ns，并且块开关510响应于块选择信号BLKSW来输出经由全局线GSSL、GWL[0:n]、GPWLL、GPWLH和GDSL提供的操作电压。

子块开关520将从块开关510输出的操作电压提供给局部线SSL、WL[0:n]、BSL_H、BSL_L和DSL。更具体而言，子块开关520可以使用子漏极传输晶体管NHD、第一子选择电路520H、第一子虚设选择电路520BSH、第二子虚设选择电路520BSL、第二子选择电路520L和子源极传输晶体管NLS来将从块开关510输出的操作电压提供至局部线DSL、WL[0:n]、BSL_H、BSL_L和SSL。根据本发明的一个实施例，子漏极传输晶体管NHD、第一子选择电路520H、第二子选择电路520L以及子源极传输晶体管NLS的配置和操作与上述实施例相同。第一子虚设选择电路520BSH响应于第一子虚设选择信号BSCSW1将由虚设选择电路510BSH输出的第一全局虚设线GPWLH的操作电压提供至与第一虚设元件相连接的第一虚设线BSL_H。这里，第一子虚设选择电路520BSH可以包括连接在虚设选择电路510BSH与第一虚设线BSL_H之间的第一子虚设传输晶体管NHBS，且响应于第一子虚设选择信号BSCSW1而操作。第二虚设选择电路520BSL响应于第二子虚设选择信号BSCSW2将由虚设选择电路510BSL输出的第二全局虚设线GPWLL的操作电压提供至与第二虚设元件相连接的第二虚设线BSL_L。这里，第二子虚设选择电路520BSL可以包括连接在虚设选择电路510BSL与第二虚设线BSL_L之间的第二子虚设传输晶体管NLBS，且响应于第二子虚设选择信号BSCSW2而操作。因此，本发明的一个实施例的半导体存储器件可以分别利用第一子虚设选择信号BSCSW1和第二子虚设选择信号BSCSW2来不同地控制第一子虚设传输晶体管NHBS和第二子虚设传输晶体管NLBS的操作。

根据本发明的一个实施例的半导体存储器件可以利用块开关510的第一选择电路510H和子块开关520的第一子选择电路520H来选择第一存储器单元组的字线WLn、WLn-1、WLn-2、......。本发明的一个实施例的半导体存储器件可以利用块开关510的虚设选择电路510BSH和子块开关520的第一子虚设选择电路520BSH来选择第一虚设元件BSCa_H，且利用块开关510的虚设选择电路510BSL和子块开关520的第二子虚设选择电路520BSL来选择第二虚设元件BSCa_L。此外，半导体存储器件可以利用块开关510的第二选择电路510L和子块开关520的第二子选择电路520L来选择第二存储器单元组的字线WL0、WL1、WL2、......。

此外，子块开关520在擦除操作期间将由块开关510提供的擦除操作电压施加至选中的存储器单元组和选中的虚设元件，且将未选中的存储器单元的字线和与未选中的虚设元件相连接的虚设线浮置。

子块开关520的子漏极传输晶体管NHD和第一子选择电路520H的传输晶体管NHn、NHn-1、NHn-2、......在存储器块500未被选中的操作期间截止，而在存储器块500被选中以用于读取操作或编程操作的操作期间导通。

在第一存储单元组的第一擦除操作中，半导体存储器件选择第一存储器单元组的字线WLn、WLn-1、WLn-2、......并将擦除操作电压施加至第一存储器单元组的选中的字线WLn、WLn-1、WLn-2、......，并且将未被选中的第二存储单元组的字线WL0、WL1、WL2、......浮置。此外，在第二擦除操作中，半导体存储器件选择第二存储器单元的字线WL0、WL1、WL2、......并将擦除操作电压施加至第二存储器单元的选中的字线WL0、WL1、WL2、......，并且将未选中的第一存储器单元组的字线WLn、WLn-1、WLn-2、......浮置。

第一子虚设传输晶体管NHBS和第二子虚设传输晶体管NLBS在存储器块500未被选中的操作期间截止，而在存储器块500被选中以用于读取操作或编程操作的操作期间导通。第一子虚设传输晶体管NHBS在第一存储器单元组被选中以用于执行第一存储器单元组的第一擦除操作的操作期间导通，而在第二存储器单元组被选中以用于执行第二存储器单元组的第二擦除操作的操作期间截止。第二子虚设传输晶体管NLBS在第一存储器单元组被选中以用于执行第一存储器单元组的第一擦除操作的操作期间截止，而在第二存储器单元组被选中以用于执行第二存储器单元组的第二擦除操作的操作期间导通。因此，与选中的第一存储器单元组相邻的第一虚设元件BSCa_H在第一擦除操作中被选中，并且与提供给第一存储器单元组的编程操作电压相同的擦除操作电压被施加至第一虚设元件BSCa_H。与未被选中的第二存储器单元组相邻的第二虚设元件BSCa_L在第一擦除操作中不被选中，并且第二虚设线BSL_L与第二存储器单元组的字线一样地浮置。然而，与选中的第二存储器单元组相邻的第二虚设元件BSCa_L在第二擦除操作中被选中，并且与提供给第二存储器单元组的编程操作电压相同的擦除操作电压被施加至第二虚设元件BSCa_L。与未被选中的第一存储器单元组相邻的第一虚设元件BSCa_H在第二擦除操作中不被选中，并且第一虚设线BSL_H与第一存储器单元组的字线一样地浮置。

本发明的一个实施例的半导体存储器件的编程操作和读取操作与上述实施例相同。本发明的一个实施例的半导体存储器件还将存储器块中的存储器单元划分成第一存储器单元组和第二存储器单元组，然后分开地执行第一擦除操作和第二擦除操作。据此，尽管存储器块中的存储器单元的物理数量增加，但是存储器块中被擦除的存储器单元的数量被限制在由控制电路所限制的范围内，因此可以实现更加高度集成的半导体存储器。

在本发明的一个实施例中，虚设元件被布置在存储器单元组之间的边界处。本发明的一个实施例的半导体存储器件选择与选中的存储器单元组相邻的虚设元件，并在选中的存储器单元组的擦除操作期间将擦除操作电压施加至选中的虚设元件，而将与未选中的存储器单元组相邻的虚设元件相连接的虚设线浮置。结果，热载流子被注入虚设元件而非存储器单元，因而不会在存储器单元处出现操作错误。

图6是用于描述根据本发明的一个实施例的半导体存储器件中的行译码器和存储器块的配置的电路图。

在图6中，本发明的一个实施例的半导体存储器件的存储器阵列110中所包括的每个存储器块600具有与图4中相同的元件。

本发明的一个实施例的行译码器140包括连接在全局线GSSL、GWL[0:n]、GPWLL、GPWLH以及GDSL与局部线SSL、WL[0:n]、BSL_L、BSL_H以及DSL之间的第一块开关610H和第二块开关610L。

第一块开关610H响应于第一块选择信号BLKSWH将经由第一全局漏极选择线GDSL、第一全局字线组GWLn、GWLn-1、GWLn-2、......、以及第一全局虚设线GPWLH提供的操作电压施加至存储器块600的漏极选择线DSL、第一存储器单元组的字线WLn、WLn-1、WLn-2、......、以及第一虚设线BSL_H。第一块开关610H包括连接在全局漏极选择线GDSL与漏极选择线DSL之间的漏极传输晶体管ND、连接在第一全局字线组GWLn、GWLn-1、GWLn-2、......与第一存储器单元组的字线WLn、WLn-1、WLn-2、......之间的第一传输晶体管Nn、Nn-1、Nn-2、......、以及连接在第一全局虚设线GPWLH与第一虚设元件BSCa_H的第一虚设线BSL_H之间的第一虚设传输晶体管NBSH。

第二块开关610L响应于第二块选择信号BLKSWL将经由第二全局源极选择线GSSL、第二全局字线组GWL0、GWL1、GWL2、......、以及第二全局虚设线GPWLL提供的操作电压施加至存储器块600的源极选择线SSL、第二存储器单元组的字线WL0、WL1、WL2、......、以及第二虚设线BSL_L。第二块开关610L包括连接在全局源极选择线GSSL与源极选择线SSL之间的源极传输晶体管NS、连接在第二全局字线组GWL0、GWL1、GWL2、......与第二存储器单元组的字线WL0、WL1、WL2、......之间的第二传输晶体管N0、N1、N2、......、以及连接在第二全局虚设线GPWLL与第二虚设元件BSCa_L的第二虚设线BSL_L之间的第二虚设传输晶体管NBSL。

第一块开关610H和第二块开关610L的传输晶体管ND、N[n:0]、NBSH、NBSL和NS在存储器块600未被选中的操作期间截止，而在存储器块600被选中以用于执行编程操作和读取操作的操作期间导通。第一块开关610H中所包括的传输晶体管ND、Nn、Nn-1、Nn-2、......、NBSH在存储器块600中的选中的第一存储器单元组的第一擦除操作期间导通，而第二块开关610L中所包括的传输晶体管NS、N0、N1、N2，......、NBSL在第一擦除操作期间截止。然而，第一块开关610H中所包括的传输晶体管ND、Nn、Nn-1、Nn-2、......、NBSH在存储器块600中的选中的第二存储器单元组的第二擦除操作期间截止，而第二块开关610L中所包括的传输晶体管NS、N0、N1、N2，......、NBSL在第二擦除操作期间导通。

根据本发明的一个实施例的半导体存储器件将存储器块中的存储器单元划分成第一存储器单元组和第二存储器单元组，然后以组为单位来执行擦除操作。也就是说，半导体存储器件在第一存储器单元组的第一擦除操作期间将0V的擦除操作电压施加至第一存储器单元组的字线，且将第二存储器单元组的字线浮置。为了在第一擦除操作期间将0V的擦除操作电压施加至第一存储器单元组的字线且将第二存储器单元组的字线浮置，半导体存储器件将第一块开关的传输晶体管导通，而将第二块开关的传输晶体管截止。此外，在第一擦除操作期间，将高电压——例如20V——施加至存储器单元阵列的衬底上的阱。结果，在第一擦除操作期间，第一存储器单元组的电荷由于第一存储器单元组与衬底之间的电压差而被放电至衬底，且第一存储器单元组的阈值电压会变低到擦除电平。然而，由于第二存储器单元阵列的字线浮置，因此在对阱施加高电压的情况下，第二存储器单元组的字线的电压由于耦合现象而增加，并且第二存储器单元组不被擦除。

根据本发明的一个实施例的半导体存储器件在第二存储器单元组的第二擦除操作期间将0V的擦除操作电压施加至第二存储器单元组的字线，而将第一存储器单元组的字线浮置。为了在第二擦除操作期间将0V的擦除操作电压施加至第二存储器单元组的字线而将第一存储器单元组的字线浮置，半导体存储器件将第二块开关的传输晶体管导通而将第一块开关的传输晶体管截止。另外，在第二擦除操作期间，将高电压——例如20V——施加至存储器单元阵列的衬底上的阱。结果，在第二擦除操作期间，第二存储器单元组的电荷由于第二存储器单元组与衬底之间的电压差而被放电至衬底，且第二存储器单元组的阈值电压会变低到擦除电平。然而，由于第一存储器单元阵列的字线浮置，因此在对阱施加高电压的情况下，第一存储器单元组的字线的电压由于耦合现象而增加，并且第一存储器单元组不被擦除。

本发明的一个实施例的半导体存储器件将存储器块中的存储器单元划分成第一存储器单元组和第二存储器单元组，然后分开地执行第一擦除操作和第二擦除操作。因此，尽管存储块中的存储器单元的物理数量增加，但是存储器块中的被擦除的存储器单元的数量可以被调节在由控制单元限制的范围内，因而可以实现更加高度集成的半导体存储器。

由于本发明的一个实施例的第一块开关的传输晶体管在第一擦除操作期间导通，因此受第一块开关控制的第一虚设线被选中，且可以将0V的擦除操作电路施加至第一虚设线。由于第二块开关的传输晶体管截止，因此受第二块开关控制的第二虚设线会不被选中而是浮置的。

由于本发明的一个实施例的第二块开关的传输晶体管在第二擦除操作期间导通，受第二块开关控制的第二虚设线被选中且可以将0V的擦除操作电压施加至第二虚设线。由于第一块开关的传输晶体管截止，因此受第一块开关控制的第一虚设线不会被选中而是浮置的。

在本发明的一个实施例中，虚设元件被布置在半导体存储器件的存储器单元组之间的边界处。半导体存储器件选择与选中的存储器单元组相邻的虚设元件并在选中的存储器单元组的擦除操作期间将擦除操作电压施加至选中的虚设元件，而将与未选中的存储器单元组相邻的虚设元件相连接的虚设线浮置。结果，热载流子被注入虚设元件而非存储器单元，因而可以降低存储器单元的操作错误的几率。

施加至第一和第二虚设线以及为了编程操作或读取操作而选中的存储器块的字线上的电压与上述实施例中的相同。

图7是示意性地说明根据本发明的实施例的半导体存储器件的存储器单元串的截面图。

本发明的实施例的半导体存储器件中的每个存储器单元串包括与公共源极线SL相连接的源极选择晶体管SST、与位线BL0相连接的漏极选择晶体管DST、以及串联连接在源极选择晶体管SST与漏极选择晶体管DST之间的存储器单元C[a0:an]。每个存储器单元串还包括串联连接在特定的存储器单元的边界处的至少一个虚设元件BSCa_L、BSCa_H。虚设元件BSCa_L、BSCa_H连接在存储器单元串中的在擦除操作期间分开地操作的存储器单元之间。

源极选择晶体管SST的栅极与形成在半导体衬底101之上的源极选择线SSL相连接。源极选择线SSL形成在栅绝缘层127上。漏极选择晶体管DST的栅极与形成在半导体衬底101之上的漏极选择线DSL相连接。漏极选择线DSL形成在栅绝缘层127上。存储器单元C[a0:an]每个都包括用作隧道绝缘层的栅绝缘层127、浮置栅极FG、电介质层129和控制栅极CG。这里，栅绝缘层127形成在半导体衬底101上，浮置栅极FG形成在栅绝缘层127上，电介质层129形成在浮置栅极FG上，且控制栅极CG形成在电介质层129上。源极选择线SSL和漏极选择线DSL中的每个都可以利用与控制栅极CG相同的层来形成。此外，源极选择线SSL和漏极选择线DSL中的每个都可以经由电介质层29中的接触孔而与形成在漏极选择线DSL与栅绝缘层27之间并利用与浮置栅极FG相同的层而形成的下层电连接。

虚设元件BSCa_L和BSCa_H的栅极可以具有与图7所示的存储器单元C[a0:an]相同的层叠结构。存储器单元可以从虚设元件BSCa_L和BSCa_H间隔开1nm至1000nm，且虚设元件BSCa_L或BSCa_H的栅极可以具有1nm至100nm的长度。另外，可以通过施加0V至25V的电压来控制虚设元件BSCa_L和BSCa_H。

在本发明的一个实施例中，虚设元件BSCa_L或BSCa_H的栅极可以具有与源极选择晶体管SST和漏极选择晶体管DST相同的层叠结构。

源极选择晶体管SST、存储器单元C[a0:an]、虚设元件BSCa_L和BSCa_H、以及漏极选择晶体管DST经由形成在半导体衬底101上的杂质区域101S、101C和101D而串联连接。杂质区域包括与公共源极线SL相连接的存储器单元串的源极区域101S、形成在源极选择晶体管SST、存储器单元C[a0:an]、虚设元件BSCa_L和BSCa_H以及漏极选择晶体管DST的栅极之间的单元连接区域101C、以及与漏极接触DCT相连接的存储器单元串的漏极区域101D。漏极区域101D可以经由漏极接触DCT与位线BL0相连接。绝缘层113和115形成在需要被绝缘的图案之间。

图8是说明随着存储器单元串中的存储器单元的数量的增加，存储器块面积的增加率的图。参见图8，证实了与在存储器单元串中的存储器单元的数量增加且重复地形成了选择晶体管而没有虚设元件的情况(A1)下的存储器块面积的增加率相比，在存储器单元串中的存储器单元的数量增加且重复地形成了与存储器单元具有相同结构的虚设元件的情况(A2)下的存储器块面积的增加率大幅度地下降。

尽管已经参照一些说明性的实施例描述了实施例，但应理解的是，本领域技术人员能够想到的许多其它修改和实施例将落入本发明原理的主旨和范围内。更具体而言，在本说明书、附图和所附权利要求的范围内可以对主题组合装置的构成部件和/或装置进行各种改变和修改。除了构成部件和/或装置的改变和修改之外，替代的用途对本领域技术人员而言也是明显的。

Claims (15)

1.一种半导体存储器件，包括：

被配置成具有存储器单元串的存储器阵列，所述存储器单元串包括：具有串联连接的存储器单元的第一存储器单元组；具有串联连接的存储器单元的第二存储器单元组，其中在针对擦除操作而选中所述第一存储器单元组的情况下所述第二存储器单元组不被选中，而在针对擦除操作而选中所述第二存储器单元组的情况下所述第一存储器单元组不被选中；串联连接在所述第一存储器单元组与所述第二存储器单元组之间的第一虚设元件和第二虚设元件，其中所述第一虚设元件和所述第二虚设元件被配置成在选中的存储器单元的编程操作或读取操作期间将所述第一存储器单元组电连接到所述第二存储器单元组；以及连接至所述第一存储器单元组和所述第二存储器单元组的漏极选择晶体管和源极选择晶体管，其中所述第一存储器单元组和所述第二存储器单元组被设置在所述漏极选择晶体管与所述源极选择晶体管之间，

其中，在针对擦除操作而选中的存储器单元组的擦除操作期间，第一虚设元件和第二虚设元件中与针对擦除操作而选中的存储器单元组相邻的一个被选中。

2.根据权利要求1的半导体存储器件，还包括：

第一选择电路，被配置成响应于块选择信号而输出经由第一全局字线提供的操作电压；

第一子选择电路，被配置成响应于第一子选择信号而将从所述第一选择电路输出的操作电压提供至所述第一存储器单元组的字线；

虚设选择电路，被配置成响应于块选择信号而输出经由第一全局虚设线和第二全局虚设线提供的操作电压；

子虚设选择电路，被配置成响应于子虚设选择信号而将从所述虚设选择电路输出的第一全局虚设线的操作电压提供给至所述第一虚设元件，以及响应于所述子虚设选择信号而将从所述虚设选择电路输出的第二全局虚设线的操作电压提供给至所述第二虚设元件；

第二选择电路，被配置成响应于所述块选择信号而输出经由第二全局字线提供的操作电压；以及

第二子选择电路，被配置成响应于第二子选择信号而将从所述第二选择电路输出的操作电压提供至所述第二存储器单元组的字线。

3.根据权利要求1的半导体存储器件，还包括：

第一选择电路，被配置成响应于块选择信号而输出经由第一全局字线提供的操作电压；

第一子选择电路，被配置成响应于第一子选择信号而将从所述第一选择电路输出的操作电压提供至所述第一存储器单元组的字线；

虚设选择电路，被配置成响应于块选择信号而输出经由第一全局虚设线和第二全局虚设线提供的操作电压；

第一子虚设选择电路，被配置成响应于第一子虚设选择信号而将从所述虚设选择电路输出的第一全局虚设线的操作电压提供给至所述第一虚设元件，

第二子虚设选择电路，被配置成响应于第二子虚设选择信号而将从所述虚设选择电路输出的第二全局虚设线的操作电压提供给至所述第二虚设元件；

第二选择电路，被配置成响应于所述块选择信号而输出经由第二全局字线提供的操作电压；以及

第二子选择电路，被配置成响应于第二子选择信号而将从所述第二选择电路输出的操作电压提供至所述第二存储器单元组的字线。

4.根据权利要求1的半导体存储器件，还包括：

第一块开关，被配置成响应于第一块选择信号而将经由第一全局字线提供的操作电压施加至第一存储器单元组的字线，以及响应于第一块选择信号而将经由第一全局虚设线提供的操作电压施加至所述第一虚设元件；以及

第二块开关，被配置成响应于第二块选择信号而将经由第二全局字线提供的操作电压施加至第二存储器单元组的字线，以及响应于第二块选择信号而将经由第二全局虚设线提供的操作电压施加至所述第二虚设元件。

5.根据权利要求1的半导体存储器件，其中，所述第一虚设元件和所述第二虚设元件具有与所述存储器单元相同的层叠结构。

6.根据权利要求1的半导体存储器件，其中，所述第一虚设元件和所述第二虚设元件具有与所述漏极选择晶体管和所述源极选择晶体管相同的层叠结构。

7.一种操作半导体存储器件的方法，所述方法包括以下步骤：

提供具有存储器单元串的存储器阵列，所述存储器单元串包括：具有串联连接的存储器单元的第一存储器单元组和第二存储器单元组；串联连接在所述第一存储器单元组与所述第二存储器单元组之间的第一虚设元件和第二虚设元件；连接至所述第一存储器单元组和所述第二存储器单元组的漏极选择晶体管和源极选择晶体管，其中所述第一存储器单元组和所述第二存储器单元组被设置在所述漏极选择晶体管与所述源极选择晶体管之间；

在所述第一存储器单元组或所述第二存储器单元组的编程操作或读取操作期间，通过所述第一虚设元件和所述第二虚设元件的操作，将所述第一存储器单元组电连接至所述第二存储器单元组；以及

在所述存储器阵列的擦除操作中单独地执行所述第一存储器单元组的擦除操作和所述第二存储器单元组的擦除操作，同时地选择第一虚设元件和第二虚设元件中与在选中的存储器单元组的擦除操作期间选中的存储器单元组相邻的一个。

8.根据权利要求7的方法，其中，第一虚设元件和第二虚设元件中与在所述存储器阵列的擦除操作期间未被选中的存储器单元组相邻的一个不被选中。

9.根据权利要求7的方法，其中，由响应于块选择信号而输出经由第一全局字线提供的操作电压的第一选择电路以及响应于第一子选择信号而将从所述第一选择电路输出的操作电压提供给所述第一存储器组的字线的第一子选择电路来选择所述第一存储器单元组的字线。

10.根据权利要求7的方法，其中，由响应于块选择信号而输出经由第二全局字线提供的操作电压的第二选择电路以及响应于第二子选择信号而将从所述第二选择电路输出的操作电压提供给所述第二存储器组的字线的第二子选择电路来选择所述第二存储器单元组的字线。

11.根据权利要求7的方法，其中，由虚设选择电路和子虚设选择电路来选择所述第一虚设元件和所述第二虚设元件，其中，所述虚设选择电路被配置成响应于块选择信号而输出经由第一全局虚设线和第二全局虚设线提供的操作电压，并且所述子虚设选择电路被配置成响应于子虚设选择信号而将从所述虚设选择电路输出的第一全局虚设线的操作电压提供给所述第一虚设元件并响应于所述子虚设选择信号而将从所述虚设选择电路输出的第二全局虚设线的操作电压提供给所述第二虚设元件。

12.根据权利要求7的方法，其中，由响应于块选择信号而输出经由第一全局虚设线和第二全局虚设线提供的操作电压的虚设选择电路以及响应于第一子虚设选择信号而将从所述虚设选择电路输出的第一全局虚设线的操作电压提供给所述第一虚设元件的第一子虚设选择电路来选择所述第一虚设元件，以及

由所述虚设选择电路以及响应于第二子虚设选择信号而将从所述虚设选择电路输出的第二全局虚设线的操作电压提供给所述第二虚设元件的第二子虚设选择电路来选择所述第二虚设元件。

13.根据权利要求7的方法，其中，由第一块开关来选择所述第一存储器单元组和所述第一虚设元件的字线，所述第一块开关响应于第一块选择信号而将经由第一全局字线提供的操作电压施加给所述第一存储器单元组的字线并响应于所述第一块选择信号而将经由第一全局虚设线提供的操作电压提供给所述第一虚设元件，以及

由第二块开关来选择所述第二存储器单元组和所述第二虚设元件的字线，所述第二块开关响应于第二块选择信号而将经由第二全局字线提供的操作电压施加给所述第二存储器单元组的字线并响应于所述第二块选择信号而将经由第二全局虚设线提供的操作电压提供给所述第二虚设元件。

14.根据权利要求7的方法，其中，在所述存储器阵列的擦除操作期间将擦除操作电压施加给选中的存储器单元组的字线和选中的虚设元件的虚设线，而将未选中的存储器单元组的字线和未选中的虚设元件的虚设线浮置。

15.根据权利要求14的方法，其中，所述擦除操作电压是0V。

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