CN111354389A - 半导体装置以及该半导体装置的制造方法 - Google Patents

半导体装置以及该半导体装置的制造方法 Download PDF

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Abstract

半导体装置以及该半导体装置的制造方法。一种半导体装置包括位线、源极线以及联接在位线和源极线之间的存储器串。存储器串包括至少一个漏极选择晶体管、多个存储器单元、至少一个源极选择晶体管以及联接在位线和漏极选择晶体管之间或源极线和源极选择晶体管之间的虚拟晶体管。

Description

半导体装置以及该半导体装置的制造方法
技术领域
本公开的各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体装置以及制造该半导体装置的方法。
背景技术
半导体存储器装置是由诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料制成的存储装置。半导体存储器装置被分类为易失性存储器装置或非易失性存储器装置。
当电源停止时，易失性存储器装置丢失存储的数据。易失性存储器装置的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。独立于电源的可用性，非易失性存储器装置保持存储的数据。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。闪存通常可被分类为NOR型存储器或NAND型存储器。
发明内容
各种实施方式涉及一种具有改进的操作特性的半导体装置以及该半导体装置的制造方法。
根据实施方式，一种半导体装置包括位线、源极线、联接在位线和源极线之间的多个存储器串。各个存储器串包括至少一个漏极选择晶体管、多个存储器单元、至少一个源极选择晶体管以及联接在位线和漏极选择晶体管之间或源极线和源极选择晶体管之间的虚拟晶体管。该半导体装置还包括：外围电路，其被配置为通过向联接到存储器串的虚拟晶体管的虚拟线施加偏压来对存储器串执行擦除操作、编程操作或读操作；以及控制逻辑，其被配置为控制外围电路。
根据实施方式，一种半导体装置包括层叠结构，各个层叠结构包括多条字线、层叠在字线上方的至少一条选择线以及层叠在所述选择线上方的至少一条虚拟线。该半导体装置还包括穿过层叠结构的多个开口、形成在开口中的多个沟道层以及形成在开口中的多个焊盘，其中，所述焊盘联接到沟道层。该半导体装置还包括外围电路，该外围电路被配置为在擦除操作、编程操作或读操作期间向虚拟线施加偏压。该半导体装置还包括控制逻辑，该控制逻辑被配置为控制外围电路，使得偏压根据焊盘的高度而变化。
根据实施方式，一种制造半导体装置的方法包括以下步骤：形成层叠结构；形成穿过层叠结构的开口；在开口中形成沟道层；以及在开口中形成焊盘，其中，所述焊盘联接到沟道层。该方法还包括根据焊盘的高度来调节用于擦除操作、编程操作或读操作的偏压的条件。
附图说明
图1是示出根据实施方式的半导体装置的配置的框图。
图2A至图2C是示出根据实施方式的半导体装置的存储器串的电路图。
图3示出根据实施方式的三维布置的存储器串。
图4示出根据实施方式的三维布置的存储器串。
图5A至图5C是示出根据实施方式的半导体装置的结构的横截面图。
图6是示出根据实施方式的调节半导体装置的偏压的方法的流程图。
图7A至图7F是示出根据实施方式的制造半导体装置的方法的横截面图。
图8是示出根据实施方式的存储器系统的配置的框图。
图9是示出根据实施方式的存储器系统的配置的框图。
图10是示出根据实施方式的计算系统的配置的框图。
具体实施方式
以下，参照附图详细描述实施方式的各种示例。在以下描述中，为了简单和简明，相关功能和构造的说明可被省略。另外，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开对于本领域技术人员将成为可能。
还需要注意的是，在本说明书中，“连接/联接”不仅是指一个组件直接联接另一组件，而且还指通过中间组件间接联接另一组件。在说明书中，当元件被称为“包括”或“包含”组件时，除非在上下文中具体地指出相反的描述，否则不排除其它组件，而是还可包括其它组件。
图1是示出根据实施方式的半导体装置100的配置的框图。参照图1，半导体装置100可包括单元阵列110和外围电路120。
单元阵列110可通过行线RL联接到地址解码器121并且通过列线CL联接到读写电路123。行线RL可以是字线，列线CL可以是位线。然而，术语“字线”和“位线”可以彼此是相对的。在其它实施方式中，行线可以是位线，列线可以是字线。
单元阵列110可包括多个存储器串，这多个存储器串可布置在基板的水平方向或垂直方向上。各个存储器串可包括虚拟晶体管，并且单元阵列可包括联接到各个存储器串的虚拟晶体管的虚拟线。另外，单元阵列110可包括多个存储块，这多个存储块中的每一个可包括多个页。例如，半导体装置100可以存储块为单位执行擦除操作并以页为单位执行编程操作或读操作。
外围电路120可包括地址解码器121、读写电路123、输入/输出电路124和控制逻辑125。
控制逻辑125可联接到地址解码器121、读写电路123和输入/输出电路124。控制逻辑125可从输入/输出电路124接收命令CMD和地址ADDR并响应于所接收的命令CMD控制地址解码器121和读写电路123执行内部操作。
地址解码器121可通过行线RL联接到单元阵列110。例如，地址解码器121可通过字线、虚拟线、源极选择线和漏极选择线联接到单元阵列110。另外，地址解码器121可由控制逻辑125控制并被配置为控制行线RL。因此，地址解码器121可从控制逻辑125接收地址ADDR并响应于所接收的地址ADDR选择单元阵列110的存储块中的一个。
可以页为单位执行半导体装置100的编程操作和读操作。因此，在编程操作和读操作期间，地址ADDR可包括块地址和行地址。地址解码器121可将包括在所接收的地址ADDR中的块地址解码并根据解码的块地址选择存储块中的一个。地址解码器121可将包括在所接收的地址ADDR中的行地址解码并根据解码的行地址来选择所选存储块的页中的一个。
可以存储块为单位执行半导体装置100的擦除操作。因此，在擦除操作期间，地址ADDR可包括块地址。地址解码器121可将块地址解码并响应于解码的块地址来选择存储块中的一个。
读写电路123可通过列线CL联接到单元阵列110。在编程操作期间，读写电路123可将从输入/输出电路124接收的数据DATA传送至列线CL，可利用传送的数据DATA对所选页的存储器单元进行编程。数据DATA可以是要分别编程到存储器单元的多比特数据。另外，可通过单级单元(SLC)方法或多级单元(MLC)方法对存储器单元进行编程。
在读操作期间，读写电路123可通过列线CL从所选页的存储器单元读取数据DATA并将读取的数据DATA输出到输入/输出电路124。在擦除操作期间，读写电路123可将列线CL浮置。编程操作和擦除操作可包括验证操作，该验证操作可与读操作类似地执行。因此，外围电路120可被配置为通过将偏压施加到联接到存储器串的虚拟晶体管的虚拟线来对存储器串执行擦除操作、编程操作或读操作。另外，控制逻辑125可被配置为控制外围电路120，使得偏压根据虚拟晶体管的阈值电压而变化。另选地，控制逻辑125可被配置为控制外围电路120，使得偏压根据包括在存储器串中的沟道结构的结交叠而变化。
图2A至图2C是示出根据不同实施方式的半导体装置的存储器串MS的电路图。
参照图2A至图2C，存储器串MS可联接在位线BL和源极线SL之间。存储器串MS可包括至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。另外，存储器串MS还可包括联接在位线BL和漏极选择晶体管DST之间或源极线SL和源极选择晶体管SST之间的虚拟晶体管D_DT或S_DT。
参照图2A，存储器串MS可包括彼此串联联接的漏极侧虚拟晶体管D_DT、至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。参照图2B，存储器串MS可包括彼此串联联接的至少一个漏极选择晶体管DST、多个存储器单元MC、至少一个源极选择晶体管SST和源极侧虚拟晶体管S_DT。另外，参照图2C，存储器串MS可包括彼此串联联接的漏极侧虚拟晶体管D_DT、至少一个漏极选择晶体管DST、多个存储器单元MC、至少一个源极选择晶体管SST和至少一个源极侧虚拟晶体管S_DT。包括在一个存储器串MS中的漏极侧虚拟晶体管D_DT的数量可与源极侧虚拟晶体管S_DT的数量相同或不同。
存储器单元MC的栅电极可联接到字线WL。驱动所需的字线电压(例如，编程电压、通过电压和读电压)可被施加到字线WL。漏极侧虚拟晶体管D_DT的栅电极可联接到漏极侧虚拟线D_DL。源极侧虚拟晶体管S_DT的栅电极可联接到源极侧虚拟线S_DL。驱动所需的电压(例如，编程电压、通过电压、读电压和接地电压)可被施加到各条虚拟线D_DL和S_DL。漏极选择晶体管DST的栅电极可联接到漏极选择线DSL。源极选择晶体管SST的栅电极可联接到源极选择线SSL。
根据如上所述的结构，漏极侧虚拟晶体管D_DT可位于位线BL和漏极选择晶体管DST之间。换言之，与位线BL相邻的晶体管可用作虚拟晶体管。因此，当漏极选择晶体管DST控制存储器串MS与位线BL之间的联接时，漏极侧虚拟晶体管D_DT可用作缓冲器。
源极侧虚拟晶体管S_DT可位于源极线SL和源极选择晶体管SST之间。换言之，与源极线SL相邻的晶体管可用作虚拟晶体管。因此，当源极选择晶体管SST控制存储器串MS与源极线SL之间的联接时，源极侧虚拟晶体管S_DT可用作缓冲器。
另外，单元阵列可包括多个存储块，各个存储块可包括多个存储器串MS。存储器串MS可具有彼此不同的物理结构(例如，焊盘的高度和沟道结构的结交叠)。另外，可通过物理结构的差异引起诸如阈值电压的电特性的差异。例如，具有第一物理结构的第一存储器串以及具有与第一物理结构不同的第二物理结构的第二存储器串可被包括在相同的存储块中。另选地，第一存储器串和第二存储器串可分别被包括在不同的存储块中。因此，实施方式提供了一种措施以对由于存储器串的物理结构的差异引起的电特性的差异进行补偿。
根据实施方式，当执行擦除操作、编程操作或读操作时，控制逻辑125可控制地址解码器121和读写电路123，使得偏压电平根据物理结构的差异而变化。因此，即使当虚拟晶体管D_DT和S_DT具有不同的阈值电压时，可提供均匀的操作特性。
由此，半导体装置的操作特性可改进，并且数据的可靠性可增加。
图3示出根据实施方式的存储器串MS三维布置的实施方式。单元阵列可包括多个存储块BLK，各个存储块BLK可包括三维布置的存储器单元MC。
参照图3，存储块BLK可包括联接在位线BL1至BLm与源极线SL之间的多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可在+Z方向上延伸。+Z方向可以是存储器单元MC层叠的方向。这里，m可为2或更大的整数。
存储器串MS11至MS1m和MS21至MS2m中的每一个可包括彼此依次层叠的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。另外，存储器串MS11至MS1m和MS21至MS2m中的每一个还可包括联接在位线BL1至BLm与漏极选择晶体管DST之间的至少一个漏极侧虚拟晶体管D_DT、联接在源极线SL与源极选择晶体管SST之间的至少一个源极侧虚拟晶体管S_DT、或者漏极侧虚拟晶体管D_DT和源极侧虚拟晶体管S_DT。包括在存储器串MS11至MS1m和MS21至MS2m中的每一个中的虚拟晶体管D_DT和S_DT的数量、位置等可改变。例如，包括在存储器串MS11至MS1m和MS21至MS2m中的一个中的漏极侧虚拟晶体管D_DT的数量和源极侧虚拟晶体管S_DT的数量可彼此相同或不同。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个中的至少一个源极侧虚拟晶体管S_DT可串联联接在源极选择晶体管SST与源极线SL之间。另外，位于相同水平处的源极侧虚拟晶体管S_DT可联接到相同的源极侧虚拟线S_DL。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个中的至少一个漏极侧虚拟晶体管D_DT可串联联接在漏极选择晶体管DST与位线BL之间。另外，位于相同水平处的漏极侧虚拟晶体管D_DT可联接到相同的漏极侧虚拟线D_DL。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个中的存储器单元MC可串联联接在源极选择晶体管SST与漏极选择晶体管DST之间。另外，相同水平处的存储器单元MC可联接到相同的字线WL。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个中的源极选择晶体管SST可串联联接在源极侧虚拟晶体管S_DT与存储器单元MC之间。另外，相同水平处的源极选择晶体管SST可联接到相同的源极选择线SSL。
包括在存储器串MS11至MS1m和MS21至MS2m中的一个中的漏极选择晶体管DST可串联联接在漏极侧虚拟晶体管D_DT与存储器单元MC之间。布置在同一行(+X方向)上的存储器串MS11至MS1m和MS21至MS2m的漏极选择晶体管DST当中的处于相同水平处的漏极选择晶体管DST可联接到相同的漏极选择线DSL。另外，布置在不同行(+X方向)上的漏极选择晶体管DST可联接到彼此不同的漏极选择线DSL。
图4示出根据实施方式的存储器串MS三维布置的实施方式。单元阵列可包括多个存储块BLK，各个存储块BLK可包括三维布置的存储器单元MC。
参照图4，存储块BLK可包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可包括彼此串联联接的至少一个源极侧虚拟晶体管S_DT、至少一个源极选择晶体管SST、多个存储器单元MC、至少一个管式晶体管PT、多个存储器单元MC、至少一个漏极选择晶体管DST和至少一个漏极侧虚拟晶体管D_DT。存储器串MS11至MS1m和MS21至MS2m中的每一个可布置成“U”形状。
管式晶体管PT可将漏极侧的存储器单元MC和源极侧的存储器单元MC联接。另外，存储器串MS11至MS1m和MS21至MS2m中的每一个的管式晶体管PT的栅极可联接到管线PL。
上面参照图4描述的结构以外的结构与上面参照图3描述的结构相似。因此，这里省略重复描述。
图5A至图5C是示出根据实施方式的半导体装置的结构的横截面图。
参照图5A至图5C，层叠结构ST可包括彼此交替地层叠的导电层11和绝缘层12，并且在其最上水平处包括硬掩模层13。硬掩模层13可包括氮化物、碳等。另外，导电层11可包括多晶硅、钨、金属等。
导电层11可以是字线WL、漏极选择线DSL、源极选择线SSL、漏极侧虚拟线D_DL或源极侧虚拟线S_DL。例如，至少一条选择线DSL/SSL可位于字线WL上方，至少一条虚拟线D_DL/S_DL可位于选择线DSL/SSL上方。
层叠结构ST可包括在层叠方向上延伸的开口OP。层叠方向可以是导电层11和绝缘层12层叠的方向，或者基板(未示出)的表面的垂直方向。
沟道结构CH可形成在开口OP中。另外，存储器层14可被插置在沟道结构CH和导电层11之间。存储器层14可包围各个沟道层15的侧壁。另外，存储器层14可包括电荷阻挡层14A、数据存储层14B和隧道绝缘层14C中的至少一个。例如，数据存储层14B可包括浮栅、电荷俘获材料、可变电阻材料、纳米结构等。
各个沟道结构CH可包括沟道层15、间隙填充层16和焊盘17。换言之，形成在单个开口OP中的沟道层15、间隙填充层16和焊盘17可形成单个沟道结构CH。间隙填充层16可形成在由沟道层15限定的空间中，并且可包括绝缘材料。
焊盘17可位于间隙填充层16上，并且焊盘17和间隙填充层16中的每一个可联接到沟道层15。参照图5A和图5B，焊盘17可形成在由沟道层15限定的空间中，并且焊盘17的侧壁可接触沟道层15的内壁。参照图5C，沟道层15的上表面和间隙填充层16的上表面可位于基本上相同的水平处，并且焊盘17可位于沟道层15和间隙填充层16上方。根据图5C所示的实施方式，焊盘17的下表面和沟道层15的上表面可彼此接触。
焊盘17可具有高于沟道层15的杂质浓度。焊盘17可包括P型杂质或N型杂质。另外，沟道层15可能不包括杂质，或者可包括浓度低于焊盘17的杂质。例如，焊盘17可以是掺杂有高浓度的N型杂质的多晶硅层，并且沟道层15可以是未掺杂多晶硅层或者掺杂有低浓度的N型杂质的多晶硅层。
根据该结构，选择晶体管DST/SST可位于沟道层15和选择线DSL/SSL的交叉处，并且虚拟晶体管D_DT/S_DT可位于沟道层15和虚拟线D_DL/S_DL的交叉处。因此，各个存储器串可包括沿着沟道层15层叠的存储器单元MC、至少一个选择晶体管DST/SST和至少一个虚拟晶体管D_DT/S_DT。另外，包括在单个存储器串MS中的存储器单元MC、选择晶体管DST/SST和虚拟晶体管D_DT/S_DT可共享沟道结构CH。
各个存储器单元MC可包括沟道层15、存储器层14和栅电极。另外，选择晶体管DST/SST和虚拟晶体管D_DT/S_DT可具有与存储器单元MC相似的结构。虚拟晶体管D_DT/S_DT可包括沟道层15、存储器层14和栅电极，并且存储器层14可用作绝缘层。
由于焊盘17包括浓度高于沟道层15的杂质，所以焊盘17可用作虚拟晶体管D_DT/S_DT或选择晶体管DST/SST的结。另外，当焊盘17中的杂质扩散到沟道层15中时，沟道层15的其中扩散有杂质的区域也可连同焊盘17一起用作结。
因此，存储器串MS或虚拟晶体管D_DT和S_DT的电特性可根据焊盘的高度H或沟道结构CH的结交叠而变化。结交叠可指沟道结构CH中形成结的范围。换言之，结交叠可指焊盘的高度H，并且还可包括焊盘17中的杂质沿着沟道层15扩散到其中的区域。
参照图5A和图5C，焊盘17的下表面可位于比虚拟线D_DL/S_DL的上表面更高的水平处。另选地，参照图5B，焊盘17的下表面可位于比虚拟线D_DL/S_DL的下表面更低的水平处，并且焊盘17可与虚拟线D_DL/S_DL和选择线DSL/SSL交叠。与图5A和图5C中的每一个所示的沟道结构CH相比，图5B所示的沟道结构CH可具有结交叠更大并且焊盘17的高度H更大的结构。
由于物理结构的差异，与图5B对应的存储器串以及与图5A和图5C中的每一个对应的存储器串可具有彼此不同的电特性。例如，当如图5B所示沟道结构CH的结交叠大于基准值时，虚拟晶体管D_DT/S_DT或选择晶体管DST/SST可具有低于基准值的阈值电压。泄漏电流可在编程操作期间增加，或者可在擦除操作期间生成过量的栅极诱导漏极泄漏(GIDL)电流或带间隧穿(BTBT)电流。“基准值”可指设计时的目标值，但是由于处理限制等，结交叠、阈值电压、焊盘的高度H等可不同于基准值。
因此，根据实施方式，当执行擦除操作、编程操作或读操作时，可根据虚拟晶体管D_DT/S_DT的阈值电压、焊盘17的高度H或沟道结构CH的结交叠来使用不同电平的偏压。由此，具有不同物理结构或不同电特性的存储器串可具有均匀的操作特性。例如，具有不同物理结构或不同阈值电压的虚拟晶体管D_DT/S_DT可具有彼此基本上相同的操作特性。
图6是示出根据实施方式的调节半导体装置的偏压的方法的流程图。
参照图6，可检查存储器串MS的特性S610。可检查诸如沟道结构CH的结交叠和焊盘高度的物理结构，或者可检查诸如虚拟晶体管D_DT/S_DT或选择晶体管DST/SST的阈值电压的电特性。例如，在读操作期间，可检查流过的电流的量或者可检查虚拟晶体管D_DT/S_DT的阈值电压和选择晶体管DST/SST的阈值电压。由此，可推测沟道结构的结交叠和焊盘高度。
随后，可根据所检查的存储器串MS的特性来调节S620擦除操作、编程操作或读操作的偏压电平。可调节施加到联接到虚拟晶体管D_DT/S_DT的虚拟线D_DL/S_DL的偏压电平。另外，可对各个存储器串或基于存储块单位来执行偏压电平的调节。
施加到虚拟线D_DL/S_DL的偏压可将施加到选择线DSL/SSL的偏压作为默认值，并且可通过根据虚拟晶体管D_DT/S_DT的阈值电压对默认值施加正偏移或负偏移来调节偏压电平。例如，可调节偏压电平，使得当虚拟晶体管D_DT/S_DT的阈值电压低时，施加到虚拟线D_DL/S_DL的偏压的电平可较低，当虚拟晶体管D_DT/S_DT的阈值电压高时，施加到虚拟线D_DL/S_DL的偏压的电平可较高。可调节偏压电平，使得当沟道结构CH的结交叠大时，施加到虚拟线D_DL/S_DL的偏压的电平可较低，当沟道结构CH的结交叠小时，施加到虚拟线D_DL/S_DL的偏压的电平可较高。另选地，可调节偏压电平，使得当焊盘17的高度大时，施加到虚拟线D_DL/S_DL的偏压的电平可低，当焊盘17的高度小时，施加到虚拟线D_DL/S_DL的偏压的电平可高。
表1示出用于擦除操作的偏压电平的条件。
[表1]
Figure BDA0002182028810000101
可通过栅极诱导漏极泄漏(GIDL)方法执行擦除操作。例如，可通过使用GIDL电压(VGIDL)生成GIDL电流，然后将空穴注入到存储器单元的数据存储层中来执行擦除操作。
首先，可将GIDL电压(VGIDL)施加到源极线SL，然后可将接地电压(0V)施加到漏极选择线DSL和源极选择线SSL。可将负电压施加到漏极选择线DSL和源极选择线SSL。可将字线WL浮置，或者可将通过电压(Vpass)或接地电压(0V)施加到字线WL。可将位线BL浮置，并且位线BL的电位可通过耦合增加至源极电压(Vsource)。另外，可将调节了电平的偏压施加到虚拟线D_DL/S_DL。随后，源极线SL的电位电平可增加至擦除电压(Vers)，并且可将漏极选择线DSL、源极选择线SSL和虚拟线D_DL/S_DL浮置。通过耦合浮置的线的电位可增加至Vers-VGIDL。
例如，当焊盘17的高度或结交叠等于基准值时，接地电压(0V)可被施加到虚拟线D_DL/S_DL。当焊盘17的高度或结交叠大于基准值时，施加有负偏移(-α)的偏压(即，负电压)可被施加到虚拟线D_DL/S_DL。另外，当虚拟晶体管D_DT/S_DT的阈值电压小于基准值时，施加有负偏移(-α)的偏压(即，负电压)可被施加到虚拟线D_DL/S_DL。由此，可防止GIDL电流的过量生成。另选地，BTBT电流可通过在结中形成耗尽区而减小。
当焊盘17的高度或结交叠小于基准值时，施加有正偏移(+α)的偏压(即，正电压)可被施加到虚拟线D_DL/S_DL。另外，当虚拟晶体管D_DT/S_DT的阈值电压大于基准值时，施加有正偏移(+α)的偏压(即，正电压)可被施加到虚拟线D_DL/S_DL。由此，可防止缺少GIDL电流，并且可生成足够量的GIDL电流。
擦除电压Vers可被施加到位线BL。另外，当存储器串MS包括管式晶体管PT时，用于使管式晶体管PT导通的导通电压可被施加到管线PL。
表2示出用于编程操作的偏压电平的条件。
[表2]
Figure BDA0002182028810000111
在编程操作期间，编程允许电压(0V)可被施加到所选位线BL，并且编程禁止电压可被施加到未选位线BL。编程禁止电压可以是电源电压(VDD)。用于使漏极选择晶体管DST导通的导通电压(Von)可被施加到所选漏极选择线DSL，用于使漏极选择晶体管DST截止的截止电压(Voff)可被施加到未选漏极选择线DSL。编程电压(Vpgm)可被施加到所选字线WL，并且通过电压(Vpass)可被施加到未选字线WL。电源电压(VDD)可被施加到源极线SL，并且用于使源极选择晶体管SST截止的截止电压(Voff)可被施加到源极选择线SSL。另外，调节了电平的偏压可被施加到虚拟线D_DL/S_DL。如上所述，可根据焊盘17的高度、结交叠或虚拟晶体管D_DT/S_DT的阈值电压来将施加有正偏移(+α)或负偏移(-α)的偏压施加到虚拟线D_DL/S_DL。
例如，当焊盘17的高度或结交叠等于基准值时，导通电压(Von)或截止电压(Voff)可被施加到虚拟线D_DL/S_DL。当焊盘17的高度或结交叠大于基准值时，施加有负偏移的导通电压(Von-α)或施加有负偏移的截止电压(Voff-α)可被施加到虚拟线D_DL/S_DL。另外，当虚拟晶体管D_DT/S_DT的阈值电压小于基准值时，施加有负偏移的导通电压(Von-α)或施加有负偏移的截止电压(Voff-α)可被施加到虚拟线D_DL/S_DL。由此，泄漏电流可减小。
当焊盘17的高度或结交叠小于基准值时，施加有正偏移的导通电压(Von+α)或施加有正偏移的截止电压(Voff+α)可被施加到虚拟线D_DL/S_DL。另外，当虚拟晶体管D_DT/S_DT的阈值电压大于基准值时，施加有正偏移的导通电压(Von+α)或施加有正偏移的截止电压(Voff+α)可被施加到虚拟线D_DL/S_DL。
表3示出用于读操作的偏压电平的条件。
[表3]
Figure BDA0002182028810000121
在读操作期间，可利用位线电压(Vbl)对位线BL进行充电，可将导通电压(Von)施加到所选漏极选择线DSL，并且可将截止电压(Voff)施加到未选漏极选择线DSL。可将接地电压(0V)施加到源极线SL，可将导通电压(Von)施加到所选源极选择线SSL，并且可将截止电压(Voff)施加到未选源极选择线SSL。可将读电压(Vread)施加到所选字线WL并且可将通过电压(Vpass)施加到未选字线WL。通过电压(Vpass)可具有独立于存储器单元的编程状态使存储器单元导通的电平。如上所述，可根据焊盘17的高度、结交叠或虚拟晶体管D_DT/S_DT的阈值电压将施加有正偏移(+α)或负偏移(-α)的偏压施加到虚拟线D_DL/S_DL。
例如，当焊盘17的高度或结交叠等于基准值时，可施加通过电压(Vpass)。当焊盘17的高度或结交叠大于基准值时，施加有负偏移的导通电压(Von-α)或施加有负偏移的截止电压(Voff-α)可被施加到虚拟线D_DL/S_DL。当虚拟晶体管D_DT/S_DT的阈值电压小于基准值时，施加有负偏移的导通电压(Von-α)或施加有负偏移的截止电压(Voff-α)可被施加到虚拟线D_DL/S_DL。
当焊盘17的高度或结交叠小于基准值时，施加有正偏移的导通电压(Von+α)或施加有正偏移的截止电压(Voff+α)可被施加到虚拟线D_DL/S_DL。当虚拟晶体管D_DT/S_DT的阈值电压大于基准值时，施加有正偏移的导通电压(Von+α)或施加有正偏移的截止电压(Voff+α)可被施加到虚拟线D_DL/S_DL。
读操作可以是验证操作。例如，读操作可以是由擦除操作或编程操作引起的验证操作。另外，类似于虚拟线D_DL/S_DL，也可调节施加到与虚拟线D_DL/S_DL相邻的选择线DSL/SSL的偏压的电平。
另外，在此实施方式中假设焊盘17包括N型杂质。当焊盘17包括P型杂质时，可按照相反的方式施加负偏移(-α)和正偏移(+α)。例如，当焊盘17的高度或结交叠大于基准值或者虚拟晶体管D_DT/S_DT的阈值电压小于基准值时，施加有正偏移(+α)的偏压可被施加到虚拟线D_DL/S_DL。另外，当焊盘17的高度或结交叠小于基准值或者虚拟晶体管D_DT/S_DT的阈值电压大于基准值时，施加有负偏移(-α)的偏压可被施加到虚拟线D_DL/S_DL。
图7A至图7F是示出根据实施方式的制造半导体装置的方法的横截面图。
参照图7A，可形成层叠结构ST。层叠结构ST可包括彼此交替地层叠的第一材料层21和第二材料层22。另外，层叠结构ST可在其最上水平处包括硬掩模层23。可提供第一材料层21以形成存储器单元、选择晶体管、虚拟晶体管等的栅电极。可提供第二材料层22以将层叠的栅电极彼此绝缘。硬掩模层23和第一材料层21可包括相同的材料。
第一材料层21可包括相对于第二材料层22具有高蚀刻选择性的材料。也就是说，与第二材料层22的蚀刻速率相比，第一材料层21可具有高蚀刻速率。例如，各个第一材料层21可以是包括氮化物的牺牲层，各个第二材料层22可以是包括氧化物的绝缘层。另选地，各个第一材料层21可以是包括多晶硅和钨的导电层，各个第二材料层22可以是包括氧化物的绝缘层。在另一示例中，各个第一材料层21可以是包括掺杂多晶硅的导电层，各个第二材料层22可以是包括未掺杂多晶硅的牺牲层。
随后，可形成穿过层叠结构ST的开口OP。各个开口OP的宽度可贯穿开口OP均匀，或者各个开口OP可具有从其上部朝下部减小的宽度。
参照图7B，可在各个开口OP中形成存储器层24。例如，可依次形成电荷阻挡层24A、数据存储层24B和隧道绝缘层24C。可沿着各个开口OP的内表面并在层叠结构ST的上表面上适形地形成存储器层24。
随后，可在各个开口OP中形成沟道层25。可在存储器层24上并在层叠结构ST的上表面上方形成沟道层25。
随后，可在各个开口OP中形成间隙填充层26。间隙填充层26可完全填充各个开口OP。另外，可在层叠结构ST的上表面上方形成间隙填充层26。尽管图7B中未示出，但是间隙填充层26可包括空洞。
参照图7C，可蚀刻间隙填充层26。开口OP的一部分可通过蚀刻而再次开放。在后续工艺期间，可在开口OP的再次开放的区域处形成焊盘。因此，可根据间隙填充层26被蚀刻至的深度来确定焊盘的高度。当间隙填充层26被蚀刻时，沟道层25也可被蚀刻。根据此实施方式，间隙填充层26的上表面和沟道层25的上表面可位于基本上相同的水平处。
参照图7D，可在通过蚀刻间隙填充层26而形成的区域(即，再次开放的开口OP)中形成焊盘层27。焊盘层27也可形成在层叠结构ST的上表面上方。可通过经由原位方法掺杂杂质来形成焊盘层27，或者可在形成焊盘层27之后掺杂杂质。
参照图7E，可将焊盘层27、沟道层25和存储器层24平坦化，直至层叠结构ST的上表面暴露。例如，可通过化学机械抛光(CMP)工艺来执行平坦化工艺。由此，可形成焊盘27A。
参照图7F，可由第三材料层28代替第一材料层21或第二材料层22。例如，当第一材料层21是牺牲层并且第二材料层22是绝缘层时，第三材料层28可以是导电层。另选地，当第一材料层21是导电层并且第二材料层22是绝缘层时，第三材料层28可以是硅化物层。在另一示例中，当第一材料层21是导电层并且第二材料层22是牺牲层时，第二材料层22可由绝缘层代替。
因此，可形成沿着沟道层25层叠的存储器单元MC、至少一个选择晶体管DST/SST和至少一个虚拟晶体管D_DT/S_DT。
由于制造工艺的限制，各个焊盘27A的高度、结交叠可能不同于基准值或者可能不均匀。因此，可检查存储器串MS的特性并且可根据该特性执行校正操作。例如，检查特性并校正可在测试晶圆时执行。
首先，可检查存储器串MS的物理特性或电特性。
例如，可测量读操作期间的电流量，使得可推测焊盘27A的高度或结交叠。可测量根据施加到虚拟线D_DL/S_DL的偏压的电平变化的电流变化。参照表4，位线电压(Vbl)可被施加到位线BL，通过电压(Vpass)可被施加到字线WL，导通电压(例如，4.5V的电压)可被施加到漏极选择线DSL和源极选择线SSL，接地电压(0V)可被施加到源极线SL。另外，可在施加到漏极侧虚拟线D_DL的电压被分割成4V/5V/6V/7V/8V的同时测量电流量。
[表4]
位线BL Vbl(0.5V)
漏极侧虚拟线D_DL 分割(4V/5V/6V/7V/8V)
漏极选择线DSL Von(4.5V)
字线WL Vpass(7V)
源极选择线SSL Von(4.5V)
源极线SL 0V
由于漏极侧虚拟晶体管D_DT根据偏压电平的变化而导通或截止，所以可通过漏极侧虚拟晶体管D_DT导通的时间来推测焊盘27A的高度或结交叠。例如，可确定当漏极侧虚拟晶体管D_DT导通的偏压电平低时，焊盘27A的高度或结交叠可大。另选地，可通过根据偏压电平变化的电流量变化来推测焊盘27A的高度或结交叠。例如，可确定当根据偏压电平变化的电流变化大时，电流的斜率可大，并且当电流的斜率大时，焊盘27A的高度或结交叠可大。
尽管表4中示出存储器串包括漏极侧虚拟晶体管D_DT的示例，但其也可被应用于存储器串包括源极侧虚拟晶体管S_DT的示例。为了测量源极侧虚拟晶体管S_DT的特性，可在7V的导通电压被施加到源极选择线SSL并且施加到源极侧虚拟线S_DL的电压改变为7V/8V/9V/10V的同时测量电流量。
在具有表4所示的相似条件的另一示例中，基准电压(例如，7V的电压)可被施加到漏极选择线DSL，并且流过的电流量可与基准值进行比较。可确定当电流量小于基准值时，焊盘27A的高度或结交叠较小。另选地，可确定当电流量大于基准值时，焊盘27A的高度或结交叠大。如果焊盘27A的高度或结交叠与设计时的目标值对应，则基准值可以是当基准电压(例如，7V的电压)被施加到漏极选择线DSL时流过的电流量。
尽管表4中示出存储器串包括漏极侧虚拟晶体管D_DT的示例，但其也可被应用于存储器串包括源极侧虚拟晶体管S_DT的示例。为了测量源极侧虚拟晶体管S_DT的特性，基准电压(例如，7V的电压)可被施加到源极选择线SSL，并且流过的电流量可与基准值进行比较。
在另一示例中，可通过测量虚拟晶体管D_DT/S_DT以及与其相邻的选择晶体管DST/SST的阈值电压来推测焊盘27A的高度或结交叠。表5示出当单个存储器串包括三个漏极选择晶体管DST0、DST1和DST2和一个漏极侧虚拟晶体管D_DT，并且虚拟选择晶体管DST0、DST1和DST2和漏极侧虚拟晶体管D_DT依次层叠时，测量漏极侧虚拟晶体管D_DT和漏极选择晶体管DST0、DST1和DST2中的每一个的阈值电压的示例。
[表5]
阈值电压
D_DT -2V
DST2 -0.1V
DST1 0V
DST0 0.2V
可基于所测量的值来检查漏极侧虚拟晶体管D_DT与漏极选择晶体管DST0、DST1和DST2之间的阈值电压变化。根据上述制造工艺，漏极侧虚拟晶体管D_DT和漏极选择晶体管DST0、DST1和DST2可具有基本上相同的结构，但可分别具有不同的结。换言之，各个晶体管的阈值电压可根据沟道结构的结交叠或焊盘27A的高度而变化。例如，当焊盘27A的高度或结交叠大时，晶体管的阈值电压可低。因此，可通过逆向地估计值来分析晶体管D_DT、DST0、DST1和DST2中的每一个的阈值电压的变化趋势以推测焊盘27A的高度或结交叠。
例如，假设漏极侧虚拟晶体管D_DT的目标阈值电压为0V。由于表5所示的漏极侧虚拟晶体管D_DT的阈值电压为-2V，所以漏极侧虚拟晶体管D_DT可具有低于目标阈值电压的阈值电压。因此，可确定焊盘27A的高度和结交叠大。另外，由于漏极选择晶体管DST1具有0V的阈值电压，所以可确定焊盘27A或结交叠可具有与漏极选择晶体管DST1的深度对应的深度。
可通过将上述实施方式组合来推测焊盘27A的高度或结交叠。
随后，可使用推测的焊盘27A的高度或结交叠来调节擦除操作、编程操作或读操作的偏压电平。可通过参照图6描述的方法来调节偏压电平。例如，当焊盘27A的高度或结交叠大时，施加到虚拟线D_DL/S_DL的偏压的电平可低，当焊盘27A的高度或结交叠小时，施加到虚拟线D_DL/S_DL的偏压的电平可大。随后，调节的偏压值可被存储在熔丝电路、存储器单元等中。
另选地，可使用推测的焊盘27A的高度或结交叠以不同的程度对虚拟晶体管D_DT/S_DT进行编程。例如，当焊盘27A的高度或结交叠大于基准值时，虚拟晶体管D_DT/S_DT可被编程以增大其阈值电压。另外，当焊盘27A的高度或结交叠小于基准值时，虚拟晶体管D_DT/S_DT可被负编程以减小其阈值电压。
可在调节偏压之后再次推测焊盘27A的高度或结交叠。然后可根据推测结果再次调节偏压。例如，可通过测量电流的方法来调节偏压，然后可通过测量阈值电压的方法来再次调节偏压。
根据如上所述的制造方法，即使当存储器串MS具有彼此不同的焊盘27A或结交叠时，也可通过校正操作提供具有均匀操作特性的半导体装置。
图8是示出根据实施方式的存储器系统1000的配置的框图。参照图8，存储器系统1000可包括存储器装置100’和控制器200。
控制器200可通过通道CH来控制存储器装置100’并且存储器装置100’可响应于控制器200的控制来操作。存储器装置100’可包括存储器单元阵列，该存储器单元阵列包括多个存储块。根据实施方式，存储器装置100’可以是上述半导体装置100或闪存装置。
控制器200可响应于来自主机300的请求来控制存储器装置100’。另外，存储器装置100’可通过通道CH从控制器200接收命令和地址并且访问响应于地址从存储器单元阵列选择的区域。换言之，存储器装置100’可对通过地址选择的区域执行与命令对应的内部操作。
另外，控制器200可控制存储器装置100’执行编程操作、读操作或擦除操作。在编程操作期间，控制器200可通过通道CH将编程命令、地址和数据提供给存储器装置100’，并且存储器装置100’可利用数据对通过地址选择的区域进行编程。在擦除操作期间，控制器200可通过通道CH将擦除命令和地址提供给存储器装置100’，并且存储器装置100’可擦除存储在通过地址选择的区域中的数据。在读操作期间，控制器200可通过通道CH将读命令和地址提供给存储器装置100’，并且存储器装置100’可从通过地址选择的区域读取数据。该读操作可包括用作由编程或擦除操作引起的验证的读操作以及被执行以读取并输出存储在存储器单元中的数据的读操作。
图9是示出根据实施方式的存储器系统2000的配置的框图。参照图9，存储器系统2000可包括存储器装置2100和控制器2200。
存储器装置2100可以是半导体装置并且包括多个存储器芯片。这多个存储器芯片可被分成多个组。这多个组可分别通过第一通道CH1至第k通道CHk与控制器2200通信。各个存储器芯片可按照与上面参照图1描述的半导体装置100相似的方式配置和操作。
各个组可被配置为通过单个公共通道来与控制器2200通信。控制器2200可按照与参照图8描述的控制器200基本上相同的方式来配置，并且被配置为通过多个通道CH1至CHk来控制存储器装置2100的多个存储器芯片。存储器系统2000可被修改以使得单个存储器芯片可联接到单个信道。
控制器2200和存储器装置2100可被集成到半导体装置中。根据实施方式，控制器2200和存储器装置2100可被集成到单个半导体装置中以形成存储卡。例如，控制器2200和存储器装置2100可被集成到单个半导体装置中并形成诸如个人计算机存储卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。
控制器2200和存储器装置2100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括用于将数据存储在存储器中的存储装置。当存储器系统2000用作SSD时，联接到存储器系统2000的主机Host的操作速率可显著改进。
在另一示例中，存储器系统2000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片记录仪、数字照片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置、用于形成家庭网络的各种电子装置中的一个、用于形成计算机网络的各种电子装置中的一个、用于形成信息通信网络的各种电子装置中的一个、RFID装置或者用于形成计算系统的各种元件中的一个的电子装置的各种元件中的一个来提供。
图10是示出根据实施方式的计算系统3000的配置的框图。参照图10，计算系统3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或者由中央处理单元3100处理的数据可被存储在存储器系统2000中。
存储器装置2100可通过控制器2200联接到系统总线3500，或者直接联接到系统总线3500。当存储器装置2100直接联接到系统总线3500时，控制器2200的功能可由中央处理单元3100和RAM 3200执行。
计算系统3000可包括参照图9描述的存储器系统2000或者参照图8描述的存储器系统1000。另外，计算系统3000可包括上面参照图8和图9描述的存储器系统1000和存储器系统2000二者。
本公开的一些实施方式涉及一种具有改进的操作特性和可靠性的半导体装置。此外，附加实施方式涉及这种半导体装置的制造方法。
本文中公开了示例，尽管采用了特定术语，但在不脱离本公开的精神和范围的情况下，可对上述示例进行各种形式和细节上的改变。因此，本领域技术人员将理解，本公开的范围不应限于上述示例，而是应该扩展以涵盖以下权利要求及其等同物的范围。
相关申请的交叉引用
本申请要求2018年12月21日提交于韩国知识产权局的韩国专利申请号10-2018-0167799的优先权，其完整公开通过引用并入本文。

Claims (24)

1.一种半导体装置，该半导体装置包括：
位线；
源极线；
联接在所述位线和所述源极线之间的多个存储器串，其中，所述多个存储器串中的每一个包括：
至少一个漏极选择晶体管；
多个存储器单元；
至少一个源极选择晶体管；以及
联接在所述位线和所述漏极选择晶体管之间或所述源极线和所述源极选择晶体管之间的虚拟晶体管；外围电路，该外围电路被配置为通过对联接到所述存储器串的虚拟晶体管的虚拟线施加偏压来对所述存储器串执行擦除操作、编程操作或读操作；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路。
2.根据权利要求1所述的半导体装置，
其中，所述控制逻辑被配置为控制所述外围电路，使得所述偏压根据所述虚拟晶体管的阈值电压而变化。
3.根据权利要求1所述的半导体装置，其中，所述存储器串包括具有第一虚拟晶体管的第一存储器串和具有第二虚拟晶体管的第二存储器串，该第一虚拟晶体管具有第一阈值电压，该第二虚拟晶体管具有低于所述第一阈值电压的第二阈值电压，并且
其中，所述控制逻辑被配置为控制所述外围电路，使得施加到联接到所述第二虚拟晶体管的第二虚拟线的偏压低于施加到联接到所述第一虚拟晶体管的第一虚拟线的偏压。
4.根据权利要求1所述的半导体装置，其中，所述存储器串包括具有第一虚拟晶体管的第一存储器串和具有第二虚拟晶体管的第二存储器串，该第一虚拟晶体管具有第一阈值电压，该第二虚拟晶体管具有高于所述第一阈值电压的第二阈值电压，并且
其中，所述控制逻辑被配置为控制所述外围电路，使得施加到联接到所述第二虚拟晶体管的第二虚拟线的偏压高于施加到联接到所述第一虚拟晶体管的第一虚拟线的偏压。
5.根据权利要求1所述的半导体装置，其中，在擦除操作期间：
当所述虚拟晶体管的阈值电压等于基准值时，接地电压被施加到联接到所述虚拟晶体管的虚拟线；
当所述虚拟晶体管的阈值电压大于所述基准值时，正电压被施加到联接到所述虚拟晶体管的所述虚拟线；并且
当所述虚拟晶体管的阈值电压低于所述基准值时，负电压被施加到联接到所述虚拟晶体管的所述虚拟线。
6.根据权利要求1所述的半导体装置，其中，在编程操作期间：
当所述虚拟晶体管的阈值电压等于基准值时，没有施加偏移的导通电压被施加到联接到所述虚拟晶体管的虚拟线；
当所述虚拟晶体管的阈值电压大于所述基准值时，施加有正偏移的导通电压被施加到联接到所述虚拟晶体管的所述虚拟线；并且
当所述虚拟晶体管的阈值电压低于所述基准值时，施加有负偏移的导通电压被施加到联接到所述虚拟晶体管的所述虚拟线。
7.根据权利要求1所述的半导体装置，其中，在读操作期间：
当所述虚拟晶体管的阈值电压等于基准值时，没有施加偏移的导通电压或截止电压被施加到联接到所述虚拟晶体管的虚拟线，
当所述虚拟晶体管的阈值电压大于所述基准值时，施加有正偏移的导通电压或截止电压被施加到联接到所述虚拟晶体管的所述虚拟线，并且
当所述虚拟晶体管的阈值电压低于所述基准值时，施加有负偏移的导通电压或截止电压被施加到联接到所述虚拟晶体管的所述虚拟线。
8.根据权利要求7所述的半导体装置，其中，所述读操作是验证操作。
9.根据权利要求1所述的半导体装置，其中，所述控制逻辑被配置为控制所述外围电路，使得所述偏压根据包括在所述存储器串中的沟道结构的结交叠而变化。
10.根据权利要求1所述的半导体装置，其中，所述存储器串包括具有第一沟道结构的第一存储器串和具有第二沟道结构的第二存储器串，该第一沟道结构具有第一结交叠，该第二沟道结构具有大于所述第一结交叠的第二结交叠，并且
其中，所述控制逻辑被配置为控制所述外围电路，使得施加到与所述第二存储器串的虚拟晶体管联接的第二虚拟线的偏压低于施加到与所述第一存储器串的虚拟晶体管联接的第一虚拟线的偏压。
11.根据权利要求1所述的半导体装置，其中，所述存储器串包括具有第一沟道结构的第一存储器串和具有第二沟道结构的第二存储器串，该第一沟道结构具有第一结交叠，该第二沟道结构具有小于所述第一结交叠的第二结交叠，并且
其中，所述控制逻辑被配置为控制所述外围电路，使得施加到与所述第二存储器串的虚拟晶体管联接的第二虚拟线的偏压高于施加到与所述第一存储器串的虚拟晶体管联接的第一虚拟线的偏压。
12.一种半导体装置，该半导体装置包括：
多个层叠结构，各个层叠结构包括多条字线、层叠在所述字线上方的至少一条选择线以及层叠在所述至少一条选择线上方的至少一条虚拟线；
穿过所述层叠结构的多个开口；
形成在所述开口中的多个沟道层；
形成在所述开口中的多个焊盘，其中，多个所述焊盘分别联接到所述沟道层；
外围电路，该外围电路被配置为在擦除操作、编程操作或读操作期间向虚拟线施加偏压；以及
控制逻辑，该控制逻辑被配置为控制所述外围电路，使得所述偏压根据所述焊盘的高度而变化。
13.根据权利要求12所述的半导体装置，其中，多个所述焊盘包括具有第一高度的第一焊盘以及具有大于所述第一高度的第二高度的第二焊盘，并且
其中，所述控制逻辑被配置为控制所述外围电路，使得施加到与所述第二焊盘对应的虚拟线的偏压低于施加到与所述第一焊盘对应的虚拟线的偏压。
14.根据权利要求12所述的半导体装置，其中，多个所述焊盘包括具有第一高度的第一焊盘以及具有小于所述第一高度的第二高度的第二焊盘，并且
其中，所述控制逻辑被配置为控制所述外围电路，使得施加到与所述第二焊盘对应的虚拟线的偏压高于施加到与所述第一焊盘对应的虚拟线的偏压。
15.根据权利要求12所述的半导体装置，其中，所述焊盘具有高于所述沟道层的杂质浓度。
16.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构；
形成穿过所述层叠结构的开口；
在所述开口中形成沟道层；
在所述开口中形成焊盘，其中，该焊盘联接到所述沟道层；以及
根据所述焊盘的高度来调节用于擦除操作、编程操作或读操作的偏压的条件。
17.根据权利要求16所述的方法，该方法还包括以下步骤：
在所述沟道层上形成间隙填充层；以及
蚀刻所述间隙填充层的部分，
其中，在所述间隙填充层的所述部分被蚀刻的地方形成所述焊盘。
18.根据权利要求16所述的方法，其中，所述层叠结构包括多条字线、在所述字线上方的至少一条选择线以及在所述选择线上方的至少一条虚拟线。
19.根据权利要求18所述的方法，其中，根据所述焊盘的高度来调节施加到所述至少一条虚拟线的偏压。
20.根据权利要求18所述的方法，其中，当所述焊盘的高度大于基准值时，施加到所述至少一条虚拟线的偏压被调节为低。
21.根据权利要求18所述的方法，其中，当所述焊盘的高度小于基准值时，施加到所述至少一条虚拟线的偏压被调节为高。
22.根据权利要求18所述的方法，其中，调节偏压的条件的步骤包括以下步骤：
将具有各种电平的偏压施加到所述至少一条虚拟线；
测量所述沟道层中流过的电流的变化；以及
当所述电流的变化大时，确定所述焊盘的高度大。
23.根据权利要求18所述的方法，其中，调节偏压的条件的步骤包括以下步骤：
将基准偏压施加到所述至少一条虚拟线；
测量所述沟道层中流过的电流量；以及
当所述电流量大于基准值时，确定所述焊盘的高度大。
24.根据权利要求18所述的方法，其中，所述焊盘具有高于所述沟道层的杂质浓度。
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