KR20200078163A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 비트 라인; 소스 라인; 및 상기 비트 라인과 상기 소스 라인의 사이에 연결되고, 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터 및 상기 비트 라인과 상기 드레인 선택 트랜지스터의 사이 또는 상기 소스 라인과 상기 소스 선택 트랜지스터의 사이에 연결된 더미 트랜지스터를 각각 포함하는 복수의 메모리 스트링들을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF A SEMICONDUCTOR DEVICE}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 동작 특성이 개선된 반도체 장치 및 반도체 장치의 제조 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 비트 라인; 소스 라인; 및 상기 비트 라인과 상기 소스 라인의 사이에 연결되고, 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터 및 상기 비트 라인과 상기 드레인 선택 트랜지스터의 사이 또는 상기 소스 라인과 상기 소스 선택 트랜지스터의 사이에 연결된 더미 트랜지스터를 각각 포함하는 복수의 메모리 스트링들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 워드라인들, 상기 워드라인들 상에 적층된 적어도 하나의 선택 라인 및 상기 선택 라인 상에 적층된 적어도 하나의 더미 라인을 포함하는 적층물들; 상기 적층물들을 관통하는 개구부들; 상기 개구부들 내에 각각 형성된 채널막들; 및 상기 개구부들 내에 각각 형성되어 상기 채널막들과 연결되고, 상기 채널막들에 비해 높은 불순물 농도를 갖는 패드들을 포함하고, 상기 패드들의 높이에 따라, 소거 동작, 프로그램 동작 또는 리드 동작 시 더미 라인들에 인가되는 바이어스 레벨이 각각 다를 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 적층물을 형성하는 단계; 상기 적층물을 관통하는 개구부들을 형성하는 단계; 상기 개구부들 내에 채널막들을 각각 형성하는 단계; 상기 개구부들 내에 상기 채널막들과 연결되고, 상기 채널막들에 비해 높은 불순물 농도를 갖는 패드들을 형성하는 단계; 상기 패드들의 높이에 따라, 소거 동작, 프로그램 동작 또는 리드 동작에 사용되는 바이어스 조건을 조정하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 동작 특성이 개선되고 신뢰성이 향상된 반도체 장치 및 반도체 장치의 제조 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링을 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 스트링(MS)이 3차원으로 배열된 실시예를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 메모리 스트링(MS)이 3차원으로 배열된 실시예를 나타낸다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 바이어스 조정 방법을 설명하기 위한 순서도이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트 라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 더미 라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 또한, 메모리 셀들을 SLC(Single Level Cell) 방식 또는 MLC(Multi Level Cell) 방식으로 프로그램할 수 있다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링을 나타낸 회로도이다.
도 2a 내지 도 2c를 참조하면, 비트 라인(BL)과 소스 라인(SL)의 사이에 메모리 스트링(MS)이 연결된다. 메모리 스트링(MS)은 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 또한, 메모리 스트링(MS)은 비트 라인(BL)과 드레인 선택 트랜지스터(DST)의 사이 또는 소스 라인(SL)과 소스 선택 트랜지스터(SST)의 사이에 연결된 더미 트랜지스터(D_DT, S_DT)를 더 포함할 수 있다.
도 2a를 참조하면, 메모리 스트링(MS)은 직렬로 연결된 드레인 사이드 더미 트랜지스터(D_DT), 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 도 2b를 참조하면, 메모리 스트링(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC), 적어도 하나의 소스 선택 트랜지스터(SST) 및 소스 사이드 더미 트랜지스터(S_DT)를 포함한다. 또한, 도 2c를 참조하면, 메모리 스트링(MS)은 직렬로 연결된 드레인 사이드 더미 트랜지스터(D_DT), 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC), 적어도 하나의 소스 선택 트랜지스터(SST) 및 적어도 하나의 소스 사이드 더미 트랜지스터(S_DT)를 포함한다. 여기서, 하나의 메모리 스트링(MS)에 포함된 드레인 사이드 더미 트랜지스터(D_DT)의 개수와 소스 사이드 더미 트랜지스터(S_DT)의 개수는 동일하거나 상이할 수 있다.
메모리 셀(MC)의 게이트 전극은 워드라인(WL)에 연결된다. 워드라인(WL)에는 구동에 필요한 워드라인 전압(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 드레인 사이드 더미 트랜지스터(D_DT)의 게이트 전극은 드레인 사이드 더미 라인(D_DL)에 연결된다. 소스 사이드 더미 트랜지스터(S_DT)의 게이트 전극은 소스 사이드 더미 라인(S_DL)에 연결된다. 각각의 더미 라인들(D_DL, S_DL)에는 구동에 필요한 전압들(프로그램 전압, 패스 전압, 리드 전압, 접지 전압 등)이 인가될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트 전극은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 게이트 전극은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구조에 따르면, 비트 라인(BL)과 드레인 선택 트랜지스터(DST)의 사이에 드레인 사이드 더미 트랜지스터(D_DT)가 위치될 수 있다. 즉, 비트 라인(BL)에 인접한 트랜지스터를 더미 트랜지스터로 사용한다. 따라서, 드레인 선택 트랜지스터(DST)가 메모리 스트링(MS)과 비트 라인(BL)의 연결을 제어함에 있어서, 드레인 사이드 더미 트랜지스터(D_DT)가 완충 역할을 할 수 있다.
소스 라인(SL)과 소스 선택 트랜지스터(SST)의 사이에 소스 사이드 더미 트랜지스터(S_DT)가 위치될 수 있다. 즉, 소스 라인(SL)에 인접한 트랜지스터를 더미 트랜지스터로 사용한다. 따라서, 소스 선택 트랜지스터(SST)가 메모리 스트링(MS)과 소스 라인(SL)의 연결을 제어함에 있어서, 소스 사이드 더미 트랜지스터(S_DT)가 완충 역할을 할 수 있다.
또한, 셀 어레이는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 스트링들(MS)을 포함할 수 있다. 여기서, 각 메모리 스트링들(MS)의 패드의 높이, 채널 구조의 정션 오버랩 등과 같은 물리적 구조가 상이할 수 있다. 또한, 물리적 구조의 차이로 인해 문턱 전압과 같은 전기적 특성의 차이가 유발될 수 있다. 따라서, 본 발명의 일 실시예는 메모리 스트링들의 물리적 구조의 차이에 따른 전기적 특성의 차이를 보완하기 위한 방안을 제시한다.
실시예로서, 소거 동작, 프로그램 동작 또는 리드 동작을 수행함에 있어서, 물리적 구조의 차이에 따라 바이어스 레벨이 각각 다르도록, 제어 로직(125)이 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)를 제어할 수 있다. 이를 통해, 더미 트랜지스터들(D_ST/S_DT)이 상이한 문턱 전압을 갖더라도, 균일한 동작 특성을 구현할 수 있다.
따라서, 반도체 장치의 구동 특성을 개선하고 데이터의 신뢰성을 향상시킬 수 있다.
도 3은 본 발명의 일 실시예에 따른 메모리 스트링(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 3을 참조하면, 메모리 블록(BLK)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 +Z 방향을 따라 신장된다. 여기서, +Z 방향은 메모리 셀들(MC)이 적층된 방향일 수 있다. 여기서, m은 2 이상의 정수이다.
각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 차례로 적층된 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 비트 라인(BL1~BLm)과 드레인 선택 트랜지스터(DST)의 사이에 연결된 적어도 하나의 드레인 사이드 더미 트랜지스터(D_DT)을 더 포함하거나, 소스 라인(SL)과 소스 선택 트랜지스터(SST)의 사이에 연결된 적어도 하나의 소스 사이드 더미 트랜지스터(S_DT)을 더 포함하거나, 드레인 사이드 더미 트랜지스터(D_DT) 및 소스 사이드 더미 트랜지스터(S_DT)을 더 포함할 수 있다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)에 포함된 더미 트랜지스터(D_DT, S_DT)의 개수, 위치 등은 변경될 수 있다. 예를 들어, 하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 사이드 더미 트랜지스터(D_DT)의 개수와 소스 사이드 더미 트랜지스터(S_DT)의 개수는 동일하거나 상이할 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 소스 사이드 더미 트랜지스터(S_DT)는 소스 선택 트랜지스터(SST)와 소스 라인(SL)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨에 위치된 소스 사이드 더미 트랜지스터들(S_DT)은 동일한 소스 사이드 더미 라인(S_DL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 적어도 하나의 드레인 사이드 더미 트랜지스터(D_DT)는 드레인 선택 트랜지스터(DST)와 비트 라인(BL)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨에 위치된 드레인 사이드 더미 트랜지스터들(D_DT)은 동일한 드레인 사이드 더미 라인(D_DL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 메모리 셀들(MC)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 메모리 셀들(MC)은 동일한 워드라인(WL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 소스 선택 트랜지스터들(SST)은 소스 사이드 더미 트랜지스터(S_DT)과 메모리 셀(MC)의 사이에 직렬로 연결될 수 있다. 또한, 동일한 레벨의 소스 선택 트랜지스터들(SST)은 동일한 소스 선택 라인(SSL)에 연결될 수 있다.
하나의 메모리 스트링(MS11~MS1m, MS21~MS2m)에 포함된 드레인 선택 트랜지스터들(DST)은 드레인 사이드 더미 트랜지스터(D_DT)와 메모리 셀(MC)의 사이에 직렬 연결될 수 있다. 여기서, 동일한 행(+X 방향)에 배열된 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 드레인 선택 트랜지스터들(DST) 중 동일한 레벨의 드레인 선택 트랜지스터들(DST)은 동일한 드레인 선택 라인(DSL)에 연결될 수 있다. 또한, 상이한 행(+X 방향)에 배열된 드레인 선택 트랜지스터들(DST)은 서로 다른 드레인 선택 라인들(DSL)에 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 스트링(MS)이 3차원으로 배열된 실시예를 나타낸다. 셀 어레이는 복수의 메모리 블록들(BLK)을 포함하고, 각 메모리 블록(BLK)은 3차원으로 배열된 메모리 셀들(MC)을 포함할 수 있다.
도 4를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS11~MS1m, MS21~MS2m)을 포함한다. 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 직렬로 연결된 적어도 하나의 소스 사이드 더미 트랜지스터(S_DT), 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 적어도 하나의 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC), 적어도 하나의 드레인 선택 트랜지스터(DST) 및 적어도 하나의 드레인 사이드 더미 트랜지스터(D_DT)를 포함할 수 있다. 여기서, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)은 'U'형으로 배열될 수 있다.
파이프 트랜지스터(PT)는 드레인 사이드의 메모리 셀들(MC)과 소스 사이드의 메모리 셀들(MC)을 연결시킨다. 또한, 각각의 메모리 스트링들(MS11~MS1m, MS21~MS2m)의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
그 외의 구조는 앞서 도 3에서 설명한 것과 유사하므로, 중복된 설명은 생략하도록 한다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 5a 내지 도 5c를 참조하면, 적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함하고, 최상부에 하드 마스크층(13)을 포함할 수 있다. 여기서, 하드 마스크층(13)은 질화물, 카본 등을 포함할 수 있다. 또한, 도전막들(11)은 폴리실리콘, 텅스텐, 금속 등을 포함할 수 있다.
도전막들(11)은 워드 라인(WL), 드레인 선택 라인(DSL), 소스 선택 라인(SSL), 드레인 사이드 더미 라인(D_DL) 또는 소스 사이드 더미 라인(S_DL)일 수 있다. 예를 들어, 워드라인들(WL) 상에 적어도 하나의 선택 라인(DSL/SSL)이 위치되고, 선택 라인(DSL/SSL) 상에 적어도 하나의 더미 라인(DL)이 위치될 수 있다.
적층물(ST)은 적층 방향으로 확장된 개구부들(OP)을 포함할 수 있다. 여기서, 적층 방향은 도전막들(11) 및 절연막들(12)이 적층된 방향이거나, 기판(미도시됨)의 표면으로부터 수직 방향일 수 있다.
개구부들(OP) 내에 채널 구조들(CH)이 각각 형성될 수 있다. 또한, 채널 구조(CH)와 도전막들(11)의 사이에 메모리막(14)이 개재될 수 있다. 메모리막(14)은 채널막들(15)의 측벽을 각각 감싸도록 형성될 수 있다. 또한, 메모리막(14)은 전하차단막(14A), 데이터 저장막(14B) 및 터널절연막(14C) 중 적어도 하나를 포함할 수 있다. 예를 들어, 데이터 저장막(14B)은 플로팅 게이트, 전하 트랩 물질, 가변 저항 물질, 나노 구조 등을 포함할 수 있다.
각 채널 구조들(CH)은 채널막(15), 갭필막(16) 및 패드(17)를 포함한다. 즉, 하나의 개구부(OP) 내에 형성된 채널막(15), 갭필막(16) 및 패드(17)가 하나의 채널 구조(CH)를 형성한다. 갭필막(16)은 채널막(15) 내에 형성되고, 절연 물질을 포함할 수 있다.
패드(17)는 갭필막(16)의 상부에 위치될 수 있으며, 채널막(15)과 각각 연결될 수 있다. 도 5a 및 도 5b를 참조하면, 패드(17)는 채널막(15) 내에 형성될 수 있으며, 패드(17)의 측벽이 채널막(15)의 내벽과 접할 수 있다. 도 5c를 참조하면, 채널막(15)의 상부면과 갭필막(16)의 상부면이 실질적으로 동일한 레벨에 위치되고, 채널막(15)과 갭필막(16)의 상부에 패드(17)가 위치될 수 있다. 이러한 경우, 패드(17)의 하부면과 채널막(15)의 상부면이 접할 수 있다.
패드(17)는 채널막(15)에 비해 높은 불순물 농도를 가질 수 있다. 패드(17)는 P타입의 불순물 또는 N타입의 불순물을 포함할 수 있다. 또한, 채널막(15)은 불순물을 포함하지 않거나, 패드(17)에 비해 낮은 농도로 불순물을 포함할 수 있다. 예를 들어, 패드(17)는 N타입의 불순물이 고농도로 도핑된 폴리실리콘막이고, 채널막(15)은 언도프드 폴리실리콘막 또는 N타입의 불순물이 저농도로 도핑된 폴리실리콘막일 수 있다.
이러한 구조에 따르면, 채널막(15)과 선택 라인(DSL/SSL)이 교차된 영역에 선택 트랜지스터(DST/SST)가 위치되고, 채널막(15)과 더미 라인(D_DL/S_DL)이 교차된 영역에 더미 트랜지스터(D_DT/S_DT)가 위치된다. 따라서, 각각의 메모리 스트링들이 채널막(15)을 따라 적층된 메모리 셀들(MC), 적어도 하나의 선택 트랜지스터(DST/SST) 및 적어도 하나의 더미 트랜지스터(D_DT/S_DT)를 포함하게 된다. 또한, 하나의 메모리 스트링(MS)에 포함된 메모리 셀들(MC), 선택 트랜지스터들(DST/SST) 및 더미 트랜지스터들(D_DT/S_DT)은 채널 구조(CH)를 공유한다.
여기서, 각 메모리 셀들(MC)은 채널막(15), 메모리막(14) 및 게이트 전극을 포함할 수 있다. 또한, 선택 트랜지스터(DST/SST) 및 더미 트랜지스터(D_DT/S_DT)는 메모리 셀(MC)과 유사한 구조를 가질 수 있다. 더미 트랜지스터(D_DT/S_DT)는 채널막(15), 메모리막(14) 및 게이트 전극을 포함하고, 메모리막(14)을 게이트 절연막으로 사용할 수 있다.
패드(17)는 채널막(15)에 비해 고농도의 불순물을 포함하므로, 패드(17)가 더미 트랜지스터(D_DT/S_DT) 또는 선택 트랜지스터(DST/SST)의 정션으로 사용될 수 있다. 또한, 패드(17) 내의 불순물이 채널막(15)으로 확산된 경우, 채널막(15) 중 불순물이 확성된 영역도 패드(17)와 함께 정션으로서 역할을 하게 된다.
따라서, 채널 구조(CH)의 패드 높이(H) 또는 정션 오버랩에 따라, 메모리 스트링(MS) 또는 더미 트랜지스터(D_DT, S_DT)의 전기적 특성이 달라질 수 있다. 여기서, 정션 오버랩은 채널 구조(CH) 내에서 정션이 형성된 범위를 의미할 수 있다. 즉, 정션 오버랩은 기본적으로 패드의 높이(H)를 의미하며, 패드(17) 내의 불순물이 채널막(15)을 따라 확산된 영역까지 포함할 수 있다.
도 5a 및 도 5c를 참조하면, 패드(17)의 하부면이 더미 라인(D_DL/S_DL)의 상부면보다 높은 레벨에 위치된다. 이와 달리, 도 5b를 참조하면, 패드(17)의 하부면이 더미 라인(D_DL/S_DL)의 하부면보다 낮은 레벨에 위치되고, 패드(17)가 더미 라인(D_DL/S_DL) 및 선택 라인(DSL/SSL)과 중첩된다. 도 5b의 채널 구조(CH)가 도 5a 및 도 5c의 채널 구조(CH)에 비해 정션 오버랩이 크고, 패드(17)의 높이(H)가 큰 구조를 갖는다.
이러한 물리적 구조의 차이로 인해, 도 5b에 대응하는 메모리 스트링과 도 5a 및 도 5c에 대응하는 메모리 스트링은 상이한 전기적 특성을 가질 수 있다. 예를 들어, 도 5b와 같이, 채널 구조(CH)의 정션 오버랩이 기준 값보다 크게 형성된 경우, 더미 트랜지스터(D_DT/S_DT) 또는 선택 트랜지스터(DST/SST)가 기준 값보다 낮은 문턱 전압을 가질 수 있다. 프로그램 동작 시의 누설 전류가 증가하거나, 소거 동작 시에 과도한 GIDL(Gate Induced Drain Leakage) 전류 또는 BTBT(Band to band tunneling) 전류가 생성될 수 있다. 여기서, "기준 값"은 설계 당시에 목표로 한 값을 의미하며, 공정 상의 한계 등으로 인해 정션 오버랩, 문턱 전압, 패드 높이(H) 등이 기준 값과 상이한 값으로 형성될 수 있다.
따라서, 본 발명의 일 실시예는, 소거 동작, 프로그램 동작 또는 리드 동작을 수행함에 있어서, 더미 트랜지스터(DT)의 문턱 전압, 패드(17)의 높이(H) 또는 채널 구조(CH)의 정션 오버랩에 따라 각각 다른 레벨의 바이어스를 사용한다. 이를 통해, 물리적 구조가 상이하거나 전기적 특성이 상이한 메모리 스트링들이 균일한 동작 특성을 갖게 된다. 예를 들어, 물리적 구조가 상이하거나 문턱 전압이 상이한 더미 트랜지스터들(D_DT/S_DT)이 실질적으로 동일한 동작 특성을 갖게 된다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 바이어스 조정 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 먼저, 메모리 스트링(MS)의 특성을 확인한다(S610). 채널 구조(CH)의 정션 오버랩, 패드의 높이 등과 같은 물리적 구조를 확인하거나, 더미 트랜지스터(D_DT/S_DT), 선택 트랜지스터(DST/SST)의 문턱 전압과 같은 전기적 특성을 확인할 수 있다. 예를 들어, 리드 동작 시에 흐르는 전류의 양을 측정하거나, 더미 트랜지스터(D_DT/S_DT) 및 선택 트랜지스터(DST/SST)의 문턱 전압을 측정한다. 이를 통해, 채널 구조의 정션 오버랩, 패드의 높이 등을 유추할 수 있다.
이어서, 메모리 스트링(MS)의 특성에 따라, 소거 동작, 프로그램 동작 또는 리드 동작의 바이어스 레벨을 조정한다(S620). 더미 트랜지스터(D_DT/S_DT)와 연결된 더미 라인(D_DL/S_DL)에 인가되는 바이어스의 레벨을 조정할 수 있다. 또한, 바이어스 레벨의 조정은 메모리 스트링들 각각에 대해 수행되거나, 메모리 블록 단위로 수행될 수 있다.
더미 라인(D_DL/S_DL)에 인가되는 바이어스는 선택 라인(DSL/SSL)에 인가되는 바이어스를 기본 값으로 하며, 더미 트랜지스터(D_DT/S_DT)의 문턱 전압에 따라 기본 값에 양의 오프셋 또는 음의 오프셋을 적용하여 바이어스 레벨을 조정한다. 예를 들어, 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 낮을 수록 더미 라인(D_DL/S_DL)에 낮은 레벨의 바이어스가 인가되고, 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 높을 수록 더미 라인(D_DL/S_DL)에 높은 레벨의 바이어스가 인가되도록, 바이어스의 레벨을 조정한다. 채널 구조(CH)의 정션 오버랩이 클수록 더미 라인(D_DL/S_DL)에 낮은 레벨의 바이어스가 인가되고, 정션 오버랩이 작을수록 더미 라인(D_DL/S_DL)에 높은 레벨의 바이어스가 인가되도록, 바이어스의 레벨을 조정한다. 또는, 패드(17)의 높이가 높을수록 더미 라인(D_DL/S_DL)에 낮은 레벨의 바이어스가 인가되고, 패드(17)의 높이가 낮을수록 더미 라인(D_DL/S_DL)에 높은 레벨의 바이어스가 인가되도록, 바이어스의 레벨을 조정한다.
표 1은 소거 동작에 사용되는 바이어스 레벨의 조건을 나타낸다.
GIDL/소거 동작 소거 동작
BL Floating(~Vsource)
D_DL 0V ±α Floating (Vers-VGIDL)
DSL 0V Floating (Vers-VGIDL)
WL Floating / Vpass / 0V 0V
SSL 0V Floating (Vers-VGIDL)
S_DL 0V ±α Floating (Vers-VGIDL)
SL VGIDL Vers (20V)
소거 동작은 GIDL(Gate Induced Drain Leakage) 방식으로 진행될 수 있다. 예를 들어, GIDL 전압(VGIDL)을 이용하여 GIDL 전류를 생성시킨 후, 메모리 셀들의 데이터 저장막으로 정공을 주입함으로써, 소거 동작을 수행할 수 있다.
먼저, 소스 라인(SL)에 GIDL 전압(VGIDL)이 인가되고, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 접지 전압(0V)이 인가된다. 참고로, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 음(negative) 전압이 인가되는 것도 가능하다. 워드라인들(WL)은 플로팅되거나, 패스 전압이 인가되거나, 접지 전압(0V)이 인가될 수 있다. 비트 라인(BL)은 플로팅될 수 있고, 커플링에 의해 소스 전압(Vsource)까지 전위가 상승할 수 있다. 또한, 더미 라인(D_DL/S_DL)에 조정된 레벨의 바이어스가 인가된다. 이어서, 소스 라인(SL)의 전위 레벨이 소거 전압(Vers)으로 상승하고, 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 및 더미 라인(D_SL, S_DL)이 플로팅된다. 커플링에 의해 플로팅된 라인들은 Vers-VGIDL까지 전위가 상승할 수 있다.
예를 들어, 패드(17)의 높이 또는 정션 오버랩이 기준 값이면, 더미 라인(D_DL/S_DL)에 접지 전압(0V)을 인가한다. 패드(17)의 높이 또는 정션 오버랩이 기준 값보다 크면 더미 라인(D_DL/S_DL)에 음의 오프셋(-α)이 적용된 바이어스(음의 전압)가 인가된다. 또한, 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 기준 값보다 작으면 더미 라인(D_DL/S_DL)에 음의 오프셋(-α)이 적용된 바이어스(음의 전압)가 인가된다. 이를 통해, 과도해진 GIDL 전류의 양을 감소시킬 수 있다. 또는 정션 내에 공핍 영역을 형성하여, BTBT 전류를 감소시킬 수 있다.
패드(17)의 높이 또는 정션 오버랩이 기준 값보다 작으면 더미 라인(D_DL, S_DL)에 양의 오프셋(+α)이 적용된 바이어스(양의 전압)가 인가될 수 있다. 또한, 더미 트랜지스터의 문턱 전압이 기준 값보다 크면 더미 라인(D_DL, S_DL)에 양의 오프셋 (+α)이 적용된 바이어스(양의 전압)이 인가될 수 있다. 이를 통해, 부족한 GIDL 전류의 양을 증가시킬 수 있다.
참고로, 비트 라인(BL)에 소거 전압(Vers)을 인가하는 것도 가능하다. 또한, 메모리 스트링(MS)이 파이프 트랜지스터(PT)를 포함하는 경우, 파이프 라인(PL)에 파이프 트랜지스터(PT)를 턴온시키기 위한 턴온 전압을 인가한다.
표 2는 프로그램 동작에 사용되는 바이어스 레벨의 조건을 나타낸다.
프로그램 동작 (선택) 프로그램 동작 (비선택)
BL 0V VDD (2.3V)
D_DL Von±α Voff±α
DSL Von (2.3V) Voff (0V)
WL Vpgm (20V) Vpass (8V)
SSL Voff (0V) Voff (0V)
S_DL Voff±α Voff±α
SL VDD (2.3V)
프로그램 동작 시, 선택된 비트 라인(BL)에 프로그램 허용 전압(0V)이 인가되고, 비선택된 비트 라인(BL)에 프로그램 금지 전압이 인가된다. 프로그램 금지 전압은 전원 전압(VDD)일 수 있다. 선택된 드레인 선택 라인(DSL)에 드레인 선택 트랜지스터(DST)를 턴온시키기 위한 턴온 전압(Von)이 인가되고, 비선택된 드레인 선택 라인(DSL)에 드레인 선택 트랜지스터(DST)를 턴오프시키기 위한 턴오프 전압(Voff)이 인가된다. 선택된 워드라인(WL)에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인(WL)에 패스 전압(Vpass)이 인가된다. 소스 라인(SL)에 전원 전압(VDD)이 인가되고, 소스 선택 라인(SSL)에 소스 선택 트랜지스터(SST)를 턴오프시키기 위한 턴 오프 전압(Voff)이 인가된다. 또한, 더미 라인(D_DL, S_DL)에 조정된 레벨의 바이어스가 인가된다. 이때, 앞서 설명된 바와 같이, 패드(17)의 높이, 정션 오버랩 또는 더미 트랜지스터(D_DT/S_DT)의 문턱 전압에 따라, 더미 라인(D_DL, S_DL)에 양의 오프셋(+α) 또는 음의 오프셋(-α)이 적용된 바이어스가 인가된다.
예를 들어, 패드(17)의 높이 또는 정션 오버랩이 기준 값이면, 더미 라인(D_DL/S_DL)에 턴 온 전압(Von) 또는 턴 오프 전압(Voff) 이 인가된다. 패드(17)의 높이 또는 정션 오버랩이 기준 값보다 크면, 더미 라인(D_DL/S_DL)에 음의 오프셋이 적용된 턴 온 전압(Von-α) 또는 턴 오프 전압(Voff-α)이 인가된다. 또한, 더미 트랜지스터의 문턱 전압이 기준 값보다 작으면 더미 라인(D_DL, S_DL)에 음의 오프셋이 적용된 턴 온 전압(Von-α) 또는 턴 오프 전압(Voff-α) 이 인가된다. 이를 통해, 누설 전류를 감소시킬 수 있다.
패드(17)의 높이 또는 정션 오버랩이 기준 값보다 작으면 더미 라인(D_DL/S_DL)에 양의 오프셋이 적용된 턴 온 전압(Von+α) 또는 턴 오프 전압(Voff+α)이 인가될 수 있다. 또한, 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 기준 값보다 크면 더미 라인(D_DL/S_DL)에 양의 오프셋이 적용된 턴 온 전압(Von+α) 또는 턴 오프 전압(Voff+α)이 인가될 수 있다.
표 3은 리드 동작에 사용되는 바이어스 레벨의 조건을 나타낸다.
리드 동작 (선택) 리드 동작(비선택)
BL Vbl (0.5V)
D_DL Von±α Voff±α
DSL Von Voff
WL Vread Vpass (7V)
SSL Von Voff
S_DL Von±α Voff±α
SL 0V
리드 동작 시, 비트 라인(BL)이 비트 라인 전압(Vbl)으로 차지되고, 선택된 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되고 비선택된 드레인 선택 라인(DSL)에 턴 오프 전압(Voff)이 인가된다. 소스 라인(SL)에 접지 전압(0V)이 인가되고, 선택된 소스 선택 라인(SSL)에 턴온 전압(Von)이 인가되고 비선택된 소스 선택 라인(SSL)에 턴오프 전압(Voff)이 인가된다. 선택된 워드라인(WL)에 리드 전압(Vread)이 인가되고, 비선택된 워드라인(WL)에 패스 전압(Vpass)이 인가된다. 여기서, 패스 전압(Vpass) 메모리 셀의 프로그램 상태에 관계없이 메모리 셀이 턴온 되는 레벨의 전압일 수 있다. 이때, 앞서 설명된 바와 같이, 패드(17)의 높이, 정션 오버랩 또는 더미 트랜지스터(D_DT/S_DT)의 문턱 전압에 따라, 더미 라인(D_DL, S_DL)에 양의 오프셋(+α) 또는 음의 오프셋(-α)이 적용된 바이어스가 인가된다.
예를 들어, 패드(17)의 높이 또는 정션 오버랩이 기준 값이면, 패스 전압(Vpass)이 인가된다. 패드(17)의 높이 또는 정션 오버랩이 기준 값보다 크면, 더미 라인(D_DL/S_DL)에 음의 오프셋이 적용된 턴 온 전압(Von-α) 또는 턴 오프 전압(Voff-α)이 인가된다. 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 기준 값보다 작으면 더미 라인(D_DL/S_DL)에 음의 오프셋이 적용된 턴 온 전압(Von-α) 또는 턴 오프 전압(Voff-α)이 인가된다.
패드(17)의 높이 또는 정션 오버랩이 기준 값보다 작으면, 더미 라인(D_DL/S_DL)에 양의 오프셋이 적용된 턴 온 전압(Von+α) 또는 턴 오프 전압(Voff+α)이 인가된다. 더미 트랜지스터(D_ST/S_ST)의 문턱 전압이 기준 값보다 크면 더미 라인(D_DL/S_DL)에 양의 오프셋이 적용된 턴 온 전압(Von+α) 또는 턴 오프 전압(Voff+α)이 인가된다.
한편, 리드 동작은 검증 동작일 수 있다. 예를 들어, 리드 동작은 소거 동작 또는 프로그램 동작에 수반되는 검증 동작일 수 있다. 또한, 더미 라인(D_DL/S_DL)과 인접한 선택 라인(DSL/SSL)에 인가되는 바이어스의 레벨도 더미 라인(D_DL/S_DL)과 마찬가지로 조정될 수 있다.
또한, 본 실시예에서는 패드(17)가 N타입의 불순물을 포함하는 것을 가정하여 설명하였다. 만약, 패드(17)가 P타입의 불순물을 포함한다면, 음의 오프셋(-α)과 양의 오프셋(+α)을 반대로 적용할 수 있다. 예를 들어, 패드(17)의 높이 또는 정션 오버랩이 기준 값보다 크거나 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 기준 값보다 작으면, 양의 오프셋(+α)을 적용한 바이어스를 더미 라인(D_DL/S_DL)에 인가한다. 또한, 패드(17)의 높이 또는 정션 오버랩이 기준 값보다 작거나 더미 트랜지스터(D_DT/S_DT)의 문턱 전압이 기준 값보다 크면, 음의 오프셋(-α)을 적용한 바이어스를 더미 라인(D_DL/S_DL)에 인가한다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 적층물(ST)을 형성한다. 여기서, 적층물(ST)은 교대로 적층된 제1 물질막들(21) 및 제2 물질막들(22)을 포함한다. 또한, 적층물(ST)은 최상부에 하드마스크층(23)을 포함할 수 있다. 여기서, 제1 물질막들(21)은 메모리 셀, 선택 트랜지스터, 더미 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(22)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 하드마스크층(23)은 제1 물질막들(21)과 동일한 물질을 포함할 수 있다.
제1 물질막들(21)은 제2 물질막들(22)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(21)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(21)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(22)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(21)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(22)은 언도프드 폴리실리콘 등을 포함하는 희생막 일 수 있다.
이어서, 적층물(ST)을 관통하는 개구부들(OP)을 형성한다. 각각의 개구부들(OP)은 상부와 하부가 균일한 두께를 갖거나, 하부로 갈수록 폭이 감소될 수 있다.
도 7b를 참조하면, 개구부들(OP) 내에 메모리막(24)을 형성한다. 예를 들어, 전하차단막(24A), 데이터 저장막(24B) 및 터널절연막(24A)을 차례로 형성한다. 메모리막(24)은 개구부들(OP)의 내면을 따라 컨포멀하게 형성될 수 있으며, 적층물(ST)의 상부면에도 형성될 수 있다.
이어서, 개구부들(OP) 내에 채널막(25)을 형성한다. 채널막(25)은 메모리막(24) 상에 형성될 수 있으며, 적층물(ST)의 상부면에도 형성될 수 있다.
이어서, 개구부들(OP) 내에 갭필막(26)을 형성한다. 갭필막(26)은 개구부들(OP)을 완전히 채우도록 형성될 수 있다. 또한, 갭필막(26)은 적층물(ST)의 상부면에도 형성될 수 있다. 본 도면에는 도시되지 않았으나, 갭필막(26)은 내부에 보이드를 포함할 수 있다.
도 7c를 참조하면, 갭필막(26)을 식각한다. 이를 통해, 개구부(OP)의 일부가 다시 오픈된다. 여기서, 개구부(OP)의 재오픈된 영역은 후속 공정에서 패드가 형성될 영역이다. 따라서, 갭필막(26)이 식각되는 깊이에 따라 패드의 높이가 결정된다. 참고로, 갭필막(26)의 식각 시에 채널막(25)이 함께 식각될 수 있다. 이러한 경우, 갭필막(26)의 상부면과 채널막(25)의 상부면이 실질적으로 동일한 레벨에 위치될 수 있다.
도 7d를 참조하면, 갭필막(26)이 식각된 영역, 즉, 재오픈된 개구부(OP) 내에 패드막(27)을 형성한다. 패드막(27)은 적층물(ST)의 상부면에도 형성될 수 있다. 여기서, 패드막(27)은 불순물을 인시튜(in-situ)로 도핑하면서 형성되거나, 패드막(27)을 형성한 후에 불순물이 도핑될 수 있다.
도 7e를 참조하면, 적층물(ST)의 상부면이 노출될 때까지 패드막(27), 채널막(25) 및 메모리막(24)을 평탄화한다. 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 이용하여, 평탄화 공정을 수행한다. 이를 통해, 패드(27A)가 형성된다.
도 7f를 참조하면, 제1 물질막들(21) 또는 제2 물질막들(22)을 제3 물질막들(28)로 대체한다. 일 예로, 제1 물질막들(21)은 희생막이고 제2 물질막들(22)이 절연막이면, 제3 물질막들(28)은 도전막일 수 있다. 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 절연막이면, 제3 물질막들(28)은 실리사이드막일 수 있다. 또 다른 예로, 제1 물질막들(21)이 도전막이고 제2 물질막들(22)이 희생막이면, 제2 물질막들(22)이 절연막들로 대체될 수 있다.
이로써, 채널막(25)을 따라 적층된, 메모리 셀들(MC), 적어도 하나의 선택 트랜지스터(DST/SST) 및 적어도 하나의 더미 트랜지스터(D_DT/S_DT)가 형성된다.
한편, 제조 공정 상의 한계로 인해, 패드들(27A)의 높이, 정션 오버랩 등이 기준 값과 상이하거나 불균일할 수 있다. 따라서, 메모리 스트링들(MS)의 특성을 확인하고, 특성에 따라 보정 작업을 수행한다. 예를 들어, 특성 확인 및 보정 작업은 웨이퍼 테스트 단계에서 수행될 수 있다.
먼저, 메모리 스트링들(MS)의 물리적 특성 또는 전기적 특성을 확인한다.
일 예로, 리드 동작 시의 전류의 양을 측정하여, 패드(27A)의 높이 또는 정션 오버랩을 유추한다. 이를 위해, 더미 라인(D_DL/S_DL)에 인가되는 바이어스의 레벨의 변화에 따른 전류의 변화를 측정할 수 있다. 표 4를 참조하면, 비트 라인(BL)에 비트 라인 전압(Vbl)을 인가하고, 워드라인(WL)에 패스 전압(Vpass)을 인가하고, 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 턴온 전압(예를 들어, 4.5V)을 인가하고, 소스 라인(SL)에 접지 전압(0V)을 인가한다. 그리고, 드레인 사이드 더미 라인(D_DL)에 인가되는 전압을 4V/5V/6V/7V로 스플릿하면서, 전류의 양을 측정한다.
비트 라인 (BL) Vbl (0.5V)
드레인 사이드 더미 라인 (D_DL) Split (4V/5V/6V/7V/8V)
드레인 선택 라인 (DSL) Von (4.5V)
워드라인 (WL) Vpass (7V)
소스 선택 라인(SSL) Von (4.5V)
소스 라인(SL) 0V
이때, 바이어스의 레벨의 변화에 따라 드레인 사이드 더미 트랜지스터(D_DT)가 턴 온 또는 턴 오프되므로, 드레인 사이드 더미 트랜지스터(D_DT)가 턴 온되는 시점을 통해 패드(27A)의 높이 또는 정션 오버랩을 유추할 수 있다. 예를 들어, 드레인 사이드 더미 트랜지스터(D_DT)가 턴 온되는 바이어스의 레벨이 낮을수록, 패드(27A)의 높이 또는 정션 오버랩이 크다고 판단할 수 있다. 또는, 바이어스 레벨 변화에 따른 전류의 양의 변화를 통해 패드(27A)의 높이 또는 정션 오버랩을 유추할 수 있다. 예를 들어, 바이어스 레벨의 변화에 따른 전류의 변화의 폭이 클수록 전류의 기울기(slope)가 크고, 패드(27A)의 높이가 높거나 정션 오버랩이 크다고 판단할 수 있다.
참고로, 표 4에서는 메모리 스트링이 드레인 사이드 더미 트랜지스터(D_DT)를 포함하는 경우에 대해 설명하였으나, 메모리 스트링이 소스 사이드 더미 트랜지스터(S_DT)를 포함하는 경우에도 적용할 수 있다. 소스 사이드 더미 트랜지스터(S_DT)의 특성을 측정하기 위해서는, 드레인 선택 라인(DSL)에 턴온 전압(7V)를 인가하고, 소스 선택 라인(SSL)에 인가되는 전압을 7V/8V/9V/10V로 변화시키면서 전류의 양을 측정한다.
다른 예로, 표 4의 조건과 유사하되, 드레인 선택 라인(DSL)에 기준 전압(예를 들어, 7V)을 인가하고, 이때 흐르는 전류의 양을 기준 값과 비교한다. 비교 결과, 전류의 양이 기준 값보다 작다면, 패드(27A)의 높이 또는 정션 오버랩이 작다고 판단한다. 또한, 전류의 양이 기준 값보다 크다면, 패드(27A)의 높이 또는 정션 오버랩이 크다고 판단한다. 여기서, 기준 값은, 패드(27A)의 높이 또는 정션 오버랩이 설계 당시의 타겟 값과 일치한 경우, 드레인 선택 라인(DSL)에 기준 전압(예를 들어, 7V)을 인가하여 흐르는 전류의 양일 수 있다.
참고로, 표 4에서는 메모리 스트링이 드레인 사이드 더미 트랜지스터(D_DT)를 포함하는 경우에 대해 설명하였으나, 메모리 스트링이 소스 사이드 더미 트랜지스터(S_DT)를 포함하는 경우에도 적용할 수 있다. 소스 사이드 더미 트랜지스터(S_DT)의 특성을 측정하기 위해서는, 소스 선택 라인(SSL)에 기준 전압(예를 들어, 7V)을 인가하고, 이때 흐르는 전류의 양을 기준 값과 비교할 수 있다.
또 다른 예로, 더미 트랜지스터(D_DT/S_DT) 및 그와 인접한 선택 트랜지스터(DST/SST)의 문턱 전압을 측정하여, 패드(27A)의 높이 또는 정션 오버랩을 유추한다. 표 5는 하나의 메모리 스트링이 3개의 더미 선택 트랜지스터(DST0~DST2) 및 1개의 드레인 사이드 더미 트랜지스터(D_DT)를 포함하고 이들이 차례로 적층된 경우, 드레인 사이드 더미 트랜지스터(D_DT) 및 드레인 선택 트랜지스터(DST0~DST2) 각각의 문턱 전압을 측정한 예를 나타낸다.
문턱전압
D_DT -2V
DST2 -0.1V
DST1 0V
DST0 0.2V
측정 값을 통해, 드레인 사이드 더미 트랜지스터(D_DT) 및 드레인 선택 트랜지스터들(DST0~DST2) 간의 문턱 전압 변화를 확인할 수 있다. 앞서 설명한 제조 공정에 따르면, 드레인 사이드 더미 트랜지스터(D_DT) 및 드레인 선택 트랜지스터들(DST0~DST2)은 실질적으로 동일한 구조를 갖되, 각 트랜지스터의 정션이 상이하다. 즉, 패드(27A)의 높이 또는 채널 구조의 정션 오버랩에 따라 각 트랜지스터의 문턱 전압이 달라진다. 예를 들어, 패드(27A)의 높이가 높거나 정션 오버랩이 클수록 트랜지스터의 문턱 전압이 낮아진다. 따라서, 이를 역으로 추정하여, 트랜지스터들(D_DT, DST0~DST2)의 문턱 전압이 변화하는 경향을 분석하여, 패드(27A)의 높이 또는 정션의 오버랩을 유추할 수 있다.
예를 들어, 드레인 사이드 더미 트랜지스터(D_DT)의 타겟 문턱 전압이 0V라고 가정한다. 표 4의 드레인 사이드 더미 트랜지스터(D_DT)의 문턱 전압이 -2V이므로, 드레인 사이드 더미 트랜지스터(D_DT)는 타겟 문턱 전압에 비해 낮은 문턱 전압을 갖는다. 따라서, 패드(27A) 높이 및 정션 오버랩이 큰 것으로 판단할 수 있다. 또한, 드레인 선택 트랜지스터(DST1)가 0V의 문턱 전압을 가지므로, 패드(27A) 또는 정션 오버랩이 드레인 선택 트랜지스터(DST1)에 대응하는 깊이로 깊게 형성된 것을 알 수 있다.
한편, 앞서 설명한 실시예들을 조합하여 패드(27A)의 높이 또는 정션 오버랩을 유추하는 것도 가능하다.
이어서, 유추된 패드(27A)의 높이 또는 정션 오버랩을 이용하여, 소거 동작, 프로그램 동작 또는 리드 동작의 바이어스 레벨을 조정한다. 이때, 도 6을 참조하여 설명한 방법에 의해 바이어스 레벨을 조정할 수 있다. 예를 들어, 패드(27A)의 높이 또는 정션 오버랩이 클수록 더미 라인(D_DL/S_DL)에 인가되는 바이어스를 하향 조정하고, 패드(27A)의 높이 또는 정션 오버랩이 작을수록 더미 라인(D_DL/S_DL)에 인가되는 바이어스를 상향 조정한다. 이어서, 조정된 바이어스 값을 퓨즈 회로, 메모리 셀 등에 저장한다.
또는, 유추된 패드(27A)의 높이 또는 정션 오버랩을 이용하여, 더미 트랜지스터들(D_DT/S_DT)을 서로 다른 정도로 프로그램한다. 이때, 도 7 및 도 8을 참조하여 설명한 방법에 의해 더미 트랜지스터들(D_DT/S_DT)을 프로그램할 수 있다. 예를 들어, 패드(27A)의 높이 또는 정션 오버랩이 기준 값보다 높으면, 더미 트랜지스터들(D_DT/S_DT)의 문턱 전압을 높이도록 프로그램한다. 또한, 패드(27A)의 높이또는 정션 오버랩이 기준 값보다 작으면, 더미 트랜지스터들(D_DT/S_DT)의 문턱 전압을 낮추도록 네거티브 프로그램한다.
참고로, 바이어스를 조정한 후, 패드(27A)의 높이 또는 정션 오버랩을 다시 추정하고, 추정 결과에 따라 바이어스를 다시 조정하는 것도 가능하다. 예를 들어, 전류 측정 방식으로 바이어스를 조정한 후, 문턱 전압 측정 방식으로 바이어스를 다시 조정할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 메모리 스트링들(MS)이 상이한 패드(27A) 또는 정션 오버랩을 갖더라도, 보정 작업을 통해 균일한 동작 특성을 갖는 반도체 장치를 제공할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 8을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 9를 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 9를 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 8을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 8 및 도 9를 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
11: 도전막 12: 절연막
13: 하드 마스크층 14: 메모리막
15: 채널막 16: 갭필막
17: 패드 21: 제1 물질막
22: 제2 물질막 23: 하드 마스크층
24: 메모리막 25: 채널막
26: 갭필막 27: 패드막
27A: 패드 28: 제3 물질막

Claims (22)

  1. 비트 라인;
    소스 라인; 및
    상기 비트 라인과 상기 소스 라인의 사이에 연결되고, 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터 및 상기 비트 라인과 상기 드레인 선택 트랜지스터의 사이 또는 상기 소스 라인과 상기 소스 선택 트랜지스터의 사이에 연결된 더미 트랜지스터를 각각 포함하는 복수의 메모리 스트링들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 메모리 스트링들에 각각 포함된 더미 트랜지스터들의 문턱 전압에 따라, 상기 메모리 스트링들의 소거 동작, 프로그램 동작 또는 리드 동작의 바이어스 레벨이 각각 다른
    반도체 장치.
  3. 제1항에 있어서,
    상기 더미 트랜지스터의 문턱 전압이 낮을수록 상기 더미 트랜지스터와 연결된 더미 라인에 낮은 레벨의 바이어스가 인가되는
    반도체 장치.
  4. 제1항에 있어서,
    상기 더미 트랜지스터의 문턱 전압이 높을수록, 상기 더미 트랜지스터와 연결된 더미 라인에 높은 레벨의 바이어스가 인가되는
    반도체 장치.
  5. 제1항에 있어서,
    소거 동작 시, 문턱 전압이 기준 값인 더미 트랜지스터와 연결된 더미 라인에 접지 전압이 인가되고, 상기 문턱 전압이 상기 기준 값보다 큰 더미 트랜지스터와 연결된 더미 라인에 양의 전압을 인가하고, 상기 문턱 전압이 상기 기준 값보다 작은 더미 트랜지스터와 연결된 더미 라인에 음의 전압을 인가하는
    반도체 장치.
  6. 제1항에 있어서,
    프로그램 동작 시, 문턱 전압이 기준 값인 더미 트랜지스터와 연결된 더미 라인에 턴온 전압이 인가되고, 상기 문턱 전압이 상기 기준 값보다 큰 더미 트랜지스터와 연결된 더미 라인에 양의 오프 셋이 적용된 턴온 전압이 인가되고, 상기 문턱 전압이 기준 값보다 작은 더미 트랜지스터와 연결된 더미 라인에 음의 오프셋이 적용된 턴온 전압이 인가되는
    반도체 장치.
  7. 제1항에 있어서,
    리드 동작 시, 문턱 전압이 기준 값인 더미 트랜지스터와 연결된 더미 라인에 턴온 전압 또는 턴 오프 전압이 인가되고, 상기 문턱 전압이 상기 기준 값보다 큰 더미 트랜지스터와 연결된 더미 라인에 양의 오프셋이 적용된 턴온 전압 또는 턴 오프 전압이 인가되고, 상기 문턱 전압이 상기 기준 값보다 작은 더미 트랜지스터와 연결된 더미 라인에 음의 오프셋이 적용된 턴온 전압 또는 턴 오프 전압이 인가되는
    반도체 장치.
  8. 제7항에 있어서,
    상기 리드 동작은 검증 동작인
    반도체 장치.
  9. 제1항에 있어서,
    상기 메모리 스트링들에 각각 포함된 채널 구조의 정션 오버랩에 따라, 상기 메모리 스트링들의 소거 동작, 프로그램 동작 또는 리드 동작의 바이어스 레벨이 각각 다른
    반도체 장치.
  10. 제1항에 있어서,
    상기 메모리 스트링들에 각각 포함된 채널 구조의 정션 오버랩이 클수록, 상기 더미 트랜지스터와 연결된 더미 라인에 낮은 레벨의 바이어스가 인가되는
    반도체 장치.
  11. 제1항에 있어서,
    상기 메모리 스트링들에 각각 포함된 채널 구조의 정션 오버랩이 작을수록, 상기 더미 트랜지스터와 연결된 더미 라인에 높은 레벨의 바이어스가 인가되는
    반도체 장치.
  12. 워드라인들, 상기 워드라인들 상에 적층된 적어도 하나의 선택 라인 및 상기 선택 라인 상에 적층된 적어도 하나의 더미 라인을 포함하는 적층물들;
    상기 적층물들을 관통하는 개구부들;
    상기 개구부들 내에 각각 형성된 채널막들; 및
    상기 개구부들 내에 각각 형성되어 상기 채널막들과 연결되고, 상기 채널막들에 비해 높은 불순물 농도를 갖는 패드들
    을 포함하고,
    상기 패드들의 높이에 따라, 소거 동작, 프로그램 동작 또는 리드 동작 시 더미 라인들에 인가되는 바이어스 레벨이 각각 다른
    반도체 장치.
  13. 제12항에 있어서,
    상기 패드들의 높이가 높을수록, 상기 더미 라인에 낮은 레벨의 바이어스가 인가되는
    반도체 장치.
  14. 제12항에 있어서,
    상기 패드들의 높이가 낮을수록, 상기 더미 라인에 높은 레벨의 바이어스가 인가되는
    반도체 장치.
  15. 적층물을 형성하는 단계;
    상기 적층물을 관통하는 개구부들을 형성하는 단계;
    상기 개구부들 내에 채널막들을 각각 형성하는 단계;
    상기 개구부들 내에 상기 채널막들과 연결되고, 상기 채널막들에 비해 높은 불순물 농도를 갖는 패드들을 형성하는 단계; 및
    상기 패드들의 높이에 따라, 소거 동작, 프로그램 동작 또는 리드 동작에 사용되는 바이어스 조건을 조정하는 단계
    반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 채널막들 내에 갭필막들을 형성하는 단계; 및
    상기 갭필막들을 식각하는 단계를 더 포함하고,
    상기 갭필막들이 식각된 영역들에 상기 패드들을 형성하는
    반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 적층물은 워드라인들, 상기 워드라인들 상의 적어도 하나의 선택 라인 및 상기 선택 라인 상의 적어도 하나의 더미 라인을 포함하는
    반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 패드들의 높이에 따라 상기 더미 라인에 인가되는 바이어스를 조정하는
    반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    패드의 높이가 높을수록 상기 더미 라인에 인가되는 바이어스를 하향 조정하는
    반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    패드의 높이가 낮을수록 상기 더미 라인에 인가되는 바이어스를 상향 조정하는
    반도체 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 더미 라인에 인가되는 바이어스의 레벨 변경에 따라 상기 채널막들에 흐르는 전류의 변화를 측정하고, 상기 전류의 변화가 클수록 상기 패드들의 높이가 높다고 판단하는
    반도체 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 더미 라인에 기준 바이어스를 인가하여 상기 채널막들에 흐르는 전류의 양을 측정하고, 상기 전류의 양이 클수록 상기 패드의 높이가 높다고 판단하는
    반도체 장치의 제조 방법.
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