CN111564447B - 三维非易失性存储器装置及其制造方法 - Google Patents

三维非易失性存储器装置及其制造方法 Download PDF

Info

Publication number
CN111564447B
CN111564447B CN201910931645.XA CN201910931645A CN111564447B CN 111564447 B CN111564447 B CN 111564447B CN 201910931645 A CN201910931645 A CN 201910931645A CN 111564447 B CN111564447 B CN 111564447B
Authority
CN
China
Prior art keywords
memory
transistors
transistor
dummy
normal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910931645.XA
Other languages
English (en)
Other versions
CN111564447A (zh
Inventor
朴恩英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190017445A external-priority patent/KR102666991B1/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111564447A publication Critical patent/CN111564447A/zh
Application granted granted Critical
Publication of CN111564447B publication Critical patent/CN111564447B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

三维非易失性存储器装置及其制造方法。一种半导体装置包括存储块，存储块包括多个存储器串，其中多个存储器串的每一个中的晶体管被调整为虚设晶体管和正常晶体管。

Description

三维非易失性存储器装置及其制造方法
技术领域
本公开总体涉及一种非易失性存储器装置及其制造方法，并且更具体地，涉及一种具有改进的操作特性的非易失性存储器装置以及制造该非易失性存储器装置的方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)之类的半导体实现的储存装置。半导体存储器装置通常可以分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是当供电中断时所存储的数据消失的存储器装置。易失性存储器装置的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置是即使在供电中断时也保持所存储的数据的存储器装置。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电式RAM(FRAM)等。闪存通常被分为NOR型闪存和NAND型闪存。
在非易失性存储器的制造阶段，蚀刻工艺可能无法完全均匀，导致焊盘的高度变化。此外，杂质从焊盘扩散到沟道层导致结交叠差异。存储器串之间的焊盘高度差异和结交叠的差异导致操作效率低下。
发明内容
根据本公开的一方面，提供了一种半导体装置，该半导体装置包括存储块，存储块包括多个存储器串，其中，多个存储器串的每一个中的晶体管被调整为虚设晶体管和正常晶体管。
根据本公开的另一方面，提供了一种包括第一存储器串和第二存储器串的半导体装置，其中第一存储器串包括b个第一漏极侧虚设晶体管并且第二存储器串包括c个第二漏极侧虚设晶体管，并且其中，b和c是0或更大的不同的整数。
根据本公开的又一方面，提供了一种制造半导体装置的方法，该方法包括：形成层叠结构；形成贯穿层叠结构的开口；在开口中分别形成沟道层；并且在开口中形成连接到沟道层的焊盘，其中，基于焊盘的高度来调整虚设晶体管的数量。
附图说明
现在将在下文中参照附图更充分地描述示例实施方式。然而，示例实施方式可以以不同的形式体现，而不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式使得本公开将是全面的和完整的，并且将示例实施方式的范围充分传达给本领域技术人员。
在附图中，为了图示清楚，可能会夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，它能够是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的参考标号始终指代相同的元件。
图1是例示了根据本公开的一个实施方式的半导体装置的配置的框图。
图2A至图2F是例示了根据本公开的实施方式的半导体装置的存储器串的电路图。
图3是例示了根据本公开的一个实施方式的半导体装置的单元阵列的存储块的图。
图4是例示了根据本公开的一个实施方式的半导体装置的单元阵列的存储块的图。
图5A和图5B是例示了根据本公开的实施方式的半导体装置的结构的截面图。
图6是例示了根据本公开的一个实施方式的调整半导体装置的虚设晶体管的数量的方法的流程图。
图7A和图7B是例示了根据本公开的一个实施方式的调整半导体装置的虚设晶体管的数量的方法的截面图。
图8A至图8F是例示了根据本公开的一个实施方式的半导体装置的制造方法的截面图。
图9是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
图10是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
图11是例示了根据本公开的一个实施方式的计算系统的框图。
具体实施方式
实施方式提供了具有改进的操作特性的半导体装置及该半导体装置的制造方法。
在下文中，将参照附图详细描述根据本公开的实施方式。
在以下描述中，应注意，将仅描述理解根据本公开的操作所需的部分，并且将省略其余部分的描述，以防止使本公开的要点模糊。然而，本公开可以以不同的形式来实施，而不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式以详细地描述本公开，从而达到使本公开所属领域的技术人员可以容易地实施本公开的技术构思的程度。
在整个说明书中，当一个元件被称为“连接”或“联接”到另一元件时，它能够直接连接或联接到另一元件，或者按照一个或更多个中间元件插置于其间的方式间接地连接或联接到另一元件。另外，当元件被称为“包括”组件时，除非有不同的公开，否则这表示该元件还可以包括另一组件而不排除另一组件。
图1是例示了根据本公开的一个实施方式的半导体装置的配置的框图。
参照图1，半导体装置100包括单元阵列110和外围电路120。
单元阵列110包括多个存储器串，并且存储器串可以在基板上沿水平方向或垂直方向布置。此外，单元阵列110包括多个存储块，每个存储块包括多个页。例如，半导体装置100以存储块为单位执行擦除操作，并且以页为单位执行编程操作或读取操作。
单元阵列110通过行线RL连接到地址解码器121。单元阵列110还通过列线CL连接到读写电路123。行线RL可以是字线，并且列线CL可以是位线。然而，字线和位线是相对概念。换句话说，行线可以是位线，并且列线可以是字线。
外围电路120可以包括地址解码器121、读写电路123、输入/输出(I/O)电路124和控制逻辑125。
控制逻辑125可以连接到地址解码器121、读写电路123和I/O电路124。控制逻辑125可以从I/O电路124接收命令CMD和地址ADDR。基于所接收到的命令CMD，控制逻辑125控制地址解码器121和读写电路123以执行内部操作。
地址解码器121可以通过行线RL连接到单元阵列110。地址解码器121可以通过字线、虚设字线、源极选择线和漏极选择线连接到单元阵列110。此外，基于控制逻辑125，地址解码器121可以被配置为控制行线RL。换句话说，当地址解码器121从控制逻辑125接收地址ADDR时，地址解码器121可以对地址ADDR进行解码，并且可以基于接收到的地址ADDR来选择单元阵列110的存储块中的任何一个。
如前所述，可以以页为单位执行半导体装置100的编程操作和读取操作。因此，对于编程操作和读取操作，地址ADDR可以包括块地址和指定要选择哪个页的行地址。地址解码器121可以对接收到的地址ADDR中的块地址进行解码，并且基于解码的块地址来选择对应的存储块。地址解码器121还可以对接收到的地址ADDR中的行地址进行解码，并基于解码后的行地址来选择所选存储块的对应页。
此外，可以以存储块为单位执行半导体装置100的擦除操作。因此，在擦除操作中，地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并基于解码后的块地址来选择对应的存储块。
读写电路123可以通过列线CL连接到存储器单元阵列110。当控制逻辑125提供执行编程操作的信号时，读写电路123将从I/O电路124接收的数据DATA传送到列线CL，并且基于地址ADDR所选择的被选页的存储器单元基于所传送的数据DATA进行编程。数据DATA可以是多比特数据。另外，可以使用单级单元(SLC)方案或多级单元(MLC)方案来对存储器单元进行编程。
当控制逻辑125提供执行读取操作的信号时，读写电路123通过列线CL从基于地址ADDR选择的被选页的存储器单元中读取数据DATA，并且将读取的数据DATA输出至I/O电路124。
此外，当控制逻辑125提供执行擦除操作的信号时，读写电路123可以使列线CL浮置。在编程操作和擦除操作中可以包括验证操作，以验证编程操作和擦除操作的成功程度如何。可以按照与读取操作的方式类似的方式执行验证操作。
图2A至图2F是例示了根据本公开的实施方式的半导体装置的存储器串的电路图。
参照图2A至图2D，存储器串MS连接在位线BL和源极线SL之间。存储器串MS可以包括多个漏极选择晶体管DST、多个存储器单元MC和多个源极选择晶体管SST。多个漏极选择晶体管DST、多个存储器单元MC和多个源极选择晶体管SST可以串联连接。存储器串MS中的漏极选择晶体管DST的数量和存储器串MS中的源极选择晶体管SST的数量可以彼此相同或不同。在存储器串中，可以有2个或更多个漏极选择晶体管DST和2个或更多个源极选择晶体管SST。
包括在一个存储器串中的多个漏极选择晶体管DST中的每一个可以是漏极侧虚设晶体管D_DT或正常漏极选择晶体管n_DST。例如，在漏极侧上的具有小于参考值的阈值电压的晶体管可以是漏极侧虚设晶体管D_DT。进而，在漏极侧上的其它晶体管中的每一个可以是正常漏极选择晶体管n_DST。类似地，多条漏极选择线DSL中的每一条基于阈值电压可以是漏极侧虚设线D_DL或正常漏极选择线n_DSL。
“参考值”是指设计中期望的值，并且可以是特定数值或具有预定数值范围。如本文中关于诸如预定数值范围的参数所使用的词“预定”是指在过程或算法中使用参数之前确定该参数的值。对于一些实施方式，在过程或算法开始之前确定参数的值。在其它实施方式中，在过程或算法期间但是在过程或算法中使用参数之前确定该参数的值。在擦除操作、编程操作或读取操作中晶体管作为选择晶体管被适当地驱动的阈值电压可以设置为参考值。
以类似的方式，包括在一个存储器串中的多个源极选择晶体管SST中的每一个可以是源极侧虚设晶体管S_DT或正常源极选择晶体管n_SST。例如，在源极侧上的具有小于参考值的阈值电压的晶体管可以是源极侧虚设晶体管S_DT。进而，在源极侧上的其它晶体管中的每一个可以是正常源极选择晶体管n_SST。类似地，多条源极选择线SSL中的每一条基于阈值电压可以是源极侧虚设线S_DL或正常源极选择线。
参照图2A，n个漏极选择晶体管DST可以包括“a”个漏极侧虚设晶体管D_DT和“b”个正常漏极选择晶体管n_DST。漏极侧虚设晶体管D_DT可以位于位线BL与正常漏极选择晶体管n_DST之间。在此，“a”可以是0或更大的整数，“b”可以是1或更大的整数，并且可以满足“a”+“b”＝n。存储器串MS可以仅在漏极侧包括虚设晶体管，这导致不对称结构。
参照图2B，m个源极选择晶体管SST可以包括“a”个源极侧虚设晶体管S_DT和“b”个正常源极选择晶体管n_SST。源极侧虚设晶体管S_DT可以位于源极线SL和正常源极选择晶体管n_SST之间。在此，“a”可以是0或更大的整数，“b”可以是1或更大的整数，并且可以满足“a”+“b”＝m。存储器串MS可以仅在源极侧包括虚设晶体管，这导致不对称结构。
参照图2C，在存储器串MS中，漏极侧虚设晶体管D_DT的数量(a)可以等于源极侧虚设晶体管S_DT的数量(c)。此外，在存储器串MS中，正常漏极选择晶体管n_DST的数量(b)可以等于正常源极选择晶体管n_SST的数量(d)。另外，漏极选择晶体管DST的总数(a)+(b)可以等于源极选择晶体管SST的总数(c)+(d)，这样产生对称结构。
参照图2D，在存储器串MS中，漏极侧虚设晶体管D_DT的数量(a)可以与源极侧虚设晶体管S_DT的数量(c)不同。此外，在存储器串MS中，正常漏极选择晶体管n_DST的数量(b)可以与正常源极选择晶体管n_SST的数量(d)相等或不同。另外，漏极选择晶体管DST的总数(a)+(b)可以与源极选择晶体管SST的总数(c)+(d)相等或不同。换句话说，存储器串可以在源极侧和漏极侧具有相同数量的正常选择晶体管的同时，在源极侧和漏极侧包括不同数量的虚设晶体管，这导致不对称结构。相反，存储器串可以在具有不同数量的选择晶体管的同时在源极侧和漏极侧包括不同数量的虚设晶体管，这可以产生对称结构。
参照图2A至图2F，存储器单元MC的栅极连接至字线WL。可以将用于进行驱动所需的字线电压(例如，编程电压、通过电压、读取电压等)施加到字线WL。漏极侧虚设晶体管D_DT的栅极连接至漏极侧虚设线D_DL。源极侧虚设晶体管S_DT的栅极连接至源极侧虚设线S_DL。可以将用于进行驱动所需的电压(例如，编程电压、通过电压、读取电压、接地电压等)施加到虚设线D_DL和S_DL中的每一条。正常漏极选择晶体管n_DST的栅极连接到正常漏极选择线n_DSL。正常源极选择晶体管n_SST的栅极连接到正常源极选择线n_SSL。类似地，可以将用于进行驱动所需的电压(例如，编程电压、通过电压、读取电压、接地电压等)施加到正常漏极选择线n_DSL和正常源极选择线n_SSL中的每一条。
基于上述结构，漏极侧虚设晶体管D_DT可以位于位线BL与漏极选择晶体管DST之间。当正常漏极选择晶体管n_DST控制存储器串MS与位线BL之间的连接时，漏极侧虚设晶体管D_DT由于位于位线BL与漏极选择晶体管DST之间而可以用作缓冲器。
源极侧虚设晶体管S_DT可以位于源极线SL与源极选择晶体管SST之间。当正常源极选择晶体管n_SST控制存储器串MS与源极线SL之间的连接时，源极侧虚设晶体管S_DT由于位于源极线SL与源极选择晶体管SST之间而可以用作缓冲器。
作为图2E至图2F的前言，单元阵列可以包括多个存储块，并且每个存储块可以包括多个存储器串MS。存储器串MS可以具有不同的物理结构，诸如每个存储器串MS的焊盘高度和沟道结构的结交叠。
简要地参照图5A，例示了焊盘17的高度(H)。此外，存储器串的结交叠可以是焊盘17的高度H，以及其中焊盘17中的杂质扩散到沟道层15中的区域，其组件将关于图5A至图5B更详细地描述。
另外，结交叠和焊盘高度的物理结构差异可能引起电差异，导致晶体管的阈值电压不同。例如，存储器串可能包括太多的选择晶体管，而没有足够的虚设晶体管，其中每个选择晶体管基于大于参考值的焊盘高度或结交叠而具有小于参考值的阈值电压。因此，为了最小化电特性和物理特性的差异，实施方式基于阈值电压、焊盘高度和结交叠来调节虚设晶体管的数量。
在该实施方式中，基于选择晶体管的阈值电压、存储器串的结交叠、焊盘高度等，将预定数量的选择晶体管中的一些设置为虚设晶体管，并且将其它选择晶体管设置为正常选择晶体管。例如，参照图2E至图2F，基于存储器串MS的物理结构，可以将存储器串MS中包括的“n”个漏极选择晶体管DST当中的“a”个漏极选择晶体管设置为漏极侧虚设晶体管D_DT。由于存储器串MS中所包括的漏极选择晶体管DST的数量“n”是预定的，因此基于所设置的漏极侧虚设晶体管D_DT的数量来确定“b”(“n”-“a”＝“b”)个正常漏极选择晶体管n_DST。除了“n”是预定的之外，对于多个存储器串MS中的每一个，“n”相同。换句话说，在多个存储器串MS的每一个中包括相同数量(n)的漏极选择晶体管DST。因此，随着漏极侧虚设晶体管D_DT的数量增加，正常漏极选择晶体管n_DST的数量减少，反之亦然。因此，基于在每个存储器串中的预定数量和相同数量的选择晶体管的基础上的、每个存储器串的物理结构，能够灵活地调节虚设晶体管和正常选择晶体管的数量。
图2E例示了以存储块为单位调整存储器串中的虚设晶体管的数量的情况，并且图2F例示了以存储器串为单位调整存储器串中的虚设晶体管的数量的情况。
参照图2E和图2F，第一存储器串MS1包括“a”个漏极侧虚设晶体管D_DT和“b”个正常漏极选择晶体管n_DST。第二存储器串MS2包括“c”个漏极侧虚设晶体管D_DT和“d”个正常漏极选择晶体管n_DST。另外，第一漏极侧虚设晶体管和第一正常漏极选择晶体管的总数(“a”+“b”)可以等于第二漏极侧虚设晶体管和第二正常漏极选择晶体管的总数(“c”+“d”)。这里，“a”和“c”可以是0或更大的整数，并且“b”和“d”可以是1或更大的整数。
第一存储器串MS1和第二存储器串MS2可以具有不同的物理结构，因此，第一漏极侧虚设晶体管的数量“a”可以与第二漏极侧虚设晶体管的数量“c”不同(a≠c)。这可发生在第二存储器串MS2的结交叠大于第一存储器串MS1的结交叠时。在这种情况下，第二漏极侧虚设晶体管的数量“c”大于第一漏极侧虚设晶体管的数量“a”(“c”>“a”)。
参照图2E，第一存储块MB1包括多个第一存储器串MS1，并且第二存储块MB2包括多个第二存储器串MS2。因此，可以以存储块为单位调整虚设晶体管的数量。另一方面，参照图2F，存储块MB包括第一存储器串MS1和第二存储器串MS2。因此，可以以存储器串为单位调整虚设晶体管的数量。
虽然图2E和图2F例示了第一存储器串MS1和第二存储器串MS2中的每一个具有与图2A所示的结构相似的结构的情况，但是这仅仅是为了便于描述的示例，并且本公开不限于此。第一存储器串MS1和第二存储器串MS2中的每一个可以具有与图2A至图2D所示的结构相似或与其结构的组合相似的结构。换句话说，第一存储器串MS1和第二存储器串MS2中的每一个可以仅在漏极侧(图2A)、仅在源极侧(图2B)、或者在漏极侧和源极侧二者处(图2C至图2D)都包括虚设晶体管。
除了调整虚设晶体管的数量之外，另一种方法是使控制逻辑125控制地址解码器121和读写电路123，使得当执行擦除操作、编程操作或读取操作时施加到虚设线的偏置不同于施加到选择线的偏置。将针对图3进一步充分讨论该方法。另选地，另一种方法是在制造过程中对半导体装置进行编程，使得虚设晶体管具有均匀的阈值电压。由此，尽管存储器串具有不同的物理结构但仍可以具有统一的操作特性。
图3是例示了根据本公开的一个实施方式的半导体装置的单元阵列的存储块的图。单元阵列可以包括多个存储块BLK，并且每个存储块BLK可以包括三维布置的存储器单元MC。
参照图3，存储块BLK包括连接在位线BL1至BLm与源极线SL之间的多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可以沿着+Z方向延伸。换句话说，+Z方向可以是存储器单元MC层叠的方向。进而，+Y方向可以是位线BL1至BLm延伸的方向，而+X方向可以是字线WL延伸的方向。在此，m为2或更大的整数。
存储器串MS11至MS1m和MS21至MS2m中的每一个包括依次层叠的至少一个正常源极选择晶体管n_SST、多个存储器单元MC和至少一个正常漏极选择晶体管n_DST。此外，在实施方式中，存储器串MS11至MS1m和MS21至MS2m中的每一个还可以包括至少一个漏极侧虚设晶体管D_DT、至少一个源极侧虚设晶体管S_DT或者这两者各自中的至少一个。然而，存储器串MS11至MS1m和MS21至MS2m的每一个中所包括的虚设晶体管D_DT和S_DT的数量可以改变。例如，存储器串中包括的漏极侧虚设晶体管D_DT的数量可以与存储器串中包括的源极侧虚设晶体管S_DT的数量相等或不同。此外，存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括不同数量的虚设晶体管D_DT和S_DT。
源极侧虚设晶体管S_DT可以串联连接在正常源极选择晶体管n_SST和源极线SL之间。位于相同水平处的源极侧虚设晶体管S_DT可以连接至相同的源极侧虚设线S_DL。
同样，漏极侧虚设晶体管D_DT可以串联连接在正常漏极选择晶体管n_DST和位线BL之间。另外，位于相同水平处并且沿+X方向布置在相同行上的漏极侧虚设晶体管D_DT可以连接至相同的漏极侧虚设线D_DL。因此，位于相同水平处但沿+X方向布置在不同行上的漏极侧虚设晶体管D_DT可以连接到不同的漏极侧虚设线D_DL。
存储器单元MC可以串联连接在正常源极选择晶体管n_SST和正常漏极选择晶体管n_DST之间。另外，位于相同水平处的存储器单元MC可以连接到相同的字线WL。
正常源极选择晶体管n_SST可以串联连接在源极侧虚设晶体管S_DT和存储器单元MC之间。另外，位于相同水平处的正常源极选择晶体管n_SST可以连接到相同的源极选择线SSL。
同样，正常漏极选择晶体管n_DST可以串联连接在漏极侧虚设晶体管D_DT和存储器单元MC之间。另外，位于相同水平处并且沿+X方向布置在相同行上的正常漏极选择晶体管n_DST可以连接至相同的正常漏极选择线n_DSL。因此，位于相同水平处但沿+X方向布置在不同行上的正常漏极选择晶体管n_DST可以连接至不同的正常漏极选择线n_DSL。
在存储器串MS11至MS1m和MS21至MS2m的每一个中，漏极侧虚设晶体管D_DT和正常漏极选择晶体管n_DST的总数(D_DT+n_DST)可以相同。然而，各个存储器串MS11至MS1m和MS21至MS2m中的漏极侧虚设晶体管D_DT的数量可以彼此不同。进而，各个存储器串MS11至MS1m和MS21至MS2m中的正常漏极选择晶体管n_DST的数量可以彼此不同。
同样，在存储器串MS11至MS1m和MS21至MS2m的每一个中，源极侧虚设晶体管S_DT和正常源极选择晶体管n_SST的总数(S_DT+n_SST)可以相同。然而，各个存储器串MS11至MS1m和MS21至MS2m中的源极侧虚设晶体管S_DT的数量可以彼此不同。进而，各个存储器串MS11至MS1m和MS21至MS2m中的正常源极选择晶体管n_SST的数量可以彼此不同。
如前所述，另一种基于存储器串的物理结构来最小化特性差异的方法可以在执行擦除操作、编程操作或读取操作时向虚设线施加与施加到选择线的偏置不同的偏置。
表1例示了参照图3描述的单元阵列的擦除操作中所使用的偏置电平的条件。
表1
可以使用栅诱导漏极泄漏(GIDL)方法执行擦除操作。例如，可以通过使用GIDL电压VGIDL生成GIDL电流，然后将空穴注入到存储器单元的数据储存层中来执行擦除操作。
首先，将GIDL电压VGIDL施加到源极线SL，并且将接地电压(0V)施加到正常漏极选择线n_DSL和正常源极选择线n_SSL。也能够将负电压施加到正常漏极选择线n_DSL和正常源极选择线n_SSL。此外，可以将通过电压施加到字线WL，可以将接地电压(0V)施加到字线WL，或者可以将字线浮置。另外，位线BL可以被浮置，并且可以通过联接(coupling)将位线BL的电位增加到源极电压Vsource。另外，可以将偏置电压施加到虚设线D_DL/S_DL。偏置电压可以具有与施加到正常选择线n_DSL/n_SSL的偏置电压不同的电压电平。随后，源极线SL的电位电平增加到擦除电压Vers，并且正常漏极选择线n_DSL、正常源极选择线n_SSL和虚设线D_DL/S_DL通过联接而被浮置。正常漏极选择线n_DSL、正常源极选择线n_SSL和虚设线D_SL/S_DL的电位可以增加到Vers-VGIDL。擦除电压Vers可以被施加到位线BL。
在GIDL方法中，可以通过向施加到正常选择线n_DSL/n_SSL的偏置施加正偏移或负偏移，来计算施加到虚设线D_DL/S_DL的偏置。例如，当焊盘高度或结交叠大于或等于参考值时，可以将具有负偏移(-α)的偏置施加到虚设线D_DL/S_DL。类似地，当虚设晶体管的阈值电压小于或等于参考值时，可以将具有负偏移(-a)的偏置施加到虚设线D_DL/S_DL。因此，通过在结中形成耗尽区，能够减小瞬态GIDL电流量或能够减小带间隧穿(BTBT)电流。另一方面，当焊盘高度或结交叠小于参考值时，可以将具有正偏移(+α)的偏置施加到虚设线D_DL/S_DL。类似地，当虚设晶体管的阈值电压大于参考值时，可以将具有正偏移(+α)的偏置施加到虚设线D_DL/S_DL。因此，可以增加不足的GIDL电流量。
表2例示了在参照图3描述的单元阵列的编程操作中使用的偏置电平的条件。
表2
在编程操作中，将编程允许电压(0V)施加到被选位线BL，并且将编程禁止电压施加到未选位线BL。编程禁止电压可以是电源电压VDD。通过将导通电压Von施加到被选正常漏极选择线n_DSL来使正常漏极选择晶体管n_DST导通，同时通过将截止电压Voff施加至未选正常漏极选择线n_DSL来使正常漏极选择晶体管n_DST截止。将编程电压Vpgm施加到被选字线WL，而将通过电压Vpass施加到未选字线WL。将电源电压VDD施加到源极线SL，并且通过将截止电压Voff施加到正常源极选择线n_SSL来使正常源极选择晶体管n_SST截止。另外，可以将偏置电压施加到虚设线D_DL/S_DL。偏置电压可以具有与施加到正常选择线n_DSL/n_SSL的偏置电压不同的电压电平。
如表1中，可以通过向施加到正常选择线n_DSL/n_SSL的偏置施加正偏移或负偏移，来计算施加到虚设线D_DL/S_DL的偏置。例如，当焊盘高度或结交叠大于或等于参考值时，可以将具有负偏移(-α)的偏置施加到虚设线D_DL/S_DL。类似地，当虚设晶体管的阈值电压小于或等于参考值时，可以将具有负偏移(-a)的偏置施加到虚设线D_DL/S_DL。因此，能够减小泄漏电流。另一方面，当焊盘高度或结交叠小于参考值时，可以将具有正偏移(+α)的偏置施加到虚设线D_DL/S_DL。类似地，当虚设晶体管的阈值电压大于参考值时，可以将具有正偏移(+α)的偏置施加到虚设线D_DL/S_DL。
表3例示了在参照图3描述的单元阵列的读取操作中使用的偏置电平的条件。
表3
在读取操作中，用位线电压Vbl对位线BL进行充电，将导通电压Von施加到被选正常漏极选择线n_DSL，并且将截止电压Voff施加到未选正常漏极选择线n_DSL。将接地电压(0V)施加到源极线SL，将导通电压Von施加到被选正常源极选择线n_SSL，并且将截止电压Voff施加到未选正常源极选择线n_SSL。将读取电压Vread施加到被选字线WL，并且将通过电压Vpass施加到未选字线WL。通过电压Vpass可以是无论存储器单元的编程状态如何都具有使存储器单元导通的电平的电压。另外，可以将偏置电压施加到虚设线D_DL/S_DL。偏置电压可以具有与施加到正常选择线n_DSL/n_SSL的偏置电压不同的电压电平。
可以通过向施加到正常选择线n_DSL/n_SSL的偏置施加正偏移或负偏移，来计算施加到虚设线D_DL/S_DL的偏置。例如，当焊盘高度或结交叠大于或等于参考值时，可以将具有负偏移(-α)的偏置施加到虚设线D_DL/S_DL。类似地，当虚设晶体管的阈值电压小于或等于参考值时，可以将具有负偏移(-a)的偏置施加到虚设线D_DL/S_DL。另一方面，当焊盘高度或结交叠小于参考值时，可以将具有正偏移(+α)的偏置施加到虚设线D_DL/S_DL。类似地，当虚设晶体管的阈值电压大于参考值时，可以将具有正偏移(+α)的偏置施加到虚设线D_DL/S_DL。
图4是例示了根据本公开的一个实施方式的半导体装置的单元阵列的存储块的图。单元阵列可以包括多个存储块BLK，并且每个存储块BLK可以包括三维布置的存储器单元MC。
参照图4，存储块BLK包括多个存储器串MS11至MS1m和MS21至MS2m。存储器串MS11至MS1m和MS21至MS2m中的每一个可以分别包括串联连接的至少一个源极侧虚设晶体管S_DT、至少一个正常源极选择晶体管n_SST、多个存储器单元MC、至少一个管晶体管PT、多个存储器单元MC、至少一个正常漏极选择晶体管n_DST和至少一个漏极侧虚设晶体管D_DT。存储器串MS11至MS1m和MS21至MS2m中的每一个可以以“U”形布置，从而致使源极侧虚设晶体管S_DT和正常源极选择晶体管n_SST分别位于与漏极侧虚设晶体管D_DT和正常漏极选择晶体管n_DST相似的水平。
虽然图4例示了存储器串MS11至MS1m和MS21至MS2m中的每一个具有一个漏极侧虚设晶体管D_DT和一个源极侧虚设晶体管S_DT，但这仅是为了便于描述的示例，并且本公开不限于此。存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括至少一个漏极侧虚设晶体管D_DT、至少一个源极侧虚设晶体管S_DT、或者这两者各自中的至少一个。然而，存储器串MS11至MS1m和MS21至MS2m的每一个中所包括的虚设晶体管D_DT和S_DT的数量可以改变。例如，存储器串中所包括的漏极侧虚设晶体管D_DT的数量可以与存储器串中所包括的源极侧虚设晶体管S_DT的数量相等或不同。此外，存储器串MS11至MS1m和MS21至MS2m中的每一个可以包括不同数量的虚设晶体管D_DT和S_DT。
源极侧虚设晶体管S_DT可以串联连接在正常源极选择晶体管n_SST和源极线SL之间。位于相同水平处的源极侧虚设晶体管S_DT可以连接至相同的源极侧虚设线S_DL。
同样，漏极侧虚设晶体管D_DT可以串联连接在正常漏极选择晶体管n_DST和位线BL之间。另外，位于相同水平处并且沿+X方向布置在相同行上的漏极侧虚设晶体管D_DT可以连接至相同的漏极侧虚设线D_DL。因此，位于相同水平但沿+X方向布置在不同行上的漏极侧虚设晶体管D_DT可以连接到不同的漏极侧虚设线D_DL。
存储器单元MC可以串联连接在正常源极选择晶体管n_SST和管晶体管PT之间，也可以串联连接在正常漏极选择晶体管n_DST和管晶体管PT之间。另外，参照图4，位于相同水平处并且来自不同存储器串的存储器单元MC可以连接到相同的字线WL，该连接镜像X-Z平面，该X-Z平面在MS11/MS1m存储器串和MS21/MS2m存储器串之间沿着+X方向延伸。
正常源极选择晶体管n_SST可以串联连接在源极侧虚设晶体管S_DT和存储器单元MC之间。另外，位于相同水平的正常源极选择晶体管n_SST可以连接到相同的源极选择线SSL。
同样，正常漏极选择晶体管n_DST可以串联连接在漏极侧虚设晶体管D_DT和存储器单元MC之间。另外，位于相同水平并且沿+X方向布置在相同行上的正常漏极选择晶体管n_DST可以连接至相同的正常漏极选择线n_DSL。因此，位于相同水平但沿+X方向布置在不同行上的正常漏极选择晶体管n_DST可以连接至不同的正常漏极选择线n_DSL。
管晶体管PT将漏极侧的存储器单元MC连接到源极侧的另一存储器单元MC。管晶体管PT可以沿着+Z方向位于存储器串的最下部位置。另外，存储器串MS11至MS1m和MS21至MS2m中的每一个的管晶体管PT的栅极可以全部连接至相同的管线PL。
在存储器串MS11至MS1m和MS21至MS2m的每一个中，漏极侧虚设晶体管D_DT和正常漏极选择晶体管n_DST的总数(D_DT+n_DST)可以相同。然而，各个存储器串MS11至MS1m和MS21至MS2m中的漏极侧虚设晶体管D_DT的数量可以彼此不同。进而，各个存储器串MS11至MS1m和MS21至MS2m中的正常漏极选择晶体管n_DST的数量可以彼此不同。
同样，在存储器串MS11至MS1m和MS21至MS2m的每一个中，源极侧虚设晶体管S_DT和正常源极选择晶体管n_SST的总数(S_DT+n_SST)可以相同。然而，各个存储器串MS11至MS1m和MS21至MS2m中的源极侧虚设晶体管S_DT的数量可以彼此不同。进而，各个存储器串MS11至MS1m和MS21至MS2m中的正常源极选择晶体管n_SST的数量可以彼此不同。
该操作方法与参照图3描述的方法类似，并且将省略重复描述。
图5A和图5B是例示了根据本公开的实施方式的半导体装置的结构的截面图。
参照图5A和图5B，层叠结构ST可以包括交替层叠的导电层11和绝缘层12。层叠结构ST还可以包括在层叠件的最上部的硬掩模层13。硬掩模层13可以包含氮化物、碳等。此外，导电层11可以包含多晶硅、钨、金属等。
导电层11中的每一层可以是字线WL、正常漏极选择线n_DSL、正常源极选择线n_SSL、漏极侧虚设线D_DL或源极侧虚设线S_DL。例如，至少一条正常选择线n_DSL/n_SSL可以在字线WL上，并且至少一条虚设线D_DL/S_DL可以在正常选择线n_DSL/n_SSL上。
层叠结构ST可以包括沿着其层叠方向延伸的开口。层叠方向是导电层11和绝缘层12层叠的方向。换句话说，层叠方向是与基板(未示出)的表面垂直的方向。
可以在开口OP中的每一个中形成沟道结构CH。另外，可以在沟道结构CH和层叠结构ST之间插置存储器层14。存储器层14可以被形成为围绕沟道层15的每个外侧壁。此外，存储器层14可以包括电荷阻挡层14A、数据储存层14B和隧道绝缘层14C中的至少一个。例如，数据储存层14B可以包括浮置栅、电荷捕获材料、可变电阻材料、纳米结构等。
沟道结构CH中的每一个包括沟道层15、间隙填充层16和焊盘17。沟道结构CH中的每一个形成在一个开口OP中。间隙填充层16可以形成在沟道层15中，使得沟道层15围绕间隙填充层16。间隙填充层16可以包含绝缘材料。
焊盘17可以位于间隙填充层16的顶部上并且连接至沟道层15。参照图5A，焊盘17可以在沟道层15中形成，使得沟道层15围绕焊盘17，并且焊盘17的侧壁可以与沟道层15的内壁接触。
参照图5B，沟道层15的上表面和间隙填充层16的上表面可以位于基本相同的水平处，并且焊盘17可以位于沟道层15和间隙填充层16两者的顶部上。焊盘17的下表面和沟道层15的上表面可以彼此接触。
焊盘17可以包括杂质浓度高于沟道层15的杂质浓度的P型杂质或N型杂质。此外，沟道层15可以不包括杂质或者可以包括浓度低于焊盘17的杂质的浓度的杂质。例如，焊盘17可以是掺杂有高浓度的N型杂质的多晶硅层，而沟道层15可以是未掺杂的多晶硅层或掺杂有低浓度的N型杂质的多晶硅层。
基于该结构，一个存储器串MS中所包括的存储器单元MC、正常选择晶体管n_DST/n_SST和虚设晶体管D_DT/S_DT共享沟道结构CH。具体地，正常选择晶体管n_DST/n_SST位于其中沟道层15和正常选择线n_DSL/n_SSL彼此相交的区域中，并且虚设晶体管D_DT/S_DT位于其中沟道层15和虚设线D_DL/S_DL彼此相交的区域中。换句话说，每个存储器串包括沿着沟道层15层叠的存储器单元、至少一个正常选择晶体管n_DST/n_SST和至少一个虚设晶体管D_DT/S_DT。
因此，沟道层15和存储器层14变为与晶体管的连接的一部分。具体地，存储器层14用作栅绝缘层。例如，每个存储器单元MC可以包括沟道层15、存储器层14和栅极。另外，正常选择晶体管n_DST/n_SST和虚设晶体管D_DT/S_DT中的每一个可以具有与存储器单元MC的结构相似的结构。换句话说，正常选择晶体管n_DST/n_SST和虚设晶体管D_DT/S_DT中的每一个可以包括沟道层15、存储器层14和栅极。
由于焊盘17包含浓度比沟道层15的浓度高的杂质，因此焊盘17可以用作虚设晶体管D_DT/S_DT或正常选择晶体管n_DST/n_SST的结。此外，当焊盘17中的杂质扩散到沟道层15中时，沟道层15中的扩散有杂质的区域与焊盘17一起用作结。因此，存储器串MS或晶体管D_DT/S_DT或n_DST/n_SST的电特性可以依据沟道结构CH的焊盘17的高度H或结交叠而变化。如前面所公开的，结交叠可以表示在沟道结构CH中形成结的区域。也就是说，结交叠可以表示焊盘17的高度H，以及焊盘17中的杂质扩散到沟道层15中的区域。
因此，在本公开的实施方式中，基于沟道结构CH的结交叠或焊盘高度H来调整虚设晶体管D_DT/S_DT的数量。例如，将结交叠或焊盘高度H与参考值进行比较，根据其与参考值的比较，增加或减少虚设晶体管D_DT/S_DT的数量。如前面所公开的，“参考值”是指设计中期望的值，并且可以是特定数值或具有预定数值范围。由于制造工艺等的限制，需要与参考值进行比较。
在实施方式中，当结交叠或焊盘高度小于参考值时，减少虚设晶体管D_DT/S_DT的数量，并且进而，由于漏极侧虚设晶体管D_DT和正常漏极选择晶体管n_DST的总数(D_DT+n_DST)在每个存储器串中可以相同，并且源极侧虚设晶体管S_DT和正常源极选择晶体管n_SST的总数(S_DT+n_SST)在每个存储器串中可以相同，因此正常选择晶体管n_DST/n_SST的数量增加。当结交叠或焊盘高度大于参考值时，增加虚设晶体管D_DT/S_DT的数量，并且进而，由于与之前假设相同的原因，正常选择晶体管n_DST/n_SST的数量减少。
图6是例示了根据本公开的一个实施方式的调整半导体装置的虚设晶体管的数量的方法的流程图。
参照图6，步骤S610包括检查存储器串MS的特性。可以通过检查物理结构(沟道结构CH的焊盘高度H或结交叠)或电特性(选择晶体管DST/SST的阈值电压)来检查存储器串MS的特性。例如，关于检查电特性，可以测量在读取操作中流动的电流的量，或者可以测量选择晶体管DST/SST的阈值电压。因此，测量电特性有助于估计存储器串的物理结构。
在步骤S601之后，步骤S602基于存储器串MS的特性来调整虚设晶体管D_DT/S_DT的数量。可以针对每个存储器串或每个存储块调整虚设晶体管D_DT/S_DT的数量。
具体地，当焊盘高度或结交叠大于或等于参考值时或当阈值电压低于参考值时，可以通过将更多的正常选择晶体管n_DST/n_SST设置为虚设晶体管D_DT/S_DT，来增加虚设晶体管D_DT/S_DT的数量。进而，随着虚设晶体管D_DT/S_DT的数量增加，由于漏极侧虚设晶体管D_DT和正常漏极选择晶体管n_DST的总数(D_DT+n_DST)在每个存储器串中可以相同并且源极侧虚设晶体管S_DT和正常源极选择晶体管n_SST的总数(S_DT+n_SST)在每个存储器串中可以相同，因此正常选择晶体管n_DST/n_SST的数量减少。因此，具有不同物理结构或不同电特性的存储器串具有统一的操作特性。此外，由于漏极侧虚设晶体管D_DT和正常漏极选择晶体管n_DST的总数(D_DT+n_DST)在每个存储器串中可以相同并且源极侧虚设晶体管D_DT和正常源极选择晶体管n_SST的总数(S_DT+n_SST)在每个存储器串中可以相同，因此保持了存储块和单元阵列的结构完整性。
图7A和图7B是例示了根据本公开的一个实施方式的调整半导体装置的虚设晶体管的数量的方法的截面图。
在下文中，将参照图7A和图7B描述调整虚设晶体管的数量的详细方法。
在实施方式中，通过测量读取操作中的电流量来估计存储器串MS的物理结构。在一个漏极侧虚设晶体管D_DT位于漏极选择晶体管DST和位线之间的事实的基础上，基于施加到虚设线D_DL的偏置电平的变化来测量电流的变化。参照表4，将位线电压Vbl施加到位线BL，将通过电压Vpass施加到字线WL，将导通电压(例如4.5V)施加到漏极选择线DSL和源极选择线SSL，并且将接地电压(0V)施加到源极线SL。在这些条件下，在将施加到漏极侧虚设线D_DL的电压分成4V/5V/6V/7V/8V的同时测量电流量。
表4
位线(BL) Vbl(0.5V)
漏极侧虚设线(D_DL) 分为(4V/5V/6V/7V/8V)
漏极选择线(DSL) Von(4.5V)
字线(WL) Vpass(7V)
源极选择线(SSL) Von(4.5V)
源极线(SL) 0V
具体地，漏极侧虚设晶体管D_DT基于偏置电压电平(4V/5V/6V/7V/8V)而导通或截止，并且基于漏极侧虚设晶体管D_DT的导通和截止，电流量变化。因此，电流流动量帮助确定漏极侧虚设晶体管D_DT在哪个偏置电压电平下导通，从而能够估计焊盘17的高度或结交叠。具体地，当较低的偏置电压电平使漏极侧虚设晶体管D_DT导通时，焊盘高度和结交叠大于参考值。因此，当仅较高的偏置电压电平使漏极侧虚设晶体管D_DT导通时，焊盘高度和结交叠小于参考值。
另选地，可以基于当偏置电压电平改变时电流量的改变来估计存储器串MS的物理结构。例如，电流变化的陡峭斜率(即，快速电流变化)可以估计出焊盘高度或结交叠可大于当电流变化的斜率较平坦时的焊盘高度或结交叠。
在估计出焊盘高度或结交叠后，将该值与参考值进行比较。参照图7B，焊盘高度比图7A中的焊盘高度高得多。因此，基于图7B，物理/电特性计算将得到比参考值大的值。因此，调整了漏极侧虚设晶体管D_DT的数量。具体地，在图7B中，将正常漏极选择晶体管n_DST中的2个设置为漏极侧虚设晶体管D_DT。因此，图7B的存储器串包括三个漏极侧虚设晶体管D_DT和一个正常漏极选择晶体管n_DST。
另一方面，在焊盘高度和结交叠较小的情况下，晶体管将被设置为正常漏极选择晶体管n_DST。焊盘高度和结交叠可以很小以至于存储器串可以不具有任何漏极侧虚设晶体管D_DT。
此外，在确定调整源极选择晶体管的情况下，使用与漏极选择晶体管的情况类似的方法，但是通过施加7V/8V/9V/10V的分压来测量电流量。
在另一实施方式中，可以基于在读取操作中使用参考电压时的电流来估计存储器串的物理结构。在与表4所示的条件相似的条件下，将参考电压(例如7V)施加到图7A所示的源极侧虚设线D_DL。将在施加参考电压时流过的电流量与参考值进行比较。当电流量小于参考值时，焊盘高度和结交叠小于参考值。进而，当电流量大于参考值时，焊盘高度和结交叠大于参考值。因此，如图7B所示，当焊盘17的高度或结交叠与参考值不同时，调整漏极侧虚设晶体管D_DT的数量。
在另一实施方式中，可以通过测量选择晶体管的阈值电压来估计存储器串MS的物理结构。表5例示了包括三个依次层叠的漏极选择晶体管DST0至DST2和层叠在选择晶体管的顶部上的一个漏极侧虚设晶体管D_DT的存储器串的示例。表5公开了漏极侧虚设晶体管D_DT和漏极选择晶体管DST0至DST2中的每一个的阈值电压。
表5
阈值电压
D_DT -2V
DST2 -0.1V
DST1 0V
DST0 0.2V
根据表5，变化的阈值电压表示晶体管具有不同的结。如前所述，阈值电压低于或等于参考值意味着焊盘17的高度和结交叠大于或等于参考值，这进而意味着更多虚设晶体管的设置。例如，假设阈值电压的参考值为0V。基于该假设，漏极侧虚设晶体管D_DT的阈值电压为-2V，低于参考值0V。因此，可以确定焊盘17的高度或结交叠大于参考值，并且将保留虚设晶体管。此外，由于漏极选择晶体管DST2和DST1分别具有-0.1V和0V的阈值电压，因此可以确定焊盘17或结交叠被形成为与漏极选择晶体管DST1对应的深度。因此，基于表5和参考值为0V的假设，调整漏极侧虚设晶体管D_DT的数量，从而将D_DT、DST2和DST1设置为虚设晶体管。
另外，可以基于以上已经描述的方法的组合来估计存储器串MS的物理结构。
图8A至图8F是例示了根据本公开的一个实施方式的半导体装置的制造方法的截面图。
参照图8A，形成层叠结构ST。层叠结构ST包括交替层叠的第一材料层21和第二材料层22。另外，层叠结构ST可以包括在层叠结构ST的最上部的硬掩模层23。第一材料层21可以是用于形成存储器单元、选择晶体管、虚设晶体管等的栅极的层。此外，第二材料层22可以是用于使层叠的栅极彼此绝缘的层。硬掩模层23可以包括与第一材料层21相同的材料。
第一材料层21由相对于第二材料层22具有高蚀刻选择性的材料形成。例如，第一材料层21可以是包括氮化物的牺牲层，并且第二材料层22可以是包括氧化物的绝缘层。在另一示例中，第一材料层21可以是包含钨等的导电层，并且第二材料层22可以是包含氧化物等的绝缘层。在又一示例中，第一材料层21可以是包含掺杂的多晶硅等的导电层，并且第二材料层22可以是包含未掺杂的多晶硅等的牺牲层。
随后，通过贯穿层叠结构ST来形成开口OP。开口OP可以具有上部和下部，该上部和下部具有均匀的厚度，或者具有在接近下部的同时而减小的宽度。
参照图8B，在开口OP中形成存储器层24。具体地，存储器层24可以形成为与开口OP的表面接触，以符合开口OP的形状。存储器层24也可以形成在层叠结构ST的上表面上。在实施方式中，可以依次形成电荷阻挡层24A、数据储存层24B和隧道绝缘层24C。
随后，在开口OP中，在存储器层24的包括层叠结构的上表面的表面上形成沟道层25。沟道层25可以形成在存储器层24上，并且可以形成在层叠结构的上表面上。
随后，在开口OP中的沟道层25的包括层叠结构的上表面的表面上形成间隙填充层26。间隙填充层26可以形成为完全填充开口OP。尽管在附图中未示出，但是间隙填充层26可以包括空隙。
参照图8C，对间隙填充层26进行蚀刻，从而将开口OP的一部分重新打开。在另一实施方式中，可以将沟道层25与间隙填充层26一起蚀刻。间隙填充层26的上表面和沟道层25的上表面可以基本上位于相同的水平处。
间隙填充层26被蚀刻的深度确定了焊盘的高度。开口OP的重新开口区域是在随后工序中将要形成焊盘的区域。因此，基于间隙填充层26被蚀刻的深度来确定焊盘的高度。当对间隙填充层26进行蚀刻时，可以将沟道层25与间隙填充层26一起蚀刻。间隙填充层26的上表面和沟道层25的上表面可以基本上位于相同的水平。
参照图8D，在开口OP的一部分中并且在层叠结构ST的上表面上的沟道层25上形成焊盘层27。焊盘层27可以在形成工序中时或在其形成之后使用原位方法掺杂杂质。
参照图8E，使焊盘层27、沟道层25和存储器层24平坦化，直到露出层叠结构ST的上表面为止。例如，使用化学机械抛光(CMP)工艺执行平坦化。在平坦化之后，形成焊盘27A。
参照图8F，第一材料层21或第二材料层22被第三材料层28代替。在示例中，当第一材料层21是牺牲层并且第二材料层22是绝缘层时，第三材料层28可以是导电层。在另一示例中，当第一材料层21是导电层并且第二材料层22是绝缘层时，第三材料层28可以是硅化物层。在又一示例中，当第一材料层21是导电层并且第二材料层22是牺牲层时，第二材料层22可以用绝缘层代替。
因此，沿着沟道层25形成存储器单元MC和多个选择晶体管DST/SST。
基于图8A至图8F中公开的工序，间隙填充层26的蚀刻工序和杂质从焊盘27A到沟道层25的扩散无法完全均匀。因此，间隙填充层26(图8C)的蚀刻工序的差异导致焊盘高度不同，并且杂质扩散量的差异导致结交叠不同。这导致选择晶体管的变化的阈值电压。因此，检查存储器串MS的物理特性和电特性，并且对虚设晶体管的数量进行调整。特性检查和校正操作可以在晶圆测试阶段中执行。
基于上述制造方法，即使存储器串MS可以具有不同的焊盘高度或不同的结交叠，半导体装置也可以基于以上讨论的校正操作或校正操作的组合而具有统一的操作特性。
图9是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
参照图9，存储器系统1000包括存储器装置100'和控制器200。
控制器200通过通道CH控制存储器装置100'，并且存储器装置100'在控制器200的控制下操作。存储器装置100'包括具有多个存储块的存储器单元阵列。在实施方式中，存储器装置100'可以是上述的半导体装置100，并且可以是闪存装置。存储器装置100'包括：第一存储器串，其包括a个第一漏极侧虚设晶体管、b个第一正常漏极选择晶体管、多个第一存储器单元和至少一个第一正常源极选择晶体管，其中，a为0或更大的整数，b为1或更大的整数；以及第二存储器串，其包括c个第二漏极侧虚设晶体管、d个第二正常漏极选择晶体管、多个第二存储器单元和至少一个第二正常源极选择晶体管，其中，c为0或更大的整数，并且d为1或更大的整数。第一漏极侧虚设晶体管的数量(a)和第二漏极侧虚设晶体管的数量(c)可以彼此不同。
控制器200响应于来自主机300的请求而控制存储器装置100'。另外，存储器装置100'通过通道CH从控制器200接收命令和地址，并访问存储器单元阵列中的由该地址选择的区域。也就是说，存储器装置100'对由地址所选择的区域执行与命令相对应的内部操作。
另外，控制器200可以控制存储器装置100'执行编程操作、读取操作、擦除操作等。在编程操作中，控制器200通过通道CH向存储器装置100'提供编程命令、地址、数据等，并且存储器装置100'将数据编程在由该地址选择的区域中。在擦除操作中，控制器200通过通道CH向存储器装置100'提供擦除命令、地址等，并且存储器装置100'擦除由该地址选择的区域中所存储的数据。在读取操作中，控制器200通过通道CH向存储器装置100'提供读取命令、地址等，并且存储器装置100'从该地址选择的区域中读取数据。读取操作不仅包括用于读取和输出存储器单元中所存储的数据的读取操作，还包括作为伴随编程操作或擦除操作的验证操作的读取操作。
图10是例示了根据本公开的一个实施方式的存储器系统的配置的框图。
参照图10，存储器系统2000包括存储器装置2100和控制器2200。
存储器装置2100可以是半导体装置，并且包括多个存储器芯片。多个存储器芯片被分成多个组。多个组分别通过第一通道CH1至第k通道CHk与控制器2200通信。每个存储器芯片可以与参照图1描述的半导体装置100类似地配置和操作。每个存储器芯片包括：第一存储器串，其包括a个第一漏极侧虚设晶体管、b个第一正常漏极选择晶体管、多个第一存储器单元和至少一个第一正常源极选择晶体管，其中，a为0或更大的整数，b为1或更大的整数；以及第二存储器串，其包括c个第二漏极侧虚设晶体管、d个第二正常漏极选择晶体管、多个第二存储器单元和至少一个第二正常源极选择晶体管，其中，c为0或更大的整数，并且d为1或更大的整数。第一漏极侧虚设晶体管的数量(a)和第二漏极侧虚设晶体管的数量(c)可以彼此不同。
每个组通过一个公共通道与控制器2200通信。控制器2200被配置为与参照图9描述的控制器200相同。控制器2200通过多个通道CH1至CHk控制存储器装置2100的多个存储器芯片。存储器系统2000可以被修改为使得一个存储器芯片联接到一个通道。
控制器2200和存储器装置2100可以被集成到单个半导体装置中。在实施方式中，控制器2200和存储器装置2100可以被集成到单个半导体装置中以构成存储卡。例如，控制器2200和存储器装置2100可以集成到单个半导体装置中，以构成诸如PC卡(国际个人计算机存储卡协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存(UFS)之类的存储卡。
控制器2200和存储器装置2100可以集成到一个半导体装置中以构成半导体驱动器(固态驱动器(SSD))。半导体驱动器SSD包括配置为将数据存储在半导体存储器中的储存装置。当将存储器系统2000用作半导体驱动器SSD时，能够显著提高联接到存储器系统2000的主机Host的操作速度。
在另一示例中，可以将存储器系统2000提供为诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、能够在无线环境中发送/接收信息的装置之类的电子装置的各种组件中的一种、构成家庭网络的各种电子装置中的一种、构成计算机网络的各种电子装置中的一种、构成远程信息处理网络的各种电子装置中的一种、RFID装置或构成计算系统的各种组件中的一种。
图11是例示了根据本公开的一个实施方式的计算系统的框图。
参照图11，计算系统3000包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000通过系统总线3500电联接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据被存储在存储器系统2000中。
存储器装置2100通过控制器2200联接到系统总线3500。当存储器装置2100直接联接到系统总线3500时，控制器2200的功能可以由中央处理单元3100和RAM3200执行。
计算系统3000可以被配置为包括参照图10描述的存储器系统2000或者包括参照图9描述的存储器系统1000。另外，计算系统3000可以被配置为包括参照图9和图10描述的存储器系统1000和2000二者。
根据本公开，能够提供具有改进的操作特性和改进的可靠性的半导体装置以及半导体装置的制造方法。
本文已经公开了示例性实施方式，并且尽管采用了特定术语，但是这些术语仅在一般和描述性意义上来使用和解释，而并非出于限制目的。在一些情况下，对于本领域普通技术人员来说显而易见的是，在本申请提交时，除非另外特别指出，否则结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中提出的本公开的精神和范围的情况下，可以在形式和细节上做出各种变型。
相关申请的交叉引用
本申请要求于2019年2月14日提交的韩国专利申请No.10-2019-0017445的优先权，该韩国专利申请的全部公开内容通过引用整体并入本文中。

Claims (20)

1.一种半导体装置，该半导体装置包括：
第一存储器串，该第一存储器串包括第一漏极侧虚设晶体管、第一正常漏极选择晶体管、多个第一存储器单元和至少一个第一正常源极选择晶体管，其中，所述第一漏极侧虚设晶体管的数量为A并且所述第一正常漏极选择晶体管的数量为B，并且其中，A为0或更大的整数，并且B为1或更大的整数；以及
第二存储器串，该第二存储器串包括第二漏极侧虚设晶体管、第二正常漏极选择晶体管、多个第二存储器单元和至少一个第二正常源极选择晶体管，其中，所述第二漏极侧虚设晶体管的数量为C并且所述第二正常漏极选择晶体管的数量为D，并且其中，C为0或更大的整数，并且D为1或更大的整数，
其中，A和C是彼此不同的整数，并且
其中，A+B的总数等于C+D的总数。
2.根据权利要求1所述的半导体装置，其中，所述第一存储器串和所述第二存储器串具有不同的物理结构。
3.根据权利要求1所述的半导体装置，其中，所述第二存储器串的结交叠大于所述第一存储器串的结交叠，并且C是大于A的整数。
4.根据权利要求1所述的半导体装置，其中，所述第一漏极侧虚设晶体管位于所述第一正常漏极选择晶体管与位线之间。
5.根据权利要求1所述的半导体装置，其中，所述第一漏极侧虚设晶体管的阈值电压低于所述第一正常漏极选择晶体管的阈值电压。
6.根据权利要求1所述的半导体装置，其中，所述第一存储器串和所述第二存储器串属于同一存储块。
7.根据权利要求1所述的半导体装置，其中，所述第一存储器串和所述第二存储器串属于不同的存储块。
8.一种半导体装置，该半导体装置包括：
源极线；
位线；以及
多个存储器串，所述多个存储器串位于所述源极线和所述位线之间，所述多个存储器串中的每一个包括至少一个第一虚设晶体管、至少一个第一正常选择晶体管、多个存储器单元和多个第二选择晶体管，
其中，相比具有较小结交叠的存储器串，具有较大结交叠的存储器串包括更多的第一虚设晶体管和更少的第一正常选择晶体管，并且
其中，所述多个存储器串的每一个中所包括的所述第一虚设晶体管和所述第一正常选择晶体管的总数彼此相等。
9.根据权利要求8所述的半导体装置，其中，所述至少一个第一虚设晶体管连接在所述位线与所述至少一个第一正常选择晶体管之间。
10.根据权利要求8所述的半导体装置，其中，所述多个存储器串根据所述结交叠而包括不同数量的第一虚设晶体管。
11.根据权利要求8所述的半导体装置，其中，所述第一虚设晶体管的阈值电压低于所述第一正常选择晶体管的阈值电压。
12.根据权利要求8所述的半导体装置，其中，所述多个第二选择晶体管包括至少一个第二虚设晶体管和至少一个第二正常选择晶体管，
其中，相比具有较小结交叠的第二存储器串，具有较大结交叠的存储器串包括更多的第二虚设晶体管和更少的第二正常选择晶体管。
13.根据权利要求12所述的半导体装置，其中，所述至少一个第二虚设晶体管连接在所述源极线与所述至少一个第二正常选择晶体管之间。
14.根据权利要求12所述的半导体装置，其中，一个存储器串中所包括的第一虚设晶体管的数量和相应存储器串中所包括的第二虚设晶体管的数量彼此相等。
15.根据权利要求12所述的半导体装置，其中，一个存储器串中所包括的第一虚设晶体管的数量和相应存储器串中所包括的第二虚设晶体管的数量彼此不同。
16.一种制造半导体装置的方法，该方法包括以下步骤：
形成层叠结构；
形成贯穿所述层叠结构的多个开口；
在多个所述开口中分别形成沟道层；以及
在所述开口中形成连接到所述沟道层的焊盘，
其中，每个存储器串包括沿着所述沟道层层叠的多个存储器单元、至少一个正常选择晶体管和至少一个虚设晶体管，并且根据所述焊盘的高度来调整每个存储器串中所包括的正常选择晶体管的数量和相应存储器串中所包括的虚设晶体管的数量，并且
其中，所述多个存储器串的每一个中所包括的所述虚设晶体管和所述正常选择晶体管的总数彼此相等。
17.根据权利要求16所述的方法，其中，相比具有较小高度的焊盘的存储器串，具有较大高度的焊盘的存储器串包括更多的虚设晶体管和更少的正常选择晶体管。
18.根据权利要求16所述的方法，其中，所述层叠结构包括交替层叠的导电层和绝缘层，并且所述导电层包括字线、位于所述字线上的至少一条选择线以及位于所述选择线上的至少一条虚设线，
其中，相比具有较小高度的焊盘的层叠结构，具有较大高度的焊盘的层叠结构包括更多的虚设线和更少的选择线。
19.根据权利要求16所述的方法，该方法还包括以下步骤：
在所述沟道层中形成间隙填充层；以及
对所述间隙填充层进行蚀刻，
其中，在所述间隙填充层被蚀刻的区域中形成所述焊盘。
20.根据权利要求16所述的方法，其中，所述焊盘的杂质浓度高于所述沟道层的杂质浓度。
CN201910931645.XA 2019-02-14 2019-09-29 三维非易失性存储器装置及其制造方法 Active CN111564447B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0017445 2019-02-14
KR1020190017445A KR102666991B1 (ko) 2019-02-14 반도체 장치 및 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
CN111564447A CN111564447A (zh) 2020-08-21
CN111564447B true CN111564447B (zh) 2023-09-15

Family

ID=72040685

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910931645.XA Active CN111564447B (zh) 2019-02-14 2019-09-29 三维非易失性存储器装置及其制造方法

Country Status (2)

Country Link
US (1) US10984865B2 (zh)
CN (1) CN111564447B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021189185A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Operation Method for 3D NAND Flash and 3D NAND Flash
CN113196402B (zh) 2020-03-23 2022-11-04 长江存储科技有限责任公司 存储器件及其编程操作

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068182A (zh) * 2010-11-16 2017-08-18 三星电子株式会社 非易失性存储装置、擦除方法及包括该装置的存储系统

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320782B1 (en) * 1996-06-10 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR101857529B1 (ko) 2011-11-08 2018-05-15 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 구동 방법
JP2014063552A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
KR20140132102A (ko) 2013-05-07 2014-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20160007941A (ko) * 2014-07-10 2016-01-21 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
US9287260B1 (en) * 2014-09-05 2016-03-15 Micron Technology, Inc. Transistors having one or more dummy lines with different collective widths coupled thereto
US10192753B2 (en) * 2014-09-15 2019-01-29 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
KR20160058521A (ko) 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
JP6271460B2 (ja) * 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
US9853047B2 (en) 2016-01-26 2017-12-26 SK Hynix Inc. Semiconductor device and method of manufacturing the same
JP2018125052A (ja) * 2017-01-31 2018-08-09 東芝メモリ株式会社 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107068182A (zh) * 2010-11-16 2017-08-18 三星电子株式会社 非易失性存储装置、擦除方法及包括该装置的存储系统

Also Published As

Publication number Publication date
US20200265893A1 (en) 2020-08-20
CN111564447A (zh) 2020-08-21
KR20200099442A (ko) 2020-08-24
US10984865B2 (en) 2021-04-20

Similar Documents

Publication Publication Date Title
US11715537B2 (en) Non-volatile memory devices, operating methods thereof and memory systems including the same
KR101682660B1 (ko) 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
TWI518693B (zh) 非揮發性記憶體裝置、其操作方法以及包含該些標的之記憶體系統
KR101772567B1 (ko) 불휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
KR101842507B1 (ko) 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 제어하는 방법
US20150348637A1 (en) Nonvolatile memory devices, operating methods thereof and memory systems including the same
US10854296B2 (en) Semiconductor device and programming method of the semiconductor device
KR102198855B1 (ko) 메모리 시스템 및 상기 메모리 시스템의 동작 방법
KR20160101587A (ko) 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
KR20030009089A (ko) 반도체 기억 장치
KR20200141304A (ko) 반도체 장치 및 반도체 장치의 동작 방법
CN111564447B (zh) 三维非易失性存储器装置及其制造方法
KR101785010B1 (ko) 불휘발성 메모리 장치
CN111354389B (zh) 半导体装置以及该半导体装置的制造方法
KR20150118487A (ko) 메모리 시스템, 상기 메모리 시스템의 프로그램 방법 및 상기 메모리 시스템의 테스트 방법
KR20120091687A (ko) 불휘발성 메모리 장치
CN111384058B (zh) 三维非易失性存储器装置及其制造方法
KR102666991B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR102671195B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US11765901B2 (en) 3D flash memory and operation method thereof
JP4970402B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant