CN101197379A - 存储器件及其制造方法 - Google Patents

存储器件及其制造方法 Download PDF

Info

Publication number
CN101197379A
CN101197379A CNA2007101988174A CN200710198817A CN101197379A CN 101197379 A CN101197379 A CN 101197379A CN A2007101988174 A CNA2007101988174 A CN A2007101988174A CN 200710198817 A CN200710198817 A CN 200710198817A CN 101197379 A CN101197379 A CN 101197379A
Authority
CN
China
Prior art keywords
transistor
memory
series connection
source
drain region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101988174A
Other languages
English (en)
Other versions
CN101197379B (zh
Inventor
李昌炫
崔正达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101197379A publication Critical patent/CN101197379A/zh
Application granted granted Critical
Publication of CN101197379B publication Critical patent/CN101197379B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种非易失性存储器件包括多个串联的存储晶体管，其中源/漏区和其间的沟道区是第一类型，以及在该多个串联的存储晶体管的每个端部的选择晶体管，其中该每个选择晶体管的沟道区是第一类型。该第一类型可以是n－型或p－型。该非易失性存储器还可以包括在一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管一端的第一虚拟选择晶体管，以及在另一选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的另一端的第二虚拟选择晶体管。

Description

存储器件及其制造方法
优先权声明
本申请根据35U.S.C.§119要求2006年12月7日申请的韩国专利申请号10-2006-0123972的优先权，在此将其内容全部引入供参考。
技术领域
例子实施例涉及一种存储器件，例如，涉及一种器件和用于制造非易失性和电可擦写的半导体存储器件，例如，快闪存储器的方法。
背景技术
即使当没有提供电源时，非易失性存储器也保持在其存储单元中存储的信息。例子包括掩模ROM、EPROM以及EEPROM。
非易失性存储器被广泛地用于各种电子产品，例如，个人电脑、个人数字助理(PDA)、蜂窝电话、数字静止照相机、数字视频照相机、视频游戏机、存储卡及其他电子器件。
存储卡类型可以包括多媒体卡(MMC)、安全数字(SD)卡、紧凑闪存卡、记忆棒、智能介质卡以及极端数码(xD)图片卡。
在非易失性存储器件当中，快闪存储器被广泛地使用。快闪存储器基于单元和位线的连接结构可以被分为或非(NOR)型和与非(NAND)型。因为读取速度更快和写操作较慢，NOR-型快闪存储器可以被用作代码存储器。因为写入速度更快和每单位面积的价格较低，NAND-型快闪存储器可以被用作大容量存储器。
NOR-型快闪存储器可以被用于PC中的BIOS/网络、路由器或集线器或电信转换开关。NOR-型快闪存储器也可以用来存储蜂窝电话、个人数字助理(PDA)、POS或PCA用的代码或数据。
NAND型快闪存储器可以被用于移动计算机、静止和移动数字照相机、接近CD音质的声音和视频记录器、不规则的和可靠的存储器，例如，固态磁盘。
用于NOR-型快闪存储器的编程方法是热载流子注入，用于NAND型快闪存储器的编程方法是Fowler-Nordheim(FN)隧穿。
消费者电子设备的发展导致高密度存储器件的需求。制造满足该需求的器件通常涉及缩小栅极结构的尺寸和减小或使相邻栅极结构之间的间距最小化。
随着晶体管的沟道长度减小，源区和漏区对沟道区中的电场或电位的影响可能增加。这被称为‘短沟道效应’。
当晶体管的栅极长度接近几十纳米时，短沟道效应可能变得特别严重。这样的话，可能导致阈值电压改变。
为了克服短沟道效应，已经提出了晕圈结点(halo junction)结构。但是，该方法可能减小导通电流和/或增加漏电流。
因此，晕圈结点结构不可能适合于处理亚纳米等级的NAND快闪存储器件中的短沟道效应。
如上所述，另一相关问题是漏电流，例如，捕获辅助的漏电流。如图41所示，在包括衬底12、隧穿绝缘图案14、电荷存储图案16、阻挡绝缘图案18以及导电图案20的常规电荷捕获存储器件10中，例如，由于阻挡绝缘层中的一个或多个缺陷D，电子e-可以从电荷存储图案16穿过阻挡绝缘图案18泄漏到导电图案20。
常规技术出版物研究了非重叠的MOSFET的特性，报道说，通过使用短的非重叠距离，例如，小于10nm，抑制了性能下降。这些结果表明非重叠结构实际上是可应用的。
现在参考2006年11月20日申请的美国专利申请号11/643,022的常规器件，由此其整个内容被全部引入供参考，图42所示，存储器可以包括衬底10、沟道区40cC、边缘场90、反转层410以及在源/漏区430的反转层。如图所示，5V的通入电压可以被施加到存储晶体管MTn-1和MTn+1，以及选择电压Vsel可以被施加到存储晶体管MTn。来自单元栅电位的边缘场90可能导致源/漏反转，这允许沟道区传导电荷。
发明内容
例子实施例提高或使器件性能最大化。例子实施例可以克服‘短沟道效应’和/或捕获辅助的漏电流。
例子实施例涉及一种非易失性存储器，包括多个串联的存储晶体管，其中源/漏区和其间的沟道区是第一类型，以及该多个串联的存储晶体管的每个端部的选择晶体管。其中每个选择晶体管的沟道区是第一类型。
在例子实施例中，选择晶体管的每一个和多个串联的存储晶体管的端部晶体管之间的源/漏区是第一类型。
在例子实施例中，该多个串联的存储晶体管之间的源/漏区的掺杂浓度小于该多个存储晶体管的沟道区的掺杂浓度。
在例子实施例中，该多个串联的存储晶体管之间的源/漏区和沟道区的掺杂浓度小于该选择晶体管的沟道区的掺杂浓度。
在例子实施例中，一个选择晶体管是串选择晶体管以及其他选择晶体管是接地选择晶体管。
在例子实施例中，该多个存储晶体管的绝对阈值电压低于每个选择晶体管的绝对阈值电压。
在例子实施例中，第一类型是p-型。
在例子实施例中，非易失性存储器还可以包括在一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管一端的第一虚拟选择晶体管和在另一选择晶体管和多个存储晶体管之间的多个串联的存储晶体管的另一端的第二虚拟选择晶体管。
在例子实施例中，一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是p-型。
在例子实施例中，一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是n-型。
在例子实施例中，每个选择晶体管和多个存储晶体管的端部晶体管之间的源/漏区是第二类型。
在例子实施例中，第一类型是p-型和第二类型是n-型。
在例子实施例中，该非易失性存储器还可以包括在一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管一端的第一虚拟选择晶体管和在另一选择晶体管和多个存储晶体管之间的多个串联的存储晶体管的另一端的第二虚拟选择晶体管。
在例子实施例中，一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是p-型。
在例子实施例中，一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是n-型。
在例子实施例中，层叠的非易失性存储器结构可以包括多个垂直层叠的存储器和该多个垂直层叠存储器的每一个之间的绝缘体。
在例子实施例中，一种系统还可以包括，用于接收该系统用的数据和发送外部数据到系统的接口，用于从用户接收输入数据和将输出数据输出到该数据的I/O器件，用于控制系统的操作的控制器，存储由该控制器执行的命令的非易失性存储器，以及便于接口、I/O器件、控制器以及非易失性存储器之间的数据传送的总线。
例子实施例涉及一种非易失性存储器，包括多个串联的存储晶体管，其中源/漏区和其间的沟道区是n-型，在该多个串联的存储晶体管的每个端部的至少一个选择晶体管，其中该至少一个选择晶体管的每一个的沟道区是p-型。
在例子实施例中，该至少一个选择晶体管的每一个和多个存储晶体管的端部晶体管之间的源/漏区是n-型。
在例子实施例中，该多个串联的存储晶体管之间的源/漏区的掺杂浓度小于该多个存储晶体管的沟道区的掺杂浓度。
在例子实施例中，该多个串联的存储晶体管之间的源/漏区和沟道区的掺杂浓度小于该选择晶体管的沟道区的掺杂浓度。
在例子实施例中，一个选择晶体管是串选择晶体管以及另一选择晶体管是接地选择晶体管。
在例子实施例中，该多个存储晶体管的绝对阈值电压低于每个选择晶体管的绝对阈值电压。
在例子实施例中，该非易失性存储器还可以包括在一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管一端的第一虚拟选择晶体管和在另一选择晶体管和多个存储晶体管之间的多个串联的存储晶体管的另一端的第二虚拟选择晶体管。
在例子实施例中，一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是p-型。
在例子实施例中，一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是n-型。
在例子实施例中，层叠的非易失性存储器结构可以包括多个垂直层叠的存储器和多个垂直层叠的存储器的每一个之间的绝缘体。
在例子实施例中，一种系统还可以包括，用于接收该系统用的数据和发送外部数据到系统的接口，用于从用户接收输入数据和将输出数据输出到该数据的I/O器件，用于控制系统的操作的控制器，存储由控制器执行的命令的非易失性存储器，以及便于接口、I/O器件、控制器以及非易失性存储器之间的数据传送的总线。
例子实施例涉及一种制造非易失性存储器的方法包括，形成第一类型的多个串联的存储晶体管的源/漏区和沟道区，以及在该多个串联的存储晶体管的每个端部形成第一类型的选择晶体管的沟道区。
在例子实施例中，该方法还可以包括在每个选择晶体管和多个串联的存储晶体管的端部晶体管之间形成第一类型的源/漏区。
在例子实施例中，第一类型是p-型。
在例子实施例中，该方法还可以包括在一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管一端形成第一虚拟选择晶体管，以及在另一选择晶体管和多个存储晶体管之间的多个串联的存储晶体管的另一端形成第二虚拟选择晶体管。
在例子实施例中，该方法还可以包括在一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成p-型的源/漏区。
在例子实施例中，该方法还可以包括在一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成n-型的源/漏区。
在例子实施例中，该方法还可以包括在每个选择晶体管和多个串联的存储晶体管的端部晶体管之间形成第二类型的源/漏区。
在例子实施例中，第一类型是p-型和第二类型是n-型。
在例子实施例中，该方法还可以包括在一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的一端形成第一虚拟选择晶体管，以及在另一选择晶体管和多个存储晶体管之间的多个串联的存储晶体管的另一端形成第二虚拟选择晶体管。
在例子实施例中，该方法还可以包括在一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成p-型的源/漏区。
在例子实施例中，该方法还可以包括在一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成n-型源/漏区。
附图说明
通过参考附图详细地描述例子实施例，将更加明白例子实施例的上述及其他特点和优点。
图1示出了根据例子实施例的非易失性存储器。
图2示出了根据例子实施例的非易失性存储器。
图3示出了根据例子实施例的非易失性存储器。
图4示出了根据例子实施例的非易失性存储器。
图5-10示出了制造根据例子实施例的非易失性存储器的方法。
图11示出了制造根据例子实施例的非易失性存储器的方法。
图12-21示出了制造根据例子实施例的非易失性存储器的方法。
图22示出了将例子实施例与常规技术相比较的实验数据。
图23示出了根据例子实施例的等效阵列电路及其操作。
图24示出了包括根据例子实施例的一个或多个虚拟晶体管的非易失性存储器。
图25示出了包括根据例子实施例的一个或多个虚拟晶体管的非易失性存储器。
图26示出了包括根据例子实施例的一个或多个虚拟晶体管的非易失性存储器。
图27示出了包括根据例子实施例的一个或多个虚拟晶体管的非易失性存储器。
图28示出了根据例子实施例的等效阵列电路及其操作。
图29示出了根据例子实施例的层叠存储晶体管的例子。
图30示出了根据例子实施例的NAND快闪存储器单元的平面图。
图31示出了根据例子实施例的NAND快闪存储器单元。
图32示出了根据例子实施例的部分存储器阵列的例子。
图33示出了包括根据例子实施例的存储控制器的另一例子实施例。
图34示出了包括根据例子实施例的接口的另一例子实施例。
图35示出了根据例子实施例的例子存储卡。
图36示出了根据例子实施例的例子便携式设备。
图37示出了根据例子实施例的例子主机系统。
图38示出了根据例子实施例的例子存储卡和主机系统。
图39示出了根据例子实施例的例子计算机系统。
图40示出了根据例子实施例的例子系统。
图41示出了包括捕获辅助的漏电流的常规电荷捕获存储器件。
图42示出了常规存储器件。
具体实施方式
在此公开了详细的例子实施例。但是，在此详细公开的具体结构和功能仅用于描述例子实施例。但是，该权利要求以多种替换形式体现，不应该被解释为仅仅局限于在此阐述的例子实施例。
应当理解当一个元件被称为在其他元件“上”、“连接到”或“耦合到”其他元件时，它可以直接在其他元件上、直接连接到或耦合到其他元件或可以存在插入元件。相反，当一个元件被称为“直接在另一元件上”、“直接连接到”或“直接耦合到”另一元件时，不存在插入元件。在此使用的措词“和/或”包括一个或多个相关列项的任意和所有组合。
应当理解，尽管在此可以使用术语第一、第二、第三等来描述各个元件、组件、区域、层和/或部件，但是这些元件、组件、区域、层和/或部件不应该受这些术语限制。这些术语仅仅是用来将一个元件、组件、区域、层或部件与其他元件、组件、区域、层或部件相区分。因此，在不脱离例子实施例的教导条件下，下面论述的第一元件、组件、区域、层或部件可以被称为第二元件、组件、区域、层或部件。
为了便于描述一个元件或特征与图中所示的其他元件或特征的关系，在此可以使用空间相对术语，如“在...底下”、“在...下面”、“下”、“在...上面”、“ 上”等等。应当理解，该空间相对术语是用来包括除图中描绘的取向之外的使用或工作中器件的不同取向。
在此使用的专业词汇是仅仅用于描述具体例子实施例而不是限制本发明。如在此使用的单数形式“a”，“an”和“the”，同样打算包括复数形式，除非上下文另外清楚地表明。还应当理解，在说明书中使用术语“comprise”和/或“comprising”时，说明陈述特征、整体、步骤、操作、元件、和/或组件的存在，但是不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件和/或组件。
除非另外限定，在此使用的所有术语(包括技术和/或科学术语)具与例子实施例所属的技术领域的普通技术人员通常理解相同的意思。还应当理解，术语如在通常使用的词典中定义的那些术语应该解释为具有符合相关技术的环境中的意思且不被理想化解释或过度地形式感知，除非在此清楚地限定。
现在参考附图中所示的例子实施例，其中相同参考数字始终指相同的组件。例子实施例不应该被解释为限于这些图中所示的区域的特定形状，而是包括由制造导致的形状偏差。例如，图示为矩形的注入区一般地将具有圆滑的或弯曲的特点，和/或在其边缘具有注入浓度的梯度，而不是从注入区至非注入区的二元变化。同样，通过注入发生的掩埋区可能导致该掩埋区和通过其进行注入的表面之间的区域中发生某些注入。因此，图中所示的区域本质上是示意性的，且它们的形状不打算图示器件区域的实际形状，以及不打算限制权利要求的范围。
图1示出了根据例子实施例的非易失性存储器。如图1所示，非易失性存储器100可以包括衬底10和阱区10p。非易失性存储器100还可以包括多个串联的存储晶体管1020-102n-1和在多个串联的存储晶体管1020-102n-1的每个端部的选择晶体管1041，1042。
多个串联的存储晶体管1020-102n-1的每一个可以包括存储器图案20c0-20cn-1、单元栅30c0-30cn-1以及沟道区40c0-40cn-1。每个选择晶体管1041，1042可以包括栅绝缘图案20s1，20s2。选择晶体管1041之一可以用作串选择晶体管以及包括串选择栅30s1和沟道区40s1C。另一个选择晶体管1042可以用作接地选择晶体管且包括接地选择栅30s2和沟道区40S2C。
非易失性存储器100还可以包括多个串联的存储晶体管1020-102n-1之间的源/漏区40S/D，接地选择晶体管1042和存储晶体管102n-1之间的源/漏区41S/D，串选择晶体管1041和存储晶体管1020m之间的源/漏区43S/D，接地选择晶体管1042与公共源极线(CSL)50之间的源/漏区45S/D，以及串选择晶体管1041和触点70之间的源/漏区47S/D，以将接地选择晶体管1042连接到位线80。如图1所示，非易失性存储器100还可以包括层间介质60。
如图1所示，在例子实施例中，多个串联的存储晶体管1020-102n-1的源/漏区40S/D可以具有与多个串联的存储晶体管1020-102n-1的沟道区40c0-40cn-1相同的掺杂剂类型。结果，可能没有这样的P/N结，其可以从该P/N结减小或除去漏电流和/或穿通。在例子实施例中，掺杂剂类型是p-型。
如图1所示，在例子实施例中，多个串联的存储晶体管1020-102n-1的沟道区40c0-40cn-1可以具有不同于选择晶体管1041，1042的沟道区40s1C，40s2C的掺杂浓度。如图1所示，P-表示比P--更高的P-型掺杂剂浓度。
在例子实施例中，由于不同的掺杂浓度，多个串联的存储晶体管1020-102n-1的绝对阈值电压VTH值可以低于选择晶体管1041，1042的绝对阈值电压VTH值。
如图1所示，在例子实施例中，接地选择晶体管1042和存储晶体管102n-1之间的源/漏区41S/D可以用如下掺杂剂进行掺杂，所述掺杂剂与多个存储晶体管1020-102n-1的沟道区40c0-40cn-1和选择晶体管1041，1042的沟道区40s1C，40s2C所使用的掺杂剂相反。在例子实施例中，源/漏区41S/D的掺杂剂可以是n-型。
还如图1所示，在例子实施例中，源/漏区45S/D和源/漏区47S/D可以用如下掺杂剂进行掺杂，所述掺杂剂不同于多个存储晶体管1020-102n-1的沟道区40c0-40cn-1和选择晶体管1041，1042的沟道区40s1C，40s1C所使用的掺杂剂。在例子实施例中，源/漏区45S/D和源/漏区47S/D的掺杂剂可以是n-型。在例子实施例中，源/漏区41S/D、源/漏区45S/D以及源/漏区47S/D的掺杂剂浓度可以彼此相同或不同。
在例子实施例中，多个串联的存储晶体管1020-102n-1的每一个可以具有不止一个数据电平，以便存储至少两种不同类型的数据。在例子实施例中，多个串联的存储晶体管1020-102n-1的每一个可以是多级单元(MLC)以及能够存储N-位数据，N≥1。
在例子实施例中，选择晶体管1041，1042的栅绝缘图案20s1，20s2可以具有与多个串联的存储晶体管1020-102n-1的每一个的栅绝缘图案20c0-20cn-1相同的层叠层或不同的层叠结构。
在例子实施例中，由于例如P-较低的掺杂剂级别导致了多个串联的存储晶体管1020-102n-1的单元栅30c0-30cn-1和沟道区40c0-40cn-1之间的电容耦合，因此在例子实施例中可以提高编程干扰的特性(或升压效率的抑制)。
在例子实施例中，源/漏区40S/D的掺杂浓度可以相对低于沟道区40c0-40cn-1的掺杂浓度，这有助于更容易地反转。
如图1所示，图1的NAND串可以形成为存储器阵列。在其他例子实施例中，NAND串还可以包括解码器。
如图1所示，NAND阵列也可以包括串选择线(SSL)、字线(WL)、接地选择线(GSL)、公共源极线(CSL)和位线(B/L)，这些可以通过NAND串延伸。
图2示出了根据例子实施例的非易失性存储器200。图2类似于图1，其中在图2中，多个串联的存储晶体管1020-102n-1的每一个包括具有相同掺杂剂类型的源/漏区400S/D和沟道区400c0-400cn-1。但是，在图2中，掺杂剂类型是n-型。
在例子实施例中，多个存储晶体管1020-102n-1的源/漏区400S/D的掺杂浓度可以低于源/漏区41S/D和/或43S/D的浓度。在例子实施例中，由于每个晶体管的不同掺杂浓度，例如，N-与P-，存储晶体管102n的绝对阈值电压Vth值可以低于选择晶体管1041，1042的绝对阈值电压Vth值。
类似于图1，图2的NAND阵列也可以包括串选择线(SSL)、字线(WL)、接地选择线(GSL)、公共源极线(CSL)和位线(B/L)，这些可以通过NAND串延伸。
图3示出了根据例子实施例的非易失性存储器300的另一变化。图3类似于图1，在图3中，多个串联的存储晶体管1020-102n-1的每一个包括具有相同掺杂剂类型的沟道区40c0-400cn-1和源/漏区40S/D。但是，在图3中，源/漏区41S/D和/或43S/D的掺杂剂类型与沟道区40c0-400cn-1和源/漏区40S/D的掺杂剂类型相同。在例子实施例中，该掺杂剂类型是p-型。
类似于图1，图3的NAND阵列也可以包括串选择线(SSL)、字线(WL)、接地选择线(GSL)、公共源极线(CSL)和位线(B/L)，这些可以通过NAND串延伸。如图3所示，在NAND串中示出了源/漏区41S/D和/或43S/D的P-型掺杂剂。
图4示出了根据例子实施例的非易失性存储器400的另一变化。如图4所示，源/漏区41S/D，43S/D具有与存储器的沟道区400c0-400cn-1相同的掺杂剂类型(例如，n-型)。
图5-10示出了形成根据例子实施例的非易失性存储器的方法。
如图5所示，在衬底10中可以形成P阱10p。此外，可以通过离子注入形成第一浓度区40，例如，p-型浓度区。在例子实施例中，注入离子可以是B或BF2离子。
如图6所示，可以使用第一掩模图案110在第一浓度p-型区40中形成一个或多个第二浓度p-型区40s1C，40s2C。如图6所示，第二浓度p-型区40s1C和40s1C可以通过离子注入，例如，B或BF2离子注入形成。
在例子实施例中，一个或多个第二浓度p-型区40s1C，40s2C中的离子浓度大于第一浓度区40中的离子浓度。
如图7所示，隧穿绝缘图案、电荷存储图案、阻挡图案(总起来说，20s1，20s2和20c0-20cn-1)和导电图案30s1，30s2和30c0-30cn-1可以被用来形成多个存储晶体管1020-102n-1和选择晶体管1041，1042的层叠结构。在例子实施例中，串选择栅30s1、单元栅30c0-30cn-1以及接地选择栅30s2可以通过构图工序形成。
在例子实施例中，存储图案20cn可以是电荷捕获存储器、浮置栅存储器或纳米晶体存储器。在例子实施例中，电荷捕获存储器可以是SONOS存储器或TANOS存储器。在另一例子实施例中，存储图案20cn可以是任意类型的快闪存储器结构。在2004年3月8日申请的美国专利申请号2004/0169238，美国专利6,858,906中以及2006年4月12日申请的美国专利申请号2006/0180851中公开了例子NAND单元串结构和单元栅极结构，在此将其全部引入供参考。
如图8所示，通过离子注入可以形成第三浓度源/漏区41S/D，43S/D。在例子实施例中，第三浓度源/漏区41S/D，43S/D可以是n-型，以及可以例如，通过注入As或Ph离子形成。单元栅30c0-30cn-1可以通过第二掩模图案120防止被As或Ph离子注入。
如图9所示，可以形成隔片130和/或第一层间介质(ILD)61。第一层间介质(ILD)61可以由从SiO2、低k-材料、BPSG、HDP及其混合物组成的组中选出的材料制成。
在例子实施例中，可以形成第四浓度区45S/D。如图10所示，也可以形成连接到第四浓度区45S/D的公共源极线(CSL)50。CSL50可以由从W、TiN、TaN、Cu及其混合物构成的组中选出的材料制成。在例子实施例中，可以形成连接到公共源极线(CSL)50的第二ILD 63。第二层间介质(ILD)63可以由从SiO2、低k-材料、BPSG、HDP及其混合物组成的组中选出的材料制成。第二层间介质(ILD)63可以由与第一层间介质(ILD)61相同或不同的材料制成。
在例子实施例中，可以形成第五浓度区47S/D。如图10所示，可以形成连接到第五浓度区45S/D的位线触点70。第四浓度区45S/D和第五浓度区47S/D可以具有相同或不同的浓度。位线触点70可以由从W、WN、TiN、TaN、Cu及其混合物构成的组中选出的材料制成。
如图10所示，可以形成连接到位线触点70的位线80。位线80可以由从W、WN、TiN、TaN、Cu及其混合物构成的组中选出的材料制成。
图5-10的制造非易失性存储器的方法可以用来制造图1的非易失性存储器。
图11示出了第二掩模图案120更宽的图8的变化。这种改进可以导致形成图3的非易失性存储器件300，代替图1的非易失性存储器件100。
图12-20示出了制造根据例子实施例的非易失性存储器的方法。
如图12所示，在衬底10中可以形成P阱10p，类似于图5所示。此外，可以通过离子注入形成第一浓度区40，例如，p-型浓度区。在例子实施例中，注入离子可以是B或BF2离子。
如图13所示，在除了存在第一掩模140之外的各处，第一掩模140可以用来形成n-型杂质区400。在第一掩模140下形成一个或多个第二浓度p-型区40s1C，40s2C。
如图13所示，n-型杂质区400可以通过离子注入形成，例如，通过As或Ph离子注入形成。
如图14所示，隧穿绝缘图案、电荷存储图案、阻挡图案(总起来说，20s1，20s2和20c0-20cn-1)和导电图案30s1，30s2和30c0-30cn-1可以被应用来形成多个存储晶体管1020-102n-1和选择晶体管1041，1042的层叠结构。在例子实施例中，串选择栅30s1、单元栅30c0-30cn-1以及接地选择栅30s2可以通过构图工序形成。图14中所示的工序可以类似于图7所示的工序。
在例子实施例中，存储图案20cn可以是电荷捕获存储器、浮置栅存储器或纳米晶体存储器。在例子实施例中，电荷捕获存储器可以是SONOS存储器或TANOS存储器。在另一例子实施例中，存储图案20cn可以是任意类型的快闪存储器结构。在美国专利公开号US2004/0169238和美国专利6,858,906中公开了例子NAND单元串结构和单元栅极结构，在此将其内容全部引入供参考。
如图15所示，可以通过离子注入形成第三浓度源/漏区41S/D，43S/D。在例子实施例中，第三浓度源/漏区41S/D，43S/D可以是n-型，以及可以通过，例如，注入As或Ph离子而形成。单元栅30c0-30cn-1可以通过第二掩模图案145防止被As或Ph离子注入。图15中所示的工序可以类似于图8所示的工序。
如图16所示，可以形成隔片130和/或第一层间介质(ILD)61。第一层间介质(ILD)61可以由从SiO2、低k-材料、BPSG、HDP及其混合物组成的组中选出的材料制成。图16中所示的工序可以类似于图9所示的工序。
在例子实施例中，可以形成第四浓度区45S/D。如图17所示，也可以形成连接到第四浓度区45S/D的公共源极线(CSL)50。CSL50可以由从W、TiN、TaN、Cu及其混合物构成的组中选出的材料制成。在例子实施例中，可以形成连接到公共源极线(CSL)50的第二ILD63。第二层间介质(ILD)63可以由从SiO2、低k-材料、BPSG、HDP及其混合物构成的组中选出的材料制成。第二层间介质(ILD)63可以由与第一层间介质(ILD)61相同或不同的材料制成。图17中所示的工序可以类似于图10所示的工序。
在例子实施例中，可以形成第五浓度区47S/D。如图17所示，可以形成连接到第五浓度区45S/D的位线触点70。第四浓度区45S/D和第五浓度区47S/D可以具有相同或不同的浓度。位线触点70可以由从W、WN、TiN、TaN、Cu及其混合物构成的组中选出的材料制成。
如图17所示，可以形成连接到位线触点70的位线80。位线80可以由从W、WN、TiN、TaN、Cu及其混合物构成的组中选出的材料制成。
图18-21示出了制造根据例子实施例的非易失性存储器的方法。
如图18所示，可以通过离子注入形成n-型杂质区400。在例子实施例中，该离子是As或Ph离子。如图19所示，在n-型杂质区400上可以形成第一掩模图案150，以及可以通过离子注入形成p-型的选择晶体管沟道区40s1C，40s2C。在例子实施例中，该离子是B或BF2离子。
如图20所示，第一掩模图案150可以被暴露于离子注入，例如，n-型离子注入，以形成离子注入的掩模层160。在例子实施例中，该离子是As或Ph离子。如图21所示，在选择晶体管沟道区40s1C，40s2C上方可以形成第三掩模层170，以及离子注入掩模层160可以被除去。然后n-型杂质区400可以再次暴露于离子注入。在例子实施例中，该离子是As或Ph离子。
如图20-21所示，选择晶体管沟道区40s1C，40s2C可以使用离子注入形成为p-型。可以形成n-型区400。
图12-17和/或18-21的制造非易失性存储器的方法可以用来制造图2的非易失性存储器200或图4的非易失性存储器400。
图22示出了将例子实施例与常规技术相比较的实验数据。图22示出了位线电压与电流比较的曲线。实心标记示出了选择栅沟道区的掺杂浓度的例子实施例，对于各种VR_pass电压，选择栅沟道区的掺杂浓度大于单元栅沟道区和S/D区的掺杂浓度。类似地，开口标记示出了等于单元栅极区和S/D区的掺杂浓度的选择栅沟道区的掺杂浓度。如图22所示，在选择栅沟道区的掺杂浓度大于单元栅沟道区和源/漏区的掺杂浓度的情况下，对于例子实施例中的相同的位线电压可以获得较高电流。
如图22所示，Vr_pass电压越高，由此可以从相同位线电压产生较高的电流。在常规系统中，Vr_pass电压被升压电路增压。例子实施例可以减轻这种升压电路的需要或可以结合这种升压电路使用，以进一步增加Vr_pass电压的值。美国专利5,473,563和美国专利5,546,341中公开了例子升压电路，在此将其内容全部引入供参考。
图23示出了根据例子实施例的等效阵列电路及其操作。
如上所述，由于单元栅和沟道区之间的较低电容耦合(例如，由于较低的掺杂)，在例子实施例中可以提高编程干扰的特性。此外，由于没有pn结，可以减小或除去短沟道效应。此外，容易的反转使之可以提高阵列电路的性能。
为了对NAND单元中的选择存储晶体管102n进行编程，电压Vcc可以被施加到选择晶体管1041的栅极，以及15-20伏的高压可以被施加到选择存储晶体管102n的控制栅，同时0伏可以被施加到选择晶体管1042的栅极，以及例如，除102n之外，约10伏的中间电压Vpass可以被施加到未选择的存储晶体管1020-102n-1的控制栅。
为了读取NAND单元中的选择存储晶体管102n，电压Vsel可以被施加到选择晶体管102n的控制栅极，以及电压Vr_pass可以被施加到选择存储晶体管1041的栅极、第二选择晶体管选择晶体管1042的栅极以及未选择的存储晶体管1020-102n-1的控制栅，除102n之外。
通过施加0伏到所有控制栅和施加21伏的高电位到p-型阱区和n-型衬底，可以执行图23的NAND单元中的所有存储晶体管的擦除，由此从它们的栅极均匀地提取电子到阱区。
图24示出了根据例子实施例的非易失性存储器。如图24所示，非易失性存储器2400可以包括图1的非易失性存储器100的所有元件。此外，非易失性存储器2400还可以包括虚拟晶体管1061，1062，每个包括虚拟栅绝缘图案20dC、虚拟单元栅30dC和/或虚拟源/漏区44S/D。在例子实施例中，一个或多个虚拟单元栅可以减小热载流子，因此可以提高编程干扰的特性。
如图24所示，在例子实施例中，虚拟源/漏区44S/D可以具有与多个串联的存储晶体管1020-102n-1的源/漏区40S/D和多个串联的存储晶体管1020-102n-1的沟道区40c0-40cn-1相同的掺杂剂类型。
如图24所示，在例子实施例中，虚拟源/漏区44S/D可以具有不同于选择晶体管1041，1042的沟道区40s1C，40s2C的掺杂浓度。如图24所示，P-表示比P--更高的P-型掺杂剂浓度。
图25示出了根据例子实施例的非易失性存储器。如图25所示，非易失性存储器2500可以包括图2的非易失性存储器200的所有元件。此外，非易失性存储器2500还可以包括虚拟晶体管1061，1062，其每个包括虚拟栅绝缘图案20dC、虚拟单元栅30dC和/或虚拟源/漏区44S/D。在例子实施例中，一个或多个虚拟单元栅可以减小热载流子，因此可以提高编程干扰的特性。
如图25所示，在例子实施例中，虚拟源/漏区44S/D可以具有与多个串联的存储晶体管1020-102n-1的源/漏区400S/D和多个串联的存储晶体管1020-102n-1的沟道区400c0-400cn-1相同的掺杂剂类型。
图26示出了根据本发明例子实施例的非易失性存储器。如图26所示，非易失性存储器2600可以包括图3的非易失性存储器300的所有元件。此外，非易失性存储器2600还可以包括虚拟晶体管1061，1062，其每个包括虚拟栅绝缘图案20dC、虚拟单元栅30dC和/或虚拟源/漏区44S/D。在例子实施例中，一个或多个虚拟单元栅可以减小热载流子，因此可以提高编程干扰的特性。
如图26所示，在例子实施例中，虚拟源/漏区44S/D可以具有与多个串联的存储晶体管1020-102n-1的源/漏区40S/D和多个串联的存储晶体管1020-102n-1的沟道区40c0-40cn-1相同的掺杂剂类型。
如图26所示，在例子实施例中，虚拟源/漏区44S/D可以具有不同于选择晶体管1041，1042的沟道区40s1C，40s2C的掺杂浓度。如图26所示，P-表示比P--更高的P-型掺杂剂浓度。
图27示出了根据本发明例子实施例的非易失性存储器。如图27所示，非易失性存储器2700可以包括图4的非易失性存储器400的所有元件。此外，非易失性存储器2700还可以包括虚拟晶体管1061，1062，其每个包括虚拟栅绝缘图案20dC、虚拟单元栅30dC和/或虚拟源/漏区44S/D。在例子实施例中，一个或多个虚拟单元栅可以减小热载流子，因此可以提高编程干扰的特性。
如图27所示，在例子实施例中，虚拟源/漏区44S/D可以具有与多个串联的存储晶体管1020-102n-1的源/漏区400S/D和多个串联的存储晶体管1020-102n-1的沟道区400c0-400cn-1相同掺杂剂类型。
如上面所述，一个或多个虚拟单元栅30dC可以被添加到上述任意例子实施例。
图28示出了用于具有一个或多个虚拟晶体管的非易失性存储器的等效阵列电路和操作。
为了编程NAND单元中的选择存储晶体管102n，电压Vcc可以被施加到选择晶体管1041的栅极，以及15-20伏的高压可以被施加到选择存储晶体管102n的控制栅，同时0伏可以被施加到选择晶体管1042的栅极，以及例如，除102n之外，约10伏的中间电压Vpass，可以被施加到未选择的存储晶体管1020-102n-1的控制栅，以及小于Vcc的电压V_pass可以被施加到一个或多个虚拟晶体管1061，1062的栅极。
为了读取NAND单元中的选择存储晶体管102n，电压Vsel可以被施加到选择晶体管102n的控制栅极，同时电压Vr_pass可以被施加到选择晶体管1041的栅极、第二选择晶体管1042的栅极以及一个或多个虚拟晶体管1061，1062的栅极以及未选择的存储晶体管1020-102n-1的控制栅，除102n之外。
通过施加0伏到所有控制栅和施加21伏的高电位到p-型阱区和n-型衬底，可以执行图28的NAND单元中的所有存储晶体管的擦除，由此从它们的栅极均匀地提取电子到阱区。
图29示出了至少两个非易失性存储器的层叠。图29示出了根据图1被介质110分开的两个非易失性存储器的层叠。但是，可以层叠任意数目的非易失性存储器。此外，可以以任意数目或组合层叠来自上面描述的图1-28的任意一项的不同非易失性存储器100，200，300，400，2400，2500，2600和/或2700的任意组合。
如上所述，在图1-29所示的例子实施例中，栅极结构是包括隧穿绝缘层、隧穿绝缘层上的电荷存储层、电荷存储层上的阻挡绝缘层135a以及阻挡层上的栅电极的电荷捕获栅极结构。
在例子实施例中，栅电极包括金属层。在例子实施例中，阻挡绝缘层可以具有大于隧穿绝缘层的介电常数的介电常数。
在例子实施例中，该隧穿绝缘层可以包括氧化硅、氮氧化硅和氮化硅的一种或多种。在例子实施例中，电荷存储层可以包括氮化硅、氮氧化硅、富硅氧化物、金属氮氧化物及其他金属氧化物材料的一种或多种。在例子实施例中，该阻挡绝缘层可以包括门捷列夫周期表中的□族元素或VB族元素的金属氧化物或金属氮氧化物。
根据例子实施例，该阻挡绝缘层可以包括掺杂的金属氧化物或掺杂的金属氮氧化物，其中用门捷列夫周期表中的□族元素掺杂金属氧化物。在例子实施例中，阻挡绝缘层135a还可以包括HfO2、Al2O3、La2O3、Hfl-XAlXOY、HfXSil-XO2、Hf-Si-氮氧化物、ZrO2、ZrXSil-XO2、Zr-Si-氮氧化物及其组合物的一种或多种。
栅电极的金属层可以具有例如至少4eV的功函数。金属层可以是钛、氮化钛、氮化钽、钽、钨、铪、铌、钼、二氧化钌、氮化钼、铱、铂、钴、铬、一氧化钌、铝化钛(Ti3Al)、Ti2AlN、钯、氮化钨(WNx)、硅化钨(WSi)、硅化镍或其组合物的一种。
在另一例子实施例中，电荷捕获栅结构可以是ONO结构。在例子实施例中，ONO结构可以包括第一氧化物层、第一氧化物层上的氮化物层以及氮化物层上的第二氧化物层。
在如上所述的另一例子实施例中，栅极结构可以是浮置栅结构。关于栅极结构，在此引入2004年3月8日申请的美国专利6,858,906，美国专利申请号2004/0169238以及2006年4月12日申请的美国专利申请号2006/0180851的全部内容供参考。
图30示出了根据例子实施例的NAND快闪存储器单元的平面图。如图所示，NAND快闪存储单元可以包括隔离区1120、选择栅180S、字线(或栅极图案)180W、位线触点1210、位线1230、公共源极线CSL和/或有源区ACT。图30中所示的每个NAND快闪存储器单元可以被执行为图1-29的任意一个的非易失性存储器100，200，300，400，2400，2500，2600和/或2700。
图31示出了根据例子实施例的NAND快闪存储器的平面图。如图所示，NAND快闪存储器可以包括存储数据的存储单元的存储器阵列310、页面缓冲器块320、Y-选通电路330和/或用于控制存储器阵列310、页面缓冲器块320和Y-选通电路330的操作的控制/解码器电路340。控制/解码器电路340可以接收命令信号和地址并产生用于控制存储器阵列310、页面缓冲器块320以及Y-选通电路330的控制信号。
图32示出了根据例子实施例的部分存储器阵列310的例子。如图所示，存储器阵列310可以包括多个位线B/Le，B/Lo，其中“e”和“o”表示偶数和奇数位线。存储单元阵列310可以包括分别连接到位线B/Le和B/Lo之一的多个单元串。所示例子中的每个单元串可以由连接到其相应位线的串选择晶体管SST(例如，上面描述的选择晶体管1021，1022)、连接到公共源极线CSL的接地选择晶体管GST(例如，上面描述的选择晶体管1021，1022)以及在串选择晶体管SST和接地选择晶体管GST之间串联连接的多个存储单元M1-Mm(例如，上面描述的单位晶体管1001...100N)形成。每个串选择晶体管SST、接地选择晶体管GST以及存储单元M1-Mm可以根据上述例子实施例之一形成。尽管在图32未示出，但是不止一个串可以被连接到位线。每个位线可以被连接到页面缓冲器块320中的各自页面缓冲器。
页面缓冲器块320可以包括多个页面缓冲器，用于基于来自控制/解码器电路340的控制信号，读取和写入数据到存储器阵列310中。Y-选通电路330可以选择页面缓冲器块320中的页面缓冲器，用于基于来自控制/解码器电路340的控制信号输入数据或输出数据。因为页面缓冲器块320的结构和操作，Y-选通电路330和控制/解码器电路340是众所周知的，为了简单起见将不详细描述这些元件的结构和操作。取而代之，美国专利7,042,770示出了例子NAND快闪存储器，该NAND快闪存储器可以采用例子实施例，因此被全部引入以供参考。
此外，应当理解例子实施例不限于应用具有上面根据图30-32描述的结构的NAND快闪存储器。代替的，例子实施例可以被应用于各种NAND快闪存储器结构的单元阵列。
图33图示了另一例子实施例。如图所示，图34包括连接到存储控制器520的存储器510。存储器510可以是上述的NAND快闪存储器。但是，存储器510不局限于这些存储器结构，以及可以是具有根据例子实施例形成的存储单元的任意存储器结构。
存储控制器520可以提供用于控制存储器510的操作的输入信号。例如，就图31-32的NAND快闪存储器而言，存储控制器520可以提供命令CMD和地址信号。应当理解存储控制器520可以基于接收的控制信号(未示出)控制存储器510。
图34示出了另一例子实施例。如图所示，图34包括连接到接口515的存储器510。存储器510可以是上述的NAND快闪存储器。但是，存储器510不局限于这些存储器结构，以及可以是具有根据例子实施例形成的存储单元的任意存储器结构。
接口515可以提供用于控制存储器510的操作的输入信号(例如，外部产生)。例如，就图31-32的NAND快闪存储器而言，接口515可以提供命令CMD和地址信号。应当理解，接口515可以基于接收的信号(例如，外部产生，但是未示出)控制控制存储器510。
图35示出了另一例子实施例。图35类似于图33，除了存储器510和存储控制器520被具体化为卡530之外。例如，卡530可以是诸如快闪存储器卡的存储卡。即，卡530可以是满足供消费电子设备如数字照相机、个人电脑等使用的任意工业标准的卡。应当理解，存储控制器520可以基于由卡530从另一(例如，外部)器件接收的控制信号来控制存储器510。
图36示出了另一例子实施例。图36表示便携式设备6000。便携式设备6000可以是MP3播放器、视频播放器、组合视频和音频播放器等。如图所示，便携式设备6000包括存储器510和存储控制器520。便携式设备6000也可以包括编码器和解码器610，呈现元件620和接口630。
数据(视频，音频等)可以经由存储控制器520通过编码器和解码器(EDC)610输入到存储器510和从存储器510输出。如图36中的虚线所示，数据可以从EDC610直接输入到存储器510和/或从存储器510直接输出到EDC610。
EDC610可以编码存储在存储器510中的数据。例如，EDC610可以在音频数据上执行MP3编码，该音频数据存储在存储器510中。另外，EDC610可以在视频数据上执行MPEG编码(例如，MPEG2，MPEG4等)，该视频数据存储在存储器510中。更进一步，EDC610可以包括多个编码器，用于根据不同的数据格式来编码不同类型的数据。例如，EDC610可以包括用于音频数据的MP3编码器和用于视频数据的MPEG编码器。
EDC610可以解码来自存储器510的输出。例如，EDC610可以在从存储器510输出的音频数据上执行MP3解码。另外，EDC610可以在从存储器510输出的视频数据上执行MPEG解码(例如，MPEG2，MPEG4等)。更进一步，EDC610可以包括用于根据不同的数据格式来解码不同类型的数据的多个解码器。例如，EDC610可以包括用于音频数据的MP3解码器和用于视频数据的MPEG解码器。
还应当理解，EDC610可以仅仅包括解码器。例如，已经编码的数据可以被EDC610接收并传送到存储控制器520和/或存储器510。
EDC610可以经由接口630接收用于编码的数据，或接收已经编码的数据。接口630可以与巳知的标准(例如，火线(firewire)、USB等)一致。接口630也可以包括不止一个接口。例如，接口630可以包括火线接口、USB接口等。来自存储器510的数据也可以经由接口630输出。
呈现元件620可以将从存储器输出和/或被EDC610解码的数据呈现给用户。例如，呈现元件620可以包括用于输出音频数据的扬声器插孔、用于输出视频数据的显示屏等。
图37示出了另一例子实施例。如图所示，存储器510可以与主机系统7000连接。主机系统7000可以是诸如个人电脑、数字照相机等的处理系统。主机系统7000可以使用存储器510如可移动的存储介质。如应当理解，主机系统7000提供用于存储器510的控制操作的输入信号。例如，就图31-32的NAND快闪存储器而言，主机系统7000提供命令CMD和地址信号。
图38示出了其中主机系统7000被连接到图35的卡530的例子实施例。在例子实施例中，主机系统7000可以施加控制信号到卡530，以便存储控制器520控制存储器510的操作。
图39示出了另一例子实施例。如图所示，存储器510可以被连接到计算机系统8000内的中央处理单元(CPU)810。例如，计算机系统8000可以是个人电脑、个人数据助理等。存储器510可以经由总线连接等与CPU810直接连接。应当理解，为了清楚起见，图39未图示可以在计算机系统8000内包括的全部实现元件。
图40示出了另一例子实施例。如图所示，系统900可以包括控制器910、输入/输出装置920，例如，小键盘、键盘和/或显示器、存储器930和/或接口940。在例子实施例中，每个系统元件可以通过总线950互相结合。
控制器910可以包括类似于上述的微处理器、数字信号处理器、微控制器或任意处理器。存储器930可以用来储存由控制器910执行的数据和/或命令。存储器930可以是上面的例子实施例中描述的任意存储器。
接口940可以用来发送数据到另一系统和/或从另一系统发送数据，例如，通信网络。系统900可以是部分移动系统，如PDA、便携式计算机、网络书写板、无线电话、移动电话、数字音乐播放器、存储卡或传送和/或接收信息的其他系统。
在此描述了例子实施例，显然这些例子实施例可以用多种方式改变。这种改变不允许被认为是背离例子实施例，所有这种改进被确定为包括在附加权利要求的范围内。

Claims (39)

1.一种非易失性存储器，包括：
多个串联的存储晶体管，其中源/漏区和其间的沟道区是第一类型；以及
选择晶体管，位于多个串联的存储晶体管的每个端部，其中每个选择晶体管的沟道区是第一类型。
2.根据权利要求1的非易失性存储器，其中每个选择晶体管和多个串联的存储晶体管的端部晶体管之间的源/漏区是第一类型。
3.根据权利要求1的非易失性存储器，其中该多个串联的存储晶体管之间的源/漏区的掺杂浓度小于多个存储晶体管的沟道区的掺杂浓度。
4.根据权利要求1的非易失性存储器，其中该多个串联的存储晶体管之间的源/漏区和沟道区的掺杂浓度小于选择晶体管的沟道区的掺杂浓度。
5.根据权利要求1的非易失性存储器，其中一个选择晶体管是串选择晶体管，以及另一选择晶体管是接地选择晶体管。
6.根据权利要求1的非易失性存储器，其中该多个存储晶体管的绝对阈值电压低于每个选择晶体管的绝对阈值电压。
7.根据权利要求2的非易失性存储器，其中该第一类型是p-型。
8.根据权利要求7的非易失性存储器件，还包括：
第一虚拟选择晶体管，位于其中一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的一端；以及
第二虚拟选择晶体管，位于另一选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的另一端。
9.根据权利要求8的非易失性存储器，其中一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是p-型。
10.根据权利要求8的非易失性存储器，其中一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是n-型。
11.根据权利要求1的非易失性存储器，其中多个串联的存储晶体管的端部晶体管和每个选择晶体管之间的源/漏区是第二类型。
12.根据权利要求11的非易失性存储器，其中该第一类型是p-型和该第二类型是n-型。
13.根据权利要求12的非易失性存储器件，还包括：
第一虚拟选择晶体管，位于其中一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的一端；以及
第二虚拟选择晶体管，位于另一选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的另一端。
14.根据权利要求13的非易失性存储器，其中一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是p-型。
15.根据权利要求13的非易失性存储器，其中一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是n-型。
16.一种层叠的非易失性存储器结构，包括：
权利要求1的多个垂直层叠的存储器；以及
该多个垂直层叠存储器的每一个之间的绝缘体。
17.一种系统，包括：
用于接收系统用的数据和从外发送数据到系统的接口；
用于从用户接收输入数据和将输出数据输出到该数据的I/O器件；
用于控制所述系统的操作的控制器；
权利要求1的非易失性存储器，存储由控制器执行的命令；以及
便于接口、I/O器件、控制器以及非易失性存储器之间的数据传送的总线。
18.一种非易失性存储器，包括：
多个串联的存储晶体管，其中源/漏区和其间的沟道区是n-型；以及
至少一个选择晶体管，位于该多个串联的存储晶体管的每个端部，其中该至少一个选择晶体管的每一个的沟道区是p-型。
19.根据权利要求18的非易失性存储器，其中该至少一个选择晶体管的每一个和该串联的多个存储晶体管的端部晶体管之间的源/漏区是n-型。
20.根据权利要求18的非易失性存储器，其中该多个串联的存储晶体管之间的源/漏区的掺杂浓度小于该多个存储晶体管的沟道区的掺杂浓度。
21.根据权利要求18的非易失性存储器，其中该多个串联的存储晶体管之间的源/漏区和沟道区的掺杂浓度小于选择晶体管的沟道区的掺杂浓度。
22.根据权利要求18的非易失性存储器，其中一个选择晶体管是串选择晶体管，以及另一选择晶体管是接地选择晶体管。
23.根据权利要求18的非易失性存储器，其中该多个存储晶体管的绝对阈值电压低于每个选择晶体管的绝对阈值电压。
24.根据权利要求23的非易失性存储器，还包括：
第一虚拟选择晶体管，位于其中一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的一端；以及
第二虚拟选择晶体管，位于另一选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的另一端。
25.根据权利要求24的非易失性存储器，其中一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是p-型。
26.根据权利要求24的非易失性存储器，其中一个选择晶体管和第一虚拟选择晶体管之间的源/漏区以及其它选择晶体管和第二虚拟选择晶体管之间的源/漏区是n-型。
27.一种层叠的非易失性存储器结构，包括：
权利要求18的多个垂直层叠的存储器；以及
在该多个垂直层叠存储器的每一个之间的绝缘体。
28.一种系统，包括：
用于接收系统用的数据和从外部发送数据到系统的接口；
用于从用户接收输入数据和将输出数据输出到数据的I/O器件；
用于控制所述系统的操作的控制器；
权利要求18的非易失性存储器，存储由控制器执行的命令；以及
便于在接口、I/O器件、控制器以及非易失性存储器之间的数据传送的总线。
29.一种制造非易失性存储器的方法，该方法包括：
形成多个串联的存储晶体管的第一类型的源/漏区和沟道区；以及
在该多个串联的存储晶体管的每个端部形成选择晶体管的第一类型的沟道区。
30.根据权利要求29的方法，还包括：
在每个选择晶体管和串联的多个存储晶体管的端部晶体管之间形成第一类型的源/漏区。
31.根据权利要求30的方法，其中该第一类型是p-型。
32.根据权利要求31的方法，还包括：
在其中一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的一端形成第一虚拟选择晶体管；以及
在另一选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的另一端形成第二虚拟选择晶体管。
33.根据权利要求32的方法，还包括：
在其中一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成p-型的源/漏区。
34.根据权利要求32的方法，还包括：在其中一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成n-型的源/漏区。
35.根据权利要求29的方法，还包括：
在每个选择晶体管和多个串联的存储晶体管的端部晶体管之间形成第二类型的源/漏区。
36.如权利要求35的方法，其中该第一类型是p-型和第二类型是n-型。
37.根据权利要求36的方法，还包括：
在其中一个选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的一端形成第一虚拟选择晶体管；以及
在另一选择晶体管和多个串联的存储晶体管之间的多个串联的存储晶体管的另一端形成第二虚拟选择晶体管。
38.根据权利要求37的方法，还包括：在其中一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成p-型的源/漏区。
39.根据权利要求37的方法，还包括：
在其中一个选择晶体管和第一虚拟选择晶体管之间以及在其它选择晶体管和第二虚拟选择晶体管之间形成n-型源/漏区。
CN2007101988174A 2006-12-07 2007-12-07 存储器件及其制造方法 Active CN101197379B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR1020060123972 2006-12-07
KR10-2006-0123972 2006-12-07
KR1020060123972A KR100876082B1 (ko) 2006-12-07 2006-12-07 메모리 소자 및 그 형성 방법
US11/976,389 2007-10-24
US11/976,389 US7808036B2 (en) 2006-12-07 2007-10-24 Memory device and method of fabricating the same

Publications (2)

Publication Number Publication Date
CN101197379A true CN101197379A (zh) 2008-06-11
CN101197379B CN101197379B (zh) 2011-04-06

Family

ID=39496944

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101988174A Active CN101197379B (zh) 2006-12-07 2007-12-07 存储器件及其制造方法

Country Status (5)

Country Link
US (2) US7808036B2 (zh)
JP (1) JP2008147664A (zh)
KR (1) KR100876082B1 (zh)
CN (1) CN101197379B (zh)
TW (1) TW200834891A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621078A (zh) * 2008-06-30 2010-01-06 三星电子株式会社 具有多层隧道绝缘体的存储器单元晶体管及存储器器件
CN101751997B (zh) * 2008-11-27 2014-06-11 三星电子株式会社 快闪存储器件及其编程/擦除方法
CN111354389A (zh) * 2018-12-21 2020-06-30 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278178B2 (en) 2008-09-19 2012-10-02 Hynix Semiconductor Inc. Nonvolatile memory device and method of manufacturing the same
KR101129159B1 (ko) * 2009-05-25 2012-04-12 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법
KR101539399B1 (ko) * 2008-09-24 2015-07-24 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8692310B2 (en) * 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP2010219099A (ja) 2009-03-13 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8541832B2 (en) 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
KR101759926B1 (ko) * 2009-07-23 2017-07-21 삼성전자주식회사 메모리 반도체 장치, 그 제조 방법 및 동작 방법
KR101692451B1 (ko) * 2010-05-24 2017-01-04 삼성전자주식회사 메모리 반도체 장치 및 그 동작 방법
EP2393115A1 (en) * 2010-06-03 2011-12-07 Nxp B.V. Memory cell
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8742481B2 (en) * 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
JP7234568B2 (ja) 2018-10-23 2023-03-08 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及びその製造方法
JP2020123009A (ja) * 2019-01-29 2020-08-13 キオクシア株式会社 計算装置、シミュレーション支援装置、及びプログラム
CN112634965B (zh) 2019-11-13 2022-11-04 长江存储科技有限责任公司 执行编程操作的方法及相关的存储器件
US11195835B2 (en) * 2019-12-26 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
KR20230068091A (ko) * 2021-11-10 2023-05-17 한양대학교 산학협력단 3차원 메모리 어레이 및 그 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JPH07115177A (ja) 1993-10-15 1995-05-02 Sony Corp 半導体不揮発性記憶装置
KR100195198B1 (ko) 1995-12-27 1999-06-15 윤종용 비휘발성 메모리 소자의 벌크영역 형성방법
US5814854A (en) * 1996-09-09 1998-09-29 Liu; David K. Y. Highly scalable FLASH EEPROM cell
JPH10189920A (ja) * 1996-12-27 1998-07-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US6812521B1 (en) * 1999-11-16 2004-11-02 Advanced Micro Devices, Inc. Method and apparatus for improved performance of flash memory cell devices
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
US6853029B2 (en) * 2001-05-28 2005-02-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with multi-layer gate structure
DE10228768A1 (de) 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US20060180851A1 (en) * 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6925008B2 (en) 2001-09-29 2005-08-02 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors
KR100437466B1 (ko) 2001-12-27 2004-06-23 삼성전자주식회사 비휘발성 메모리소자 및 그 제조방법
US20040241926A1 (en) * 2002-08-26 2004-12-02 Jhyy-Cheng Liou Contactless mask progammable rom
JP4005895B2 (ja) * 2002-09-30 2007-11-14 株式会社東芝 不揮発性半導体メモリ装置
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR20040079057A (ko) 2003-03-06 2004-09-14 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조 방법
JP2005268621A (ja) * 2004-03-19 2005-09-29 Toshiba Corp 半導体集積回路装置
JP2006073939A (ja) * 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4498198B2 (ja) * 2005-04-12 2010-07-07 株式会社東芝 不揮発性半導体記憶装置
US7601998B2 (en) * 2006-09-14 2009-10-13 Samsung Electronics Co., Ltd. Semiconductor memory device having metallization comprising select lines, bit lines and word lines

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621078A (zh) * 2008-06-30 2010-01-06 三星电子株式会社 具有多层隧道绝缘体的存储器单元晶体管及存储器器件
CN101751997B (zh) * 2008-11-27 2014-06-11 三星电子株式会社 快闪存储器件及其编程/擦除方法
CN111354389A (zh) * 2018-12-21 2020-06-30 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法
CN111354389B (zh) * 2018-12-21 2023-09-26 爱思开海力士有限公司 半导体装置以及该半导体装置的制造方法

Also Published As

Publication number Publication date
US20080135912A1 (en) 2008-06-12
CN101197379B (zh) 2011-04-06
US8334562B2 (en) 2012-12-18
US20100327371A1 (en) 2010-12-30
KR100876082B1 (ko) 2008-12-26
TW200834891A (en) 2008-08-16
KR20080052020A (ko) 2008-06-11
US7808036B2 (en) 2010-10-05
JP2008147664A (ja) 2008-06-26

Similar Documents

Publication Publication Date Title
CN101197379B (zh) 存储器件及其制造方法
US7212434B2 (en) Semiconductor memory device with MOS transistors, each including a floating gate and a control gate, and a memory card including the same
US7177190B2 (en) Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
CN101303892B (zh) 操作包括负增量阶跃脉冲编程的存储装置的方法及装置
JP3863485B2 (ja) 不揮発性半導体記憶装置
US7369438B2 (en) Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
US8462558B2 (en) Program and erase methods for nonvolatile memory
US7499330B2 (en) Programming method for NAND EEPROM
US7940567B2 (en) Programming methods for nonvolatile memory
US7450418B2 (en) Non-volatile memory and operating method thereof
US7936611B2 (en) Memory device and method of operating and fabricating the same
US6243293B1 (en) Contacted cell array configuration for erasable and programmable semiconductor memories
JP2009245556A (ja) 半導体記憶装置
US7180789B2 (en) Semiconductor memory device with MOS transistors, each having a floating gate and a control gate, and memory card including the same
US7924626B2 (en) Efficient erase algorithm for SONOS-type NAND flash
US7262457B2 (en) Non-volatile memory cell
US7190623B2 (en) Non-volatile memory cell and method of operating the same
US20050179095A1 (en) Non-volatile memory cell
US6954376B2 (en) Non-volatile semiconductor memory array structure and operations
CN101232048A (zh) 存储器件及其操作和制造方法
JP2011192346A (ja) 半導体メモリ
Van Houdt Flash memory: a challenged memory technology

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant