KR20080052020A - 메모리 소자 및 그 형성 방법 - Google Patents

메모리 소자 및 그 형성 방법 Download PDF

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Abstract

메모리 셀에 연결된 선택 소자의 문턱전압은 상기 메모리 셀의 문턱전압보다 상대적으로 크며, 상기 메모리 셀의 게이트 아래의 채널 영역과 상기 메모리 셀의 게이트 바깥쪽의 소스/드레인 영역은 동일한 도전형을 나타낸다.
Figure P1020060123972
플래시 메모리, 짧은 채널 효과, 셀프 부스팅(self boosting)

Description

메모리 소자 및 그 형성 방법{MEMORY DEVICE AND METHOD OF FORMING THEREOF}
도 1은 본 발명의 제1 실시예에 따른 메모리 소자를 개략적으로 도시한다.
도 2는 본 발명의 제2 실시예에 따른 메모리 소자를 개략적으로 도시한다.
도 3은 본 발명의 제3 실시예에 따른 메모리 소자를 개략적으로 도시한다.
도 4는 본 발명의 제4 실시예에 따른 메모리 소자를 개략적으로 도시한다.
도 5는 본 발명의 실시예들에 따른 메모리 소자의 전계효과 소스/드레인 영역을 설명하기 위한 도면이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따라 도 1에 도시된 것 같은 본 발명의 제1실시예에 따른 플래시 메모리 소자 형성 방법을 설명하기 위한 도면들이다.
도 11 내지 도 14는 본 발명의 일 실시예에 따른 도 2에 도시된 것 같은 낸드 플래시 메모리 소자를 형성하는 방법을 설명하기 위한 도면들이다.
도 15 및 도 16은 본 발명의 또 다른 실시예에 따른 도 2에 도시된 것 같은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자 형성 방법을 설명하기 위한 도면들이다.
도 17 및 도 18은 본 발명의 또 다른 실시예에 따른 도 2에 도시된 것 같은 낸드 플래시 메모리 소자를 형성하는 방법을 설명하기 위한 도면들이다.
도 19는 본 발명의 실시예들에 따른 메모리 소자의 온-전류 특성을 나타내는 그래프이다.
도 20은 본 발명의 일 실시예에 따른 낸드 플래시 메모리 소자의 등가회로도이다.
도 21은 본 발명의 일 실시예에 따른 더미 워드라인을 갖는 낸드 플래시 메모리 소자를 개략적으로 도시한다.
도 22는 도 21의 낸드 플래시 메모리 소자에 대한 등가회로도이다.
본 발명은 메모리 소자에 관련된 것으로서, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성 방법에 관련된 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라 접합 누설 전류의 증가, 펀치쓰루(punch through), 드레인 기인 장벽 감소(Drain Induced Barrier Lowering) 등 짧은 채널 효과(short channel effect)와 관련된 문제들이 메모리 소자의 신뢰성을 저하하고 있다. 또, 메모리 소자의 집적도가 증가함에 따라, 메모리 소자의 프로그램 동작에서 프로그램되는 메모리 셀 뿐만 아니라 프로그램되지 말아야 할 메모리 셀도 프로그램되는 프로그램 간섭(program disturbance)이 발생할 수 있다.
본 발명의 실시예들은 우수한 특성의 메모리 소자 및 그 형성 방법을 제공한다.
본 발명의 일 실시예에 따른 메모리 소자는 기판 상에 배치된 게이트 절연막과 선택 게이트를 포함하는 선택 트랜지스터와 상기 선택 트랜지스터에 직렬로 연결되며, 각각이 상기 기판 상에 배치된 메모리막 그리고 셀 게이트를 포함하는 복수 개의 메모리 트랜지스터를 포함할 수 있다. 상기 셀 게이트들 사이의 소스/드레인 영역은 상기 셀 게이트 아래의 채널 영역의 불순물의 도전형과 동일한 불순물을 포함할 수 있다. 상기 선택 게이트 아래의 채널 영역은 상기 셀 게이트 아래의 채널 영역의 불순물과 동일한 도전형의 그리고 더 높은 농도의 불순물을 포함하거나 반대 도전형의 불순물을 포함할 수 있다.
본 발명의 일 실시예에 따른 낸드 플래시 메모리 소자는 기판 상에 게이트 절연막을 사이에 두고 배치된 제1 선택 라인과 제2 선택 라인과 상기 제1 선택 라인과 상기 제2 선택 라인 사이의 기판 상에 메모리막을 사이에 두고 배치된 복수 개의 워드라인을 포함할 수 있다. 상기 워드라인들 사이의 소스/드레인 영역은 상기 워드라인 아래의 채널 영역과 동일한 도전형의 불순물을 포함할 수 있다. 상기 제1 선택 라인과 상기 제2 선택 라인 아래의 채널 영역은 상기 워드라인들 사이의 소스/드레인 영역과 동일한 도전형의 더 높은 농도의 불순물을 포함하거나 반대 도전형의 불순물을 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 소자는 기판 상에 게이트 절연막을 사이 에 두고 배치된 선택 게이트를 포함할 수 있다. 상기 기판 상에 메모리막을 사이에 두고 서로 떨어져서 복수 개의 셀 게이트가 배치된다. 대응하는 셀 게이트 아래의 기판 제1 불순물 영역이 위치한다. 상기 셀 게이트들 사이의 기판에 제2 불순물 영역이 위치한다. 상기 선택 게이트 아래의 기판에 제3 불순물 영역이 위치한다. 상기 제2 불순물 영역들 중 적어도 하나의 제2 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형을 나타낸다. 상기 제3 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형의 높은 농도를 나타내거나 반대 도전형을 나타낸다.
본 발명의 일 실시예에 따른 메모리 소자 형성 방법은 메모리 트랜지스터를 위한 기판의 채널 영역과 소스/드레인 영역에 제1 불순물 이온을 주입하고, 선택 트랜지스터를 위한 상기 기판의 채널 영역에 제2 불순물 이온을 주입하는 것을 포함할 수 있다. 대응하는 채널 영역 상에 상기 선택 트랜지스터를 위한 선택 게이트와 상기 메모리 트랜지스터를 위한 셀 게이트가 형성된다. 상기 메모리 트랜지스터의 채널 영역과 소스/드레인 영역이 상기 선택 트랜지스터의 채널 영역과 동일한 도전형의 낮은 불순물 농도를 나타내도록 또는 반대 도전형을 나타내도록 상기 제1 불순물 이온 주입과 상기 제2 불순물 이온 주입의 농도 그리고/또는 도전형이 결정된다.
이하 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있 도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막질 등을 기술하기 위해서 사용되었지만, 이들 영역, 막질 등이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한, 이 용어들은 단지 어느 소정 영역, 막질 등을 다른 영역, 막질 등과 구별시키기 위해서 사용되었을 뿐이다. 예를 들어, 어느 한 실시 예에의 제1 영역으로 언급된 것이 다른 실시 예에서는 제2 영역으로 언급될 수도 있다. 본 명세서에서 '가 그리고/또는 나' 라는 표현은 '가 그리고 나, 또는 가 또는 나'를 의미하는 것으로 이해되어야 한다.
본 명세서에서 언급되는 '반도체 기판' 또는 '기판'은 임의의 반도체에 기초한 구조를 가리킬 수 있다. 상기 반도체에 기초한 구조는 실리콘, 절연층 상에 실리콘이 위치하는 에스오아이(SOI:silicon-on-insulator), 사파이어 상에 실리콘이 위치하는 에스오에스(SOS:silicon-on-sapphire), 실리콘-게르마늄, 도핑 또는 도핑 되지 않은 실리콘, 에피탁시 성장 기술에 의해 형성된 에피탁시층, 다른 반도체 구조를 포함할 수 있다.
본 발명의 실시예들은 메모리 소자 및 그 형성 방법에 관련된 것이다. 본 발명의 실시예들에서 메모리 소자는 선택 트랜지스터와 여기에 결합한 메모리 셀을 포함할 수 있다. 본 발명의 실시예들에서, 메모리 셀은 전계효과 트랜지스터와 유 사한 구조를 나타낼 수 있다. 메모리 셀이 트랜지스터와 유사한 구조를 나타내는 것을 고려하여 메모리 셀은 셀 트랜지스터, 메모리 트랜지스터, 혹은 메모리 셀 트랜지스터 등으로 불릴 수 있다.
본 발명의 실시예들의 메모리 소자에서, 두 선택 트랜지스터들 사이에 직렬로 복수 개의 메모리 트랜지스터들이 연결될 수 있다. 예를 들어, 본 발명의 실시예들은 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 복수 개의 메모리 트랜지스터들이 직렬로 연결된 낸드 플래시 메모리 소자를 제공할 수 있다.
본 발명의 실시예들에서, 메모리 트랜지스터는 기판의 활성영역 상에 배치된 메모리막과 게이트를 포함할 수 있다. 본 발명의 실시예들에서 선택 트랜지스터는 기판의 활성영역 상에 배치된 게이트 절연막과 게이트를 포함할 수 있다. 본 발명의 실시예들에서, 메모리 트랜지스터의 게이트와 선택 트랜지스터의 게이트를 구별하기 위해서 메모리 트랜지스터의 게이트를 '셀 게이트' 혹은 '메모리 게이트' 혹은 '메모리 셀 게이트'라 언급할 수 있고, 선택 트랜지스터의 게이트를 '선택 게이트'라 언급할 수 있다. 본 발명의 실시예들에서, 셀 게이트들 사이의 활성영역을 '소스/드레인 영역'이라고 언급할 수 있다. 즉, 셀 게이트 양측의 활성영역을 '소스/드레인 영역'이라고 언급할 수 있다. 마찬가지로, 선택 게이트 양측의 활성영역을 '소스/드레인 영역'이라고 언급할 수 있다.
본 발명의 실시예들에서, 셀 게이트 아래의 기판의 채널 영역에 반전층을 형성하기 위해 (채널을 도통하기 위해) 셀 게이트에 인가하는 셀 게이트 전압에 의한 기생전계(parasitic electric filed)에 의해서 메모리 트랜지스터의 소스/드레인 영역에도 반전층이 형성되어 채널이 도통한다. 즉, 셀 게이트 전압에 의한 프린지 필드(fringe field)에 의해 메모리 트랜지스터의 소스/드레인 영역에 반전층이 형성된다. 셀 게이트 전압에 의한 기생전계에 의해 소스/드레인 영역에 반전층이 형성되는 것을 고려하여, 본 발명의 실시예들에서 메모리 트랜지스터의 소스/드레인 영역을 '전계효과 소스/드레인 영역'이라 부를 수 있다.
본 발명의 실시예들에서, 프린지 필드에 의해서 소스/드레인 영역에 반전층이 형성되도록, 메모리 트랜지스터의 소스/드레인 영역은 기판의 도전형 (또는 웰 또는 활성영역)의 도전형과 동일한 도전형의 불순물을 포함할 수 있다. 즉, 메모리 트랜지스터의 소스/드레인 영역은 메모리 트랜지스터의 채널 영역의 불순물의 도전형과 동일한 도전형의 불순물을 포함할 수 있다. 따라서, 본 발명의 일 실시예에서, 메모리 트랜지스터의 소스/드레인 영역에서 통상적인 pn 접합 같은 접합 영역은 근본적으로 발생하지 않고 따라서 고집적화에 따른 접합 누설 전류를 근본적으로 억제할 수 있다. 메모리 트랜지스터의 소스/드레인 영역에서의 전계효과에 의한 반전층의 형성을 보다 용이하게 하기 위해서, 소스/드레인 영역의 불순물 농도가 채널 영역의 불순물 농도보다 상대적으로 더 높을 수도 있다.
본 발명의 실시예들에서, 메모리 트랜지스터의 문턱전압의 절대값은 선택 트랜지스터의 문턱전압의 절대값보다 작을 수 있다. 여기서 메모리 트랜지스터의 문턱전압은 메모리 트랜지스터의 메모리막에 전하가 트랩되지 않은 상태에서의, 예를 들어 기판으로부터 전하가 메모리막에 트랩되지 않은 상태에서의 문턱전압을 가리킬 수 있다.
문턱전압의 차이를 두기 위해서, 예를 들어 선택 트랜지스터의 채널 영역의 불순물 도핑 농도보다 메모리 트랜지스터의 채널 영역의 불순물 도핑 농도를 상대적으로 더 낮게 할 수 있다. 예컨대, 선택 트랜지스터 및 메모리 트랜지스터의 채널 영역과 메모리 트랜지스터의 소스/드레인 영역을 p형의 불순물로 형성하되, 선택 트랜지스터의 채널 영역의 p형 불순물이 메모리 트랜지스터의 채널 영역 및 소스/드레인 영역의 p형 불순물보다 더 높은 농도로 형성할 수 있다.
또는 문턱전압의 차이를 두기 위해서, 선택 트랜지스터의 채널 영역의 불순물과 메모리 트랜지스터의 채널 영역의 불순물의 도전형을 반대로 할 수 있다. 예컨대, p형 기판 (웰 또는 활성영역)을 사용할 때, 선택 트랜지스터의 채널 영역과 소스/드레인 영역은 p형 불순물로 형성하고, 메모리 트랜지스터의 채널 영역은 n형 불순물로 형성할 수 있다. 이때, 메모리 트랜지스터의 채널 영역 및 소스/드레인 영역의 n형 불순물 농도는 반전층이 형성되지 않을 정도의 낮은 농도를 가지도록 설정될 수 있다. 예를 들어, 셀 게이트 전압에 의해서 소스/드레인 영역에 반전층이 형성되도록 소스/드레인 영역의 n형 불순물 농도가 설정될 수 있다.
도 1은 본 발명의 제1실시예에 따른 낸드 플래시 메모리 소자와 이에 대응하는 등가회로도를 개략적으로 도시한다. 이하의 실시예들에서는 단지 예시적으로 p형 기판을 예로 들어 설명을 한다. 도 1을 참조하면, 낸드 플래시 메모리 소자는 p형 기판(10)의 활성영역 상에 구체적으로는 p형 웰(10p) 상에 스트링 선택 게이트(30s1)와 접지 선택 게이트(30s2), 그리고 이들 사이에 배치된 복수 게의 셀 게이 트(30c)를 구비한다. 셀 게이트(30c0 ~ 30cn -1)들 사이의 활성영역 (즉, 소스/드레인 영역)(40S/D)과 셀 게이트 아래의 활성영역 (즉, 채널 영역)(40cC)은 p형의 불순물을 포함한다. 여기서, 대응하는 셀 게이트와 그 양측의 소스/드레인 영역이 메모리 트랜지스터를 구성한다. 메모리 트랜지스터의 소스/드레인 영역(40S/D)과 채널 영역(40cC)은 동일한 도전형을 나타낸다. 그리고 메모리 트랜지스터의 소스/드레인 영역(40S/D)의 p형 불순물의 농도는 채널 영역(40cC)의 p형 불순물의 농도와 동일하거나 더 낮을 수 있다. 이 같은 본 발명의 일 실시예의 메모리 트랜지스터에 따르면, 셀 게이트(30c)에 인가되는 전압에 의해서 채널 영역(40cC)에 반전층이 형성되고 또한 셀 게이트(30c)에 인가되는 전압에 의한 프린지 필드에 의해서 소스/드레인 영역(40S/D)에 반전층이 형성된다. 본 실시예에 따르면, 메모리 트랜지스터의 소스/드레인 영역(40S/D)과 채널 영역(40cC)은 동일한 도전형이기 때문에, 근본적으로 pn 접합은 발생하지 않는다. 따라서, 소자의 집적도 증가에 따른 메모리 트랜지스터에서 짧은 채널 효과와 관련한 문제, 예를 들어 pn 접합과 관련된 누설 전류 문제, 펀치쓰루 문제, 드레인 기인 배리어 강하 문제 등을 방지할 수 있다. 또 본 실시예에 따르면, 메모리 트랜지스터의 소스/드레인 영역(40S/D)과 채널 영역(40cC)은 기판(10) 또는 웰(10p)과 동일한 도전형을 나타낼 수 있다.
셀 게이트(30c)와 활성영역 사이에는 메모리막(20c)이 위치한다. 이메모리막(20)은 예를 들어 활성영역 상에 차례로 적층된 터널 절연막, 전하 트랩막, 그리고 제어 절연막을 포함할 수 있다. 전하 트랩막은 예를 들어 실리콘질화막, 알루미 늄산화막(Al2O3), 하프늄산화막(HfO), 하프늄알루미늄산화막(HfAlO), 하프늄실리콘산화막(HfSiO) 등과 같이 전하의 트랩 밀도(trap density)가 많은 절연체, 도핑된 폴리실리콘, 금속(Metal), 그리고 이 물질들의 나노크리스탈, 혹은 이들의 조합을 포함할 수 있다. 셀 게이트(30c)에 적절한 전압이 인가되면 터널 절연막을 통해서 기판과 전하 트랩막 사이에 전하의 이동이 야기되며, 전하 트랩막에 전하의 트랩 유무, 트랩 위치, 트랩되는 양 등에 따라서 메모리 트랜지스터의 문턱전압이 적어도 구별가능한 둘 이상의 상태를 나타낼 수 있다.
그리고 스트링 선택 게이트(30s1)와 접지 선택 게이트(30s2) 아래의 채널 영역(40s1C, 40s2C)은 메모리 트랜지스터의 채널 영역(40cC) 및 소스/드레인 영역(40S/D)과 동일한 도전형인 p형 불순물을 포함한다. 셀 게이트(30c0) 맞은편의 스트링 선택 게이트(30s1)에 인접한 소스/드레인 영역(47S/D)은 n형 불순물을 포함한다. 마찬가지로 셀 게이트(30cn-1) 맞은편의 접지 선택 게이트(30s2)에 인접한 소스/드레인 영역(45S/D)은 n형 불순물을 포함한다. 한편, 스트링 선택 게이트(30s1)와 여기에 인접한 셀 게이트(30c0) 사이의 소스/드레인 영역(43S/D)과 접지 선택 게이트(30s2)와 여기에 인접한 셀 게이트(30cn-1) 사이의 소스/드레인 영역(41S/D)은 n형 불순물을 포함할 수 있다. 여기서, 스트링 선택 게이트(30s1)와 그 양측의 소스/드레인 영역들(47S/D, 43S/D)이 스트링 선택 트랜지스터를 구성하고, 마찬가지로 접 지 선택 게이트(30s2)와 그 양측의 소스/드레인 영역들(45S/D, 41S/D)이 접지 선택 트랜지스터를 구성한다. 본 발명의 일 실시예에서, 셀 게이트에 인접한 선택 트랜지스터들의 소스/드레인 영역(41S/D, 43S/D)은 셀 게이트 맞은 편의 선택 트랜지스터들의 소스/드레인 영역(45S/D, 47S/D)의 불순물 농도보다 상대적으로 낮을 수 있다. 또, 선택 트랜지스터들의 특성 향상을 위해서, 예를 들어 짧은 채널 효과에 따른 문제점을 줄이기 위해서, 선택 게이트(30s1, 30s2)와 여기에 인접한 셀 게이트 (30c0, 30cn -1) 사이의 선택 트랜지스터들의 소스/드레인 영역(43S/D, 41S/D)에서, 셀 게이트에 인접한 부분의 농도는 선택 게이트에 인접한 농도보다 더 높을 수 있다. 스트링 선택 게이트(30s1) 와 기판의 활성영역 사이에는 게이트 절연막(20s1)이 있고, 접지 선택 게이트(30s2)와 기판의 활성영역 사이에는 게이트 절연막(20s2)이 있다. 이 선택 트랜지스터들의 게이트 절연막(20s1, 20s2)은 메모리 트랜지스터의 메모리막과 동일한 구조 혹은 다른 구조를 나타낼 수 있다.
본 실시예에서, 메모리 트랜지스터의 채널 영역(40cC) 그리고/또는 소스/드레인 영역(40S/D)의 p형 불순물의 농도는 스트링 선택 트랜지스터의 채널 영역(40s1C) 그리고/또는 접지 선택 트랜지스터의 채널 영역(40s2C)의 p형 불순물의 농도 보다 낮을 수 있다. 예를 들어 메모리 트랜지스터의 메모리막(20c)에 (구체적으로는 메모리막(20c)의 전하 트랩막에) 전하가 트랩되지 않은 상태에서의 메모리 트랜지스터의 문턱전압이 스트링 선택 트랜지스터 그리고/또는 접지 선택 트랜지스 터의 문턱전압보다 작을 수 있다. 본 실시예에 따르면, 메모리 트랜지스터의 채널 영역의 불순물 농도가 낮아 셀 게이트-채널 영역의 용량성 결합(capacitive coupling)이 낮기 때문에, 낸드형 플래시 메모리 소자에서 프로그램 동작시 프로그램되지 않아야 할 메모리 트랜지스터들의 채널 영역의 전위를 높게 형성할 수 있고, 이에 따라 프로그램 간섭(program disturbance) 특성을 개선할 수 있다. 한편, 선택 트랜지스터 특히 스트링 선택 트랜지스터의 p형 채널 영역(40s1C)은 상대적으로 메모리 트랜지스터의 p형 채널 영역(40cC) 보다 농도가 높아, 낸드형 플래시 메모리 소자에서 프로그램 동작시 프로그램되지 않아야할 메모리 트랜지스터들에서 셀프 부스팅(self boosting)으로 상승한 채널 전위를 유지할 수 있다. 또 본 실시예에 따르면, 메모리 트랜지스터의 소스/드레인 영역(40S/D)의 p형 불순물 농도가 감소하여, 메모리 트랜지스터의 셀 게이트(30c)에 인가되는 전압에 의한 기생전계에 의해 소스/드레인 영역(40S/D)을 충분히 반전시킬 수 있어, 메모리 트랜지스터의 온-전류(on-current)를 증가시킬 수 있다. 더 나아가서, 메모리 트랜지스터의 소스/드레인 영역(40S/D)에서 더욱 확실한 반전층 형성을 위해서 소스/드레인 영역(40S/D)의 p형 불순물 농도를 채널 영역(40cC)의 p형 불순물 농도보다 상대적으로 더 낮게 형성할 수도 있다.
본 실시예에서, 스트링 선택 트랜지스터의 소스/드레인 영역(47S/D)에는 비트라인(80)이 연결되고 접지 선택 트랜지스터의 소스/드레인 영역(45S/D)에는 공통 소스 라인(50)이 연결된다. 비트라인(80)은 예를 들어 층간 절연막(60)을 관통하는 비트라인 코택트(70)를 통해서 소스/드레인 영역(47S/D)에 전기적으로 연결될 수 있다.
도 1의 지면을 관통하는 방향으로 메모리 트랜지스터 및 선택 트랜지스터들이 배치될 수 있다. 이때, 스트링 선택 게이트는 도 1의 지면을 관통하는 방향으로 연장하여 인접한 스트링 선택 게이트들은 서로 연결되어 스트링 선택 라인(SSL)을 형성할 수 있다. 마찬가지로, 접지 선택 게이트는 도 1의 지면을 관통하는 방향으로 연장하여 인접한 접지 선택 게이트들은 서로 연결되어 접지 선택 라인(GSL)을 형성할 수 있다. 그리고 셀 게이트 역시 도 1의 지면을 관통하는 방향으로 연장하여 인접한 셀 게이트들은 서로 연결되어 워드라인(WL)을 형성할 수 있다. 이와 다르게, 별도의 워드라인이 구비되어 도 1의 지면을 관통하는 방향의 셀 게이트들에 전기적으로 연결될 수 있다. 접지 선택 라인과 스트링 선택 라인 역시 이와 동일한 방식으로 별도로 구비될 수 있다. 셀 게이트, 선택 게이트들은 예를 들어 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속질화물, 도전성 금속 산화물, 또는 이들의 조합으로 형성될 수 있다.
도 2는 본 발명의 제2실시예에 따른 낸드 플래시 메모리 소자와 이에 대응하는 등가회로도를 개략적으로 도시한다. 도 1을 참조하여 설명을 한 제1실시예와 달리, 제2실시예에서는 메모리 트랜지스터의 채널 영역(400cC)과 소스/드레인 영역(400S/D)의 불순물이 동일한 n형을 나타낸다. 메모리 트랜지스터의 소스/드레인 영역(400S/D)의 n형 불순물의 농도는 스트링 선택 게이트(30s1)와 여기에 인접한 셀 게이트(30c0) 사이의 소스/드레인 영역(43S/D)의 n형 불순물의 농도보다 더 낮을 수 있다. 마찬가지로, 메모리 트랜지스터의 소스/드레인 영역(400S/D)의 n형 불순물의 농도는 접지 선택 게이트(30s2)와 여기에 인접한 셀 게이트(30cn-1) 사이의 소스/드레인 영역(41S/D)의 n형 불순물의 농도보다 더 낮을 수 있다. 또, 선택 트랜지스터의 특성 향상을 위해서, 선택 게이트(30s2, 30s1)와 여기에 인접한 셀 게이트(30cn-1 , 30c0) 사이의 선택 트랜지스터들의 소스/드레인 영역(41S/D, 43S/D)에서, 셀 게이트에 인접한 부분의 농도는 선택 게이트에 인접한 농도보다 더 높을 수 있다. 도 1을 참조하여 설명을 한 제1실시예와 동일하게 제2실시예에서도, 셀 게이트(30c)에 인가되는 전압에 의해서 소스/드레인 영역(400S/D)에 반전층이 형성될 수 있다. 일 실시예에 있어서, 메모리 트랜지스터의 메모리막에 전하가 트랩되지 않은 상태에서의 문턱전압이 음의 값이 되도록 메모리 트랜지스터의 채널 영역(400cC)의 n형 불순물 농도가 결정될 수 있다.
또, 메모리 트랜지스터의 소스/드레인 영역(400S/D)과 채널 영역(400cC)의 n형 불순물은 선택 트랜지스터들의 채널 영역(40s1C, 40s2C)의 p형 불순물과 반대 도전형을 나타낸다. 예를 들어 선택 트랜지스터의 문턱전압은 메모리 트랜지스터의 메모리막(20c)에 구체적으로는 메모리막(20c)의 전하 트랩막에 전하가 트랩되지 않은 상태에서의 메모리 트랜지스터의 문턱전압보다 높을 수 있다.
도 3은 본 발명의 제3실시예에 따른 플래시 메모리 소자를 개략적으로 도시 한다. 제3실시예의 플래시 메모리 소자는, 도 1의 메모리 소자의 변형으로서, 스트링 선택 게이트(30s1)와 여기에 인접한 셀 게이트(30c0) 사이의 소스/드레인 영역(43S/D)이 메모리 트랜지스터의 채널 영역(40cC)의 불순물과 동일한 도전형 예를 들어 p형을 나타내는 것 그리고/또는 접지 선택 게이트(30s2)와 여기에 인접한 셀 게이트(30cn -1) 사이의 소스/드레인 영역(41S/D)이 메모리 트랜지스터의 채널 영역(40cC)의 불순물과 동일한 도전형 예를 들어 p형을 나타내는 것을 제외하고는 제1실시예의 플래시 메모리 소자와 실질적으로 동일하다.
도 4는 본 발명의 제4실시예에 따른 플래시 메모리 소자를 개략적으로 도시한다. 제4실시예의 플래시 메모리 소자는, 도 2의 낸드 플래시 메모리 소자의 변형으로서, 스트링 선택 게이트(30s1)와 여기에 인접한 셀 게이트(30c0) 사이의 소스/드레인 영역(43S/D)이 메모리 트랜지스터의 채널 영역(400cC)의 불순물과 동일한 도전형 예를 들어 n형을 나타내는 것 그리고/또는 접지 선택 게이트(30s2)와 여기에 인접한 셀 게이트(30cn-1) 사이의 소스/드레인 영역(41S/D)이 메모리 트랜지스터의 채널 영역(400cC)의 불순물과 동일한 도전형 예를 들어 n형을 나타내는 것을 제외하고는 제2실시예의 플래시 메모리 소자와 실질적으로 동일하다.
도 5는 본 발명의 실시예에 따른 메모리 트랜지스터의 전계효과 소스/드레인 영역을 설명하기 위한 모식도이다. 도 5를 참조하면, 비선택 메모리 트랜지스터들(MTn -1, MTn +1)의 셀 게이트(Wn -1, Wn +1)에 인가된 전압(Vr_pass)에 의해 채널 영역에 반전층(410)이 형성되고 또한 셀 게이트에 인가된 전압에 의해 유도된 프린지 필드(90)에 의해서 소스/드레인 영역에 반전층(430)이 형성된다. 이 구조에 따르면, 접합 누설이 전혀 없고 짧은 채널 효과와 관련된 문제들이 근본적으로 방지될 수 있다. 한편, 선택 트랜지스터가 어떠한 상태인지(프로그램 상태인지 혹은 소거 상태인지)에 따라, 선택 메모리 트랜지스터(MTn)에 인가된 전압(Vsel)에 의해 선택 트랜지스터의 채널 영역(40cC)에 반전층이 형성되거나 (채널이 도통되거나) 반전층이 형성되지 않을 수 있다 (채널이 도통되지 않을 수 있다). 채널의 도통 여부를 감지(sensing)하여 메모리 트랜지스터에 저장된 정보가 예를 들어 '0'인지 '1'인지 판단된다.
도 6 내지 도 10은 본 발명의 일 실시예에 따라 도 1에 도시된 것 같은 본 발명의 실시예에 따른 플래시 메모리 소자 형성 방법을 설명하기 위한 도면들이다. 도 6을 참조하여, 기판(10)에 p형 웰(10p)을 형성하고 소자분리공정을 진행하여 활성영역을 한정하고, p형의 불순물, 예를 들어 B 또는 BF2 이온을 주입하여 메모리 트랜지스터의 채널 영역과 소스/드레인 영역에 그리고 선택 트랜지스터의 채널 영역과 소스/드레인 영역을 포함하여 기판에 제1농도의 p형 불순물 영역(40)을 형성한다. 메모리 트랜지스터를 위한 제1농도의 p형 소스/드레인 영역 및 제1농도의 p형 채널 영역이 형성된다. 여기서, p형 웰 형성 공정과 소자분리공정의 순서는 뒤바뀔 수 있다.
도 7을 참조하면, 스트링 선택 트랜지스터 그리고/또는 접지 선택 트랜지스 터의 채널 영역에 선택적으로 p형 불순물 이온을 주입하여 제1농도의 p형 불순물 영역(40)보다 농도가 높은 제2농도의 p형 채널 영역(40s1C, 40s2C)을 형성한다. 예를 들어, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 채널 영역을 노출하는 제1 마스크(110)를 형성한다. 노출된 채널 영역 (이미 제1농도의 p형 불순물 이온이 주입되어 있었음)에 추가적으로 p형 불순물, 예를 들어 B 또는 BF2 이온을 주입하여 상기 제1농도보다 높은 제2농도의 p형 채널 영역(40s1C, 40s2C)을 형성한다.
도 8을 참조하면, 터널 절연막, 메모리막, 제어 절연막 그리고 게이트용 도전막을 차례로 형성한 후 패터닝 공정을 진행하여 스트링 선택 게이트(30s1)(혹은 스트링 선택 라인), 복수 개의 셀 게이트(30c0 ~ 30cn -1)(혹은 워드라인), 접지 선택 게이트(30s2)(혹은 접지 선택 라인)를 대응하는 채널 영역 상에 형성한다. 이에 따라, 셀 게이트(30c0 ~ 30cn -1) 아래의 활성영역에는 제1농도의 p형 채널 영역(40cC)이 위치하고, 인접한 셀 게이트들 아래의 활성영역에는 제1농도의 p형 소스/드레인 영역(40S/D)이 위치한다. 그리고 스트링 선택 게이트 및 접지 선택 게이트 아래의 활성영역에 각각 제1농도 보다 높은 제2농도의 p형 채널 영역(40s1C, 40s2C)이 위치한다.
도 9를 참조하여, 선택 트랜지스터들의 소스/드레인 영역 (이곳에는 이전에 제1농도의 p형 불순물이 주입되어 있었음)에 선택적으로 n형 불순물 이온, 예를 들어 As 또는 Ph 이온을 주입하여 제3농도의 n형 소스/드레인 영역(41S/D, 43S/D)을 형성한다. 예를 들어 선택 트랜지스터들의 소스/드레인 영역을 선택적으로 노출하는 제2 마스크(120)를 형성하고 n형 불순물 이온을 주입한다.
도 10을 참조하여, 셀 게이트들, 선택 게이트들 측벽에 절연성 스페이서(130)를 형성한다. 제1 층간절연막(61)을 형성하고 이를 패터닝하여 셀 게이트(30cn -1) 맞은 편의 접지 선택 게이트(30s2) 바깥쪽의 제3농도의 n형 소스/드레인 영역(41S/D)을 노출하는 공통 소스 라인용 개구부를 형성하고 노출된 제3농도의 n형 소스/드레인 영역에 n형 불순물 이온을 주입하여 제3농도보다 높은 제4농도의 n형 소스/드레인 영역(45S/D)을 형성한다. 공통 소스 라인용 개구부를 도전물질로 채워 공통 소스 라인(50)을 형성한다. 제2 층간절연막(63)을 형성하고, 제2 층간절연막(63)과 제1 층간절연막(61)을 패터닝하여 셀 게이트(30c0) 맞은 편의 스트링 선택 게이트(30s1) 외측의 제3농도의 n형 소스/드레인 영역(43S/D)을 노출하는 비트라인용 개구부를 형성하고 노출된 제3농도의 n형 소스/드레인 영역에 n형 불순물 이온을 주입하여 제3농도보다 높은 제5농도의 n형 소스/드레인 영역(47S/D)을 형성한다. 스트링 선택 트랜지스터의 제5농도의 n형 소스/드레인 영역(47S/D)은 접지 선택 트랜지스터의 제4농도의 소스/드레인 영역(45S/D)과 동일한 농도를 나타낼 수 있다. 비트라인용 개구부를 채우도록 제2 층간절연막 상에 도전물질을 형성하고 패터닝 공정을 진행하여 비트라인 콘택트(70)와 비트라인(80)을 형성한다.
도 6 내지 도 10을 참조하여 설명을 한 실시예에서, 도 6 및 도 7의 불순물 이온 주입 공정 순서는 바뀌어 진행될 수 있다. 즉 먼저 선택 트랜지스터의 채널 영역에 선택적으로 p형 불순물 이온을 주입한 후에, p형 불순물 이온이 주입된 선택 트랜지스터의 채널 영역을 포함하여 기판 전면에 다시 p형 불순물 이온을 주입할 수 있다.
도 6 내지 도 10을 참조하여 설명을 한 실시예에서, 도 9에 도시된 것 같이 제2 마스크(120)는 선택 게이트들(30s1, 30s2) 및 여기에 가장 인접한 셀 게이트(30c0, 30cn -1) 사이의 소스/드레인 영역(43S/D, 41S/D)도 덮을 수 있다. 따라서 선택 게이트들과 여기에 인접한 셀 게이트 사이의 소스/드레인 영역(43S/D, 41S/D)은 선택 게이트 아래의 채널 영역의 도전형과 동일한 도전형인 p형을 나타낼 것이다. 따라서, 이 같은 제2 마스크(120)의 변형을 도 6 내지 도 10을 참조한 실시예에 적용하면, 도 3의 낸드 플래시 메모리 소자가 형성된다.
도 6 내지 도 10을 참조하여 설명을 한 실시예에서, 선택 트랜지스터의 p형 채널 영역을 형성하기 위해 선택 트랜지스터의 채널 영역에 선택적으로 제2농도의 p형 불순물 이온을 주입하고, 메모리 트랜지스터의 p형 채널 영역 및 소스/드레인 영역을 형성하기 위해서 메모리 트랜지스터의 p형 채널 영역 및 소스/드레인 영역에 선택적으로 제2농도보다 낮은 제1농도의 p형 불순물을 주입할 수 있다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 도 2 그리고/또는 도 4에 도시된 것 같은 낸드 플래시 메모리 소자를 형성하는 방법을 설명하기 위한 도면들이다. 도 11을 참조하면, 기판(10)에 p형 웰(10p)을 형성하고 소자분리공정을 진행하여 활성영역을 한정한다. p형 불순물 이온 예를 들어 B 또는 BF2 이온을 주입하여 p형 불순물 영역(40)을 형성한다.
도 12를 참조하여, 선택 트랜지스터들의 채널 영역을 덮는 제1 마스크(140)를 형성한 후 선택 트랜지스터의 채널 영역 이외의 p형 불순물 영역에, 예를 들어 메모리 트랜지스터의 소스/드레인 영역, 메모리 트랜지스터의 채널 영역, 선택 트랜지스터의 소스/드레인 영역에 n형 불순물, 예를 들어 As 또는 Ph 이온을 주입하여 n형 불순물 영역(400)을 형성한다. 이 n형 불순물 영역(400)이 메모리 트랜지스터의 채널 영역 및 소스/드레인 영역으로 사용된다.
이때, n형 불순물 이온의 주입 농도는 p형 불순물이 주입된 메모리 트랜지스터의 소스/드레인 영역, 메모리 트랜지스터의 채널 영역, 선택 트랜지스터의 소스/드레인 영역이 n형이 되도록 조절될 수 있다.
이와 다르게, n형 불순물 이온의 주입 농도가 p형 불순물이 주입된 메모리 트랜지스터의 소스/드레인 영역, 메모리 트랜지스터의 채널 영역, 선택 트랜지스터의 소스/드레인 영역이 선택 트랜지스터의 p형 채널 영역보다 농도가 낮은 p형이 되도록 조절될 수도 있다. 이 경우 도 1의 메모리 소자가 형성될 것이다.
도 13을 참조하여, 터널 절연막, 메모리막, 제어 절연막 그리고 게이트용 도전막을 차례로 형성한 후 패터닝 공정을 진행하여 스트링 선택 게이트(30s1)(혹은 스트링 선택 라인), 복수 개의 셀 게이트(30c0 ~ 30cn -1)(혹은 워드라인), 접지 선택 게이트(30s2)(혹은 접지 선택 라인)를 형성한다. 이에 따라, 셀 게이트 아래의 활성영역과 인접한 셀 게이트들 아래의 활성영역에 n형 채널 영역(400cC)과 n형 소스/ 드레인 영역(400S/D)이 위치한다. 그리고 스트링 선택 게이트 및 접지 선택 게이트 아래의 활성영역에 p형 채널 영역(40s1C, 40s2C)이 위치한다.
도 14를 참조하여, 도 10을 참조하여 설명을 한 공정들, 예를 들어 게이트 스페이서 형성 공정, 층간절연막 형성 공정, 공통 소스 라인 형성 공정, 비트라인 형성 공정, 선택 트랜지스터들의 소스/드레인 영역의 농도를 증가시키기 위한 n형 불순물 이온 주입 공정 등을 진행한다.
도 15 및 도 16은 본 발명의 또 다른 실시예에 따른 도 2 그리고/또는 도 4에 도시된 것 같은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자 형성 방법을 설명하기 위한 도면들이다. 도 15를 참조하면, 기판(10)에 p형 웰(10p)을 형성하고 소자분리공정을 진행하여 활성영역을 한정한다. n형 불순물 이온 예를 들어 As 또는 Ph 이온을 주입하여 n형 불순물 영역(400)을 형성한다.
도 16을 참조하여, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 채널 영역에 선택적으로 p형 불순물 이온을 주입하여 p형 채널 영역(40s1C, 40s2C)을 형성한다. 예를 들어, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 채널 영역을 노출하는 마스크(150)를 형성한다. 노출된 채널 영역 (이미 n형 불순물 이온이 주입되어 있었음)에 p형 불순물, 예를 들어 B 또는 BF2 이온을 주입하여 p형 채널 영역(40s1C, 40s2C)을 형성한다. 이때, 이미 n형 불순물 이온이 주입된 메모리 트랜지스터의 채널 영역이 p형이 되도록 p형 불순물의 농도가 결정될 수 있다.
이후, 도 13 및 도 14를 참조하여 설명한 공정들, 예를 들어 셀 게이트들, 선택 게이트들 형성 공정, 스페이서 형성 공정, 층간절연막 형성 공정, 공통 소스 라인 형성 공정, 비트라인 형성 공정, 선택 트랜지스터들의 소스/드레인 영역의 불순물 농도를 증가하여 저항을 감소시키기 위한 이온 주입 공정 등을 진행한다.
도 17 및 도 18은 본 발명의 또 다른 실시예에 따른 도 2 그리고/또는 도 4에 도시된 것 같은 낸드 플래시 메모리 소자를 형성하는 방법을 설명하기 위한 도면들이다. 도 17을 참조하면, 기판(10)에 p형 웰(10p)을 형성하고 소자분리공정을 진행하여 활성영역을 한정한다. 선택 트랜지스터들의 채널 영역에 선택적으로 p형 불순물 이온 예를 들어 B 또는 BF2 이온을 주입하여 p형 채널 영역(40s1C, 40s2C)을 형성한다. 예를 들어 선택 트랜짖스터들의 채널 영역을 노출하는 제1 마스크(160)를 형성한 후 p형 불순물 이온을 주입한다.
도 18을 참조하여, 선택 트랜지스터들의 p형 채널 영역(40s1C, 40s2C)을 덮는 제2 마스크(170)를 형성한 후 노출된 p형 불순물 영역에 n형 불순물 이온을 주입하여 n형 불순물 영역(400)을 형성한다. 이 n형 불순물 영역(400)은 메모리 트랜지스터의 소스/드레인 영역과 채널 영역으로 사용된다. 후속 공정으로서, 도 13 및 도 14를 참조하여 설명한 공정들, 예를 들어 셀 게이트들, 선택 게이트들 형성 공정, 스페이서 형성 공정, 층간절연막 형성 공정, 공통 소스 라인 형성 공정, 비트라인 형성 공정, 선택 트랜지스터들의 소스/드레인 영역의 불순물 농도를 증가하여 저항을 감소시키기 위한 이온 주입 공정 등을 진행한다.
도 19는 본 발명의 실시예들에 따른 메모리 소자의 온-전류 특성을 나타내는 그래프이다. 도 19에서 속이 찬 도형들(■, ▲, ◆, ●)은 도 1의 메모리 소자에서 메모리 트랜지스터의 채널 영역과 소스/드레인 영역의 p형 불순물의 농도가 선택 트랜지스터의 채널 영역의 p형 불순물보다 낮은 실시예에 해당하고, 속이 빈 도형들(□, △, ◇, ○)은 도 1의 메모리 소자에서 메모리 트랜지스터의 채널 영역과 소스/드레인 영역의 p형 불순물의 농도가 선택 트랜지스터의 채널 영역의 p형 불순물과 실질적으로 동일한 실시예에 해당한다. 도 19를 참조하면, 메모리 트랜지스터의 채널 영역과 소스/드레인 영역의 p형 불순물의 농도가 선택 트랜지스터의 채널 영역의 p형 불순물보다 상대적으로 낮을 때가 메모리 트랜지스터의 온-전류가 증가하는 것을 확인할 수 있다.
도 20은 본 발명의 실시예들에 따른 낸드 플래시 메모리 소자에 대한 등가회로도이다. 도 20을 참조하여 본 발명의 실시예들에 따른 메모리 소자의 동작에 대해서 설명을 하기로 한다. 본 발명의 실시예에 따른 메모리 소자에서 비트 단위, 바이트 단위, 또는 페이지 단위의 프로그램이 가능하고, 페이지 단위 또는 블록 단위의 소거가 가능하며, 페이지 단위의 읽기 동작이 가능하다.
이하에서 설명될 예시적인 메모리 소자에 대한 프로그램 동작 또는 소거 동작에서 프로그램은 채널 영역에서 메모리 트랜지스터의 메모리막에 전자(electron)를 주입하는 것을 가리킬 수 있다. 반대로 소거(erase)는 메모리막에서 채널 영역으로 전자를 방출하는 것을 가리킬 수 있다. 한편, 정공(hole)의 경우 그 반대의 경우를 가리킬 수 있다. 또한, 프로그램은 메모리 트랜지스터의 문턱전압을 증가시키는 것을 가리킬 수 있으며, 소거는 메모리 트랜지스터의 문턱전압을 감소시키는 것을 가리킬 수 있다. 다른 값들을 가질 수 있겠지만, 예시적인 측면에서 프로그램된 메모리 트랜지스터의 문턱 전압을 약 1~ 3볼트로, 소거된 메모리 트랜지스터의 문턱전압을 약 -3 ~ -1 볼트로 가정한다.
일 예로서, 메모리 트랜지스터 MTA 에 대한 프로그램 동작 및 읽기 동작을 설명한다. 설명의 편의를 위해서 프로그램 또는 읽기 동작에서 프로그램 또는 읽혀지는 메모리 트랜지스터 MTA 를 선택 메모리 트랜지스터라 칭하고 선택 메모리 트랜지스터를 제어하는 워드라인(WL0)을 선택 워드라인이라 칭하고 선택 워드라인 이외의 워드라인을 비선택 워드라인이라고 칭한다. 그리고 선택 메모리 트랜지스터 이외의 메모리 트랜지스터를 비선택 메모리 트랜지스터라 칭한다. 또, 선택 메모리 트랜지스터에 결합한 비트라인(B/L0)을 선택 비트라인이라 칭하고 그외의 비트라인을 비선택 비트라인이라 칭한다.
선택 메모리 트랜지스터 MTA 를 프로그램하기 위한 조건은 아래 표 1과 같다.
<표 1>
선택 워드라인 비선택 워드라인 SSL GSL CSL 선택 비트라인 비선택 비트라인 기판
프로그램 동작 Vpgm Vpass Vcc 0V 0V 0V Vcc 0V
읽기동작 Vsel Vr_pass Vr_pass Vr_pass 0V 0.8V이하 1.2V 0V
위 표 1에서 Vpgm은 프로그램 전압으로서 대략 15 내지 20 볼트 정도이고, Vpass는 프로그램 방해 전압으로서 대략 10볼트 정도이다. Vcc는 외부 전압이다. 그리고 Vsel은 감지 전압으로서 소거 상태의 문턱전압과 프로그램 상태의 문턱전압의 사이에 해당하는 값, 예를 들어 0V일수 있다. Vr_pass는 읽기 통과 전압으로서 소거 상태 혹은 프로그램 상태에 상관없이 메모리 트랜지스터를 턴-온시키기 위한 전압으로서, 예를 들어 4.5 내지 5 볼 정도일 수 있다.
<표 1>과 같은 예시적인 프로그램 동작 조건에 따르면, 선택 비트라인(B/L0)에 0볼트 전압이 인가되고 스트링 선택 라인(SSL)에 Vcc가 인가되어 선택 메모리 트랜지스터 MTA 의 채널 영역의 전위는 0볼트로 되기 때문에, 플로팅되고 선택 워드라인에 높은 프로그램 전압 Vpgm이 인가되기 때문에, 선택 메모리 트랜지스터 MTA 와 그 채널 영역 사이에 생기는 높은 전계에 의한 F-N 터널링 현상으로 인해, 채널 영역으로부터 전자가 선택 메모리 셀들의 전하 트랩층에 주입되어 문턱 전압이 높아져 프로그램된다. 하지만, 비선택 워드라인에는 프로그램 방해 전압이 인가되기 때문에, 비선택 트랜지스터 MTC 는 프로그램이 되지 않는다.
한편, 선택 워드라인(WL0)에 연결된 비선택 메모리 트랜지스터 MTB 를 보면, 비선택 비트라인 B/L1에 Vcc 전압이 인가되고 스트링 선택 라인(SSL)에 Vcc 전압이 인가되기 때문에 비선택 메모리 트랜지스터 MTB 의 채널 영역의 전위는 Vcc-Vth (여기서 Vth는 스트링 선택 트랜지스터의 문턱 전압)로 된다. 따라서, 선택 워드라인(WL0)에 프로그램 전압 Vpgm이 인가되면 셀프 부스팅(self boosting)에 의해 비선택 메모리 트랜지스터 MTB 의 채널 영역의 전위가 상승하게 된다. 따라서 비선 택 메모리 트랜지스터 MTB 의 프로그램이 방지된다.
이 같은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 동작에서, 메모리 트랜지스터의 채널 영역과 소스/드레인 영역의 p형 불순물 농도가 낮기 때문에, 상술한 바와 같은 프로그램 동작에서 셀프 부스팅에 기인한 비선택 메모리 트랜지스터들의 채널 영역의 전위 상승이 보다 효과적으로 일어난다. 따라서 프로그램 간섭 특성을 개선할 수 있다. 반면, 스트링 선택 트랜지스터의 채널 영역의 p형 불순물의 농도는 상대적으로 메모리 트랜지스터의 채널 영역의 p형 불순물의 농도보다 높아, 상술한 바와 같은 프로그램 동작에서 셀프 부스팅에 따른 채널 영역의 높은 전압을 유지할 수 있다.
이제 읽기 동작에 대해서 설명을 하기로 한다. 선택 메모리 트랜지스터 MTA 에 대한 읽기 동작에서, 비선택 워드라인에 Vr_pass 전압이 인가되어 여기에 연결된 비선택 메모리 트랜지스터들이 그 상태에 상관없이 도통된다. 그리고 스트링 선택 라인 및 접지 선택 라인에 Vread 전압이 인가되어 스트링 선택 트랜지스터와 접지 선택 트랜지스터는 도통된다. 선택 비트라인에는 약 1.2볼트의 전압이 인가된다. 그리고 선택 워드라인에는 Vsel 전압, 예를 들어 0볼트가 인가된다. 따라서, 선택 메모리 트랜지스터의 상태에 따라서 선택 메모리 트랜지스터가 도통되거나 도통되지 않게 된다. 만약, 선택 메모리 트랜지스터가 소거된 상태라면, 선택 메모리 트랜지스터는 도통되지 않는다. 반면 선택 메모리 트랜지스터가 프로그램된 상태라면 선택 메모리 트랜지스터는 도통된다.
상술한 메모리 소자의 소거 동작에 따르면, 비선택 메모리 트랜지스터에 인가되는 Vr_pass 전압에 의한 프린지 필드에 의해서 메모리 트랜지스터의 소스/드레인 영역에 반전층이 형성된다. 따라서, 짧은 채널 효과를 근본적으로 방지할 수 있다. 또, 메모리 트랜지스터의 채널 영역과 소스/드레인 영역의 p형 불순물 농도가 낮기 때문에, 메모리 트랜지스터의 소스/드레인 영역에서 프린지 필드에 의해서 반전층이 보다 확실하게 형성될 수 있어 턴-온 전류 특성을 향상시킬 수 있다.
소거 동작은 페이지 단위 또는 블록 단위로 일어날 수 있다. 소거 동작을 위해서 기판에는 약 21볼트 정도의 높은 소거 전압을 인가하고 워드라인들 및 비트라인들에는 0볼트를 인가하고, 스트링 선택 라인, 접지 선택 라인 그리고 공통 소스 라인을 플로팅시킨다.
전술한 실시예들에서, 더미 메모리 트랜지스터가 선택 트랜지스터와 여기에 인접한 메모리 트랜지스터 사이에 더 구비될 수 있다. 또는 선택 트랜지스터들에 가장 인접한 메모리 트랜지스터가 더미 메모리 트랜지스터일 수 있다. 도 21은 본 발명의 실시예에 따른 더미 메모리 트랜지스터를 갖는 낸드 플래시 메모리 소자를 개략적으로 도시한다. 더미 메모리 트랜지스터는 메모리 트랜지스터와 동일한 구조를 나타낼 수 있다. 예를 들어 더미 메모리 트랜지스터는 셀 게이트에 대응하는 더미 게이트(30dc)를 포함할 수 있다. 또, 메모리 트랜지스터의 메모리막에 대응하는 더미 게이트 절연막(20dc)을 포함할 수 있다. 도 1의 낸드 플래시 메모리 소자에서는 스트링 선택 트랜지스터와 이것에 인접한 메모리 트랜지스터 사이의 소스/드레인 영역(43S/D)은 n형을 나타내지만, 도 21의 낸드 플래시 메모리 소자에서는 더미 게이트(30dc)와 이것에 인접한 셀 게이트(30c1) 사이의 소스/드레인 영역(44S/D)은 메모리 트랜지스터의 채널 영역(40cC)과 동일하게 p형을 나타낸다. 즉, 더미 게이트와 여기에 인접한 셀 게이트 사이의 소스/드레인 영역에서도 게이트에 인가되는 기생전계 (혹은 프린지 필드)에 의해서 반전층이 형성된다. 이 같이 더미 메모리 트랜지스터를 선택 트랜지스터와 메모리 트랜지스터 사이에 채용함으로써 프로그램 동작시 고온 반송자 (hot carrier)에 의한 프로그램 간섭을 방지할 수 있다.
도 22는 도 21의 더미 워드라인을 구비한 낸드 플래시 메모리 소자에 대한 등가회로도이다. 도 22를 참조하면, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에 복수 개의 워드라인이 위치한다. 그리고 스트링 선택 라인(SSL)과 이것에 가장 인접한 워드라인(WL0) 사이에 더미 워드라인(DWL1)이 개재한다. 마찬가지로 접지 선택 라인(GSL)과 이것에 가장 인접한 워드라인(WLn-1) 사이에 더미 워드라인(DWL2)이 위치한다.
도 22의 낸드 플래시 메모리 소자의 프로그램 동작을 위해서, 더미 워드라인에는 Vcc 이상이고 Vpass 이하의 전압을 인가하며 나머지 전압 조건은 위 <표 1>에 나타난 것과 동일하다. 읽기 동작을 위해서, 더미 워드라인에는 비선택 워드라인과 동일하게 Vr_pass 전압을 인가하며 나머지 전압 조건은 위 <표 1>에 나타난 것과 동일하다. 소거 동작을 위해서, 더미 워드라인에는 워드라인에 인가되는 것과 동일한 조건이 인가된다.
상술한 본 발명의 실시예들에 따르면, 메모리 트랜지스터는 전계효과 소스/드레인 영역을 구비한다. 따라서, 짧은 채널 효과와 관련된 문제점들 예를 들어 pn 접합에 따른 접합 누설 전류를 근본적으로 방지할 수 있고, 펀치쓰루 특성을 향상시킬 수 있다.
상술한 본 발명의 실시예들에 따르면, 메모리 트랜지스터의 문턱전압(메모리 트랜지스터의 메모리막에 전하가 트랩되지 않은 상태에서의 문턱전압)이 선택 트랜지스터의 문턱전압보다 낮게 설정될 수 있어, 프로그램 간섭 특성이 우수하다.
상술한 본 발명의 실시예들에 따르면, 메모리 셀의 온-전류 특성이 우수하다.

Claims (33)

  1. 기판 상에 배치된 게이트 절연막과 선택 게이트를 포함하는 선택 트랜지스터; 그리고,
    상기 선택 트랜지스터에 직렬로 연결되며, 각각이 상기기판 상에 배치된 메모리막 그리고 셀 게이트를 포함하는 복수 개의 메모리 트랜지스터를 포함하며,
    상기 셀 게이트들 사이의 소스/드레인 영역은 상기 셀 게이트 아래의 채널 영역의 불순물의 도전형과 동일한 불순물을 포함하고,
    상기 선택 게이트 아래의 채널 영역은 상기 셀 게이트 아래의 채널 영역의 불순물과 동일한 도전형의 그리고 더 높은 농도의 불순물을 포함하거나 반대 도전형의 불순물을 포함하는 메모리 소자.
  2. 청구항 1에 있어서,
    상기 선택 트랜지스터의 문턱전압의 절대값은 상기 메모리막에 전하가 포획되지 않은 상태에서 상기 메모리 트랜지스터의 문턱전압의 절대값보다 큰 메모리 소자.
  3. 청구항 1에 있어서, 상기 셀 게이트들 사이의 소스/드레인 영역은 p형 불순물을 포함하고, 선택 게이트 아래의 채널 영역은 p형 불순물을 포함하는 메모리 소자.
  4. 청구항 3에 있어서,
    상기 선택 트랜지스터에 인접한 메모리 트랜지스터와 상기 선택 트랜지스터 사이에 위치하며, 더미 게이트를 구비하는 더미 메모리 트랜지스터를 더 포함하는 메모리 소자.
  5. 청구항 4에 있어서,
    상기 더미 게이트 아래의 채널 영역의 도전형은 상기 셀 게이트 아래의 채널 영역의 도전형과 동일한 p형을 나타내고,
    상기 더미 게이트에 인접한 셀 게이트와 상기 더미 게이트 사이의 소스/드레인 영역의 도전형은 인접한 셀 게이트들 사이의 소스/드레인 영역의 도전형과 동일한 p형을 나타내며,
    더미 게이트와 상기 선택 게이트 사이의 채널 영역의 도전형은 상기 더미 게이트의 채널 영역의 도전형과 반대 도전형인 n형을 나타내는 메모리 소자.
  6. 청구항 1에 있어서,
    상기 선택 게이트 아래의 채널 영역은 p형 불순물을 포함하고, 상기 셀 게이트 아래의 채널 영역과 상기 셀 게이트들 사이의 소스/드레인 영역은 n형 불순물을 포함하는 메모리 소자.
  7. 청구항 6에 있어서,
    상기 선택 게이트 및 여기에 인접한 셀 게이트 사이의 소스/드레인 영역에서, 상기 셀 게이트에 인접한 부분의 불순물 농도가 상기 선택 게이트에 인접한 부분의 불순물 농도보다 더 높은 메모리 소자.
  8. 청구항 1에 있어서,
    상기 선택 게이트 및 여기에 인접한 셀 게이트 사이의 소스/드레인 영역에서, 상기 셀 게이트에 인접한 부분의 불순물 농도가 상기 선택 게이트에 인접한 부분의 불순물 농도보다 더 높은 메모리 소자.
  9. 청구항 1에 있어서,
    상기 메모리막에 전하가 포획되지 않은 상태에서 상기 메모리 트랜지스터의 문턱전압은 음의 값을 나타내는 메모리 소자.
  10. 기판 상에 게이트 절연막을 사이에 두고 배치된 제1 선택 라인과 제2 선택 라인;
    상기 제1 선택 라인과 상기 제2 선택 라인 사이의 기판 상에 메모리막을 사이에 두고 배치된 복수 개의 워드라인을 포함하며,
    상기 워드라인들 사이의 소스/드레인 영역은 상기 워드라인 아래의 채널 영역과 동일한 도전형의 불순물을 포함하고,
    상기 제1 선택 라인과 상기 제2 선택 라인 아래의 채널 영역은 상기 워드라인들 사이의 소스/드레인 영역과 동일한 도전형의 더 높은 농도의 불순물을 포함하거나 반대 도전형의 불순물을 포함하는 낸드 플래시 메모리 소자.
  11. 청구항 10에 있어서,
    상기 워드라인들 사이의 소스/드레인 영역, 상기 워드라인 아래의 채널 영역 그리고 상기 선택 라인들 아래의 채널 영역은 p형 불순물을 포함하는 낸드 플래시 메모리 소자.
  12. 청구항 11에 있어서,
    상기 제1 선택 라인과 여기에 인접한 워드라인 사이의 n형 소스/드레인 영역에서 상기 워드라인에 인접한 부분의 불순물 농도는 상기 제1 선택라인에 인접한 부분의 불순물 농도보다 높은 낸드 플래시 메모리 소자.
  13. 청구항 12에 있어서, 상기 제1 선택 라인에 인접한 워드라인과 상기 제1 선택 라인 사이에 배치된 더미 워드라인을 더 포함하며,
    상기 더미 워드라인에 인접한 워드라인 및 상기 더미 워드라인 사이의 소스/드레인 영역은 n형 불순물을 포함하고,
    상기 더미 워드라인 아래의 채널 영역은 p형 불순물을 포함하는 낸드 플래시 메모리 소자.
  14. 청구항 13의 낸드 플래시 메모리 소자에 대한 프로그램 방법에서:
    선택 워드라인에 프로그램 전압(Vpgm)을 인가하고;
    비선택 워드라인에 프로그램 방해 전압(Vpass)을 인가하고;
    더미 워드라인에 외부 전압(Vcc) 이상이고 프로그램 방해 전압(Vpass) 이하의 전압을 인가하는 것을 포함하는 프로그램 방법.
  15. 청구항 10에 있어서,
    상기 워드라인들 사이의 소스/드레인 영역은 n형 불순물을 포함하고, 상기 선택 라인들 아래의 채널 영역은 p형 불순물을 포함하는 낸드 플래시 메모리 소자.
  16. 청구항 15에 있어서,
    상기 제1 선택 라인과 여기에 인접한 워드라인 사이의 n형 소스/드레인 영역에서 상기 워드라인에 인접한 부분의 불순물 농도는 상기 제1 선택라인에 인접한 부분의 불순물 농도보다 높은 낸드 플래시 메모리 소자.
  17. 청구항 16에 있어서,
    상기 워드라인 맞은 편의 상기 제1 선택 라인 외측의 n형 소스/드레인 영역의 불순물 농도는 상기 제1 선택 라인과 여기에 인접한 워드라인 사이의 n형 소스/드레인 영역의 불순물 농도보다 높은 낸드 플래시 메모리 소자.
  18. 기판 상에 게이트 절연막을 사이에 두고 배치된 선택 게이트;
    상기 기판 상에 메모리막을 사이에 두고 서로 떨어져서 배치된 복수 개의 셀 게이트;
    대응하는 셀 게이트 아래의 기판에 형성된 제1 불순물 영역;
    상기 셀 게이트들 사이의 기판에 형성된 제2 불순물 영역; 그리고,
    상기 선택 게이트 아래의 기판에 형성된 제3 불순물 영역을 포함하며,
    상기 제2 불순물 영역들 중 적어도 하나의 제2 불순물 영역의 도전형은 상기 제1 불순물 영역과 동일하고,
    상기 제3 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형의 높은 농도를 나타내거나 반대 도전형인 포함하는 메모리 소자.
  19. 청구항 18에 있어서,
    상기 셀 게이트 맞은 편의 상기 선택 게이트 외측의 활성영역에 형성되고 상기 제3 불순물 영역과 반대 도전형의 제4 불순물 영역을 더 포함하는 메모리 소자.
  20. 청구항 19에 있어서,
    상기 제1 불순물 영역과 상기 적어도 하나의 제2 불순물 영역은 n형 불순물을 포함하고 상기 제3 불순물 영역은 p형 불순물을 포함하는 메모리 소자.
  21. 청구항 20에 있어서,
    상기 선택 게이트와 여기에 인접한 셀 게이트 사이의 활성영역에 형성되고 상기 제1 불순물 영역과 동일한 도전형의 제5 불순물 영역을 더 포함하는 메모리 소자.
  22. 청구항 20에 있어서,
    상기 선택 게이트와 여기에 인접한 셀 게이트 사이의 기판에 형성되고 상기 제4 불순물 영역과 동일한 도전형이고, 상기 셀 게이트에 인접한 부분에서의 농도가 상기 선택 게이트에 인접한 부분에서의 농도보다 높은 제5 불순물 영역을 더 포함하는 메모리 소자.
  23. 청구항 19에 있어서,
    상기 제1 불순물 영역, 상기 적어도 하나의 제2 불순물 영역, 그리고 상기 제3 불순물 영역은 p형 불순물을 포함하는 메모리 소자.
  24. 청구항 19에 있어서,
    상기 메모리막에 전하가 포획되지 않은 상태에서 상기 셀 게이트 아래에 채널이 형성되도록 하는 문턱전압은 음의 값을 나타내도록 상기 제1 불순물 영역이 구성되는 메모리 소자.
  25. 메모리 트랜지스터를 위한 기판의 채널 영역과 소스/드레인 영역에 제1 불순물 이온을 주입하고;
    선택 트랜지스터를 위한 상기 기판의 채널 영역에 제2 불순물 이온을 주입하고; 그리고,
    대응하는 채널 영역 상에 상기 선택 트랜지스터를 위한 선택 게이트와 상기 메모리 트랜지스터를 위한 셀 게이트를 형성하는 것을 포함하며,
    상기 메모리 트랜지스터의 채널 영역과 소스/드레인 영역이 상기 선택 트랜지스터의 채널 영역과 동일한 도전형의 낮은 불순물 농도를 나타내도록 또는 반대 도전형을 나타내도록 상기 제1 불순물 이온 주입과 상기 제2 불순물 이온 주입의 농도 그리고/또는 도전형이 결정되는 메모리 소자 형성 방법.
  26. 청구항 25에 있어서,
    상기 제1 불순물 이온 주입은 n형 불순물을 주입하여 상기 메모리 트랜지스터를 위한 n형 소스/드레인 영역과 n형 채널 영역을 형성하는 것을 포함하고,
    상기 제2 불순물 이온 주입은 p형 불순물을 주입하여 상기 선택 트랜지스터를 위한 p형의 채널 영역을 형성하는 것을 포함하는 메모리 소자 형성 방법.
  27. 청구항 26에 있어서,
    상기 제1 불순물 이온 주입은 상기 선택 트랜지스터의 채널 영역과 소스/드레인 영역에도 n형의 불순물을 주입하며,
    상기 제2 불순물 이온 주입은 n형의 불순물이 주입된 상기 선택 트랜지스터를 위한 채널 영역이 p형으로 되도록 p형의 불순물을 주입하는 것을 포함하는 메모리 소자 형성 방법.
  28. 청구항 25에 있어서,
    상기 제2 불순물 이온 주입을 진행한 후에 상기 제1 불순물 이온 주입을 진행하며,
    상기 제2 불순물 이온 주입은 상기 메모리 트랜지스터의 채널 영역과 소스/드레인 영역을 포함하여 상기 선택 트랜지스터의 채널 영역에 p형의 불순물 이온을 주입하는 것을 포함하며,
    상기 제1 불순물 이온 주입은 p형 불순물이 주입된 상기 메모리 트랜지스터의 채널 영역과 소스/드레인 영역에 n형 불순물 이온을 주입하는 것을 포함하는 메모리 소자 형성 방법.
  29. 청구항 28에 있어서,
    상기 제1 불순물 이온 주입은 상기 메모리 트랜지스터의 채널 영역이 n형이 되도록 n형 불순물 이온 주입의 농도가 결정되는 메모리 소자 형성 방법.
  30. 청구항 28에 있어서,
    상기 제1 불순물 이온 주입은 상기 메모리 트랜지스터의 채널 영역이 p형이 되도록 그리고 상기 메모리 트랜지스터의 p형 채널 영역이 상기 선택 트랜지스터의 p형 채널 영역보다 농도가 더 낮도록 n형 불순물 이온 주입의 농도가 결정되는 메모리 소자 형성 방법.
  31. 청구항 25에 있어서,
    상기 제1 불순물 이온 주입은 p형 불순물을 주입하여 상기 메모리 트랜지스터를 위한 p형 소스/드레인 영역과 p형 채널 영역을 형성하는 것을 포함하고,
    상기 제2 불순물 이온 주입은 p형 불순물을 주입하여 상기 선택 트랜지스터를 위한 p형의 채널 영역을 형성하는 것을 포함하는 메모리 소자 형성 방법.
  32. 청구항 31에 있어서,
    상기 제1 불순물 이온 주입은 상기 메모리 트랜지스터를 위한 채널 영역과 소스/드레인 영역 그리고 상기 선택 트랜지스터를 위한 채널 영역에 p형 불순물 이온을 주입하는 것을 포함하며,
    상기 제2 불순물 이온 주입은 상기 p형 불순물 이온이 주입된 상기 메모리 트랜지스터를 위한 채널 영역에 p형 불순물 이온을 주입하는 것을 포함하는 메모리 소자 형성 방법.
  33. 청구항 31 또는 청구항 32에 있어서,
    상기 선택 트랜지스터를 위한 소스/드레인 영역에 n형 불순물을 이온 주입하 여 n형 소스/드레인 영역을 형성하는 것을 더 포함하는 메모리 소자 형성 방법.
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