CN101303892B - 操作包括负增量阶跃脉冲编程的存储装置的方法及装置 - Google Patents

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Abstract

本发明提供操作包括负增量阶跃脉冲编程的存储装置的方法及相关装置。所述存储装置可以包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管。此外，串选择晶体管可以结合在串和位线之间，地选择晶体管可以结合在串和共源线之间。在编程期间，可以选择串中的多个存储单元晶体管中的一个用于编程操作，从而不选择串中的其它存储单元晶体管，可以将多个负电压脉冲施加到所选存储单元晶体管的沟道区。在将多个负电压脉冲施加到沟道区的同时，可以将正通过电压施加到未选存储单元晶体管的控制栅电极，可以将正编程电压施加到所选存储单元晶体管的控制栅电极。

Description

操作包括负增量阶跃脉冲编程的存储装置的方法及装置
本申请要求于2007年5月10日提交的第10-2007-0045568号韩国专利中请的优先权，其公开通过引用全部包含于此。
技术领域
本发明总体上涉及电子存储器，更具体地讲，涉及对电子存储器进行编程的方法及相关装置。
背景技术
闪速存储器可以被构造为NOR型闪速存储器或NAND型闪速存储器。在NOR型闪速存储器中，存储单元并联连接到位线，从而如果通过对应的字线将任意的存储单元接通，则位线变为低电平。在NAND型闪速存储器中，多个晶体管串联连接，从而可以设置在NAND型闪速存储器结构中的存储单元的密度高于可以设置在NOR型闪速存储器中的存储单元的密度。此外，NAND型闪速存储器可以提供的编程和擦除时间快于NOR型闪速存储器可以提供的编程和擦除时间。
例如，在转让给本申请的受让人的发明人为Suh等人并且发明名称为“Nonvolatile Semiconductor Memory(非易失性半导体存储器)”的第5,473,563号美国专利中讨论了NAND型闪速存储器结构。如在第5,473,563号Suh的专利中所讨论的，NAND结构的闪速存储器可以包括：第一选择晶体管，具有经由接触孔连接到对应的位线的漏极；第二选择晶体管，具有连接到共源线的源极；八个存储晶体管，具有串联连接在第一选择晶体管的源极和第二选择晶体管的漏极之间的沟道。第一选择晶体管和第二选择晶体管以及八个存储晶体管可以形成在p型半导体基底上，每个存储晶体管可以包括：浮置栅极层，形成在栅极氧化物层上，所述栅极氧化物层位于存储晶体管的源区和漏区之间的沟道区上方；控制栅极层，通过中间绝缘层与浮置栅极层分开。为了编程或写入存储晶体管中所选的一个，对所选的存储晶体管进行编程可以跟随在同时擦除所有的存储晶体管的操作之后。
当对所选的存储晶体管进行编程时，可以将编程电压施加到所选的存储器块的所选的字线(对应于所选的存储单元)，并可将通过电压(pass voltage)施加到所选的存储器块的未选的字线(对应于未选的存储单元)。可以将所选的存储器块中的单位单元的存储晶体管的沟道区以及源极结(junction)和漏极结充电到编程禁止电压(program inhibition voltage)。可以使与编入其它二进制数据的存储晶体管相关的单位单元的沟道区以及源极结和漏极结放电以被编程，同时，那些与未编程的存储晶体管相关的单位单元的沟道区以及源极结和漏极结可以被维持在编程禁止电压，以防止编程。
根据存储在每个存储单元晶体管中的多个数据位，闪速存储装置可以包括单层单元(Single-Level Cell，SLC)晶体管或多层单元(Multi-Level Cell，MLC)晶体管。具有逻辑值“1”或“0”的一(1)位的数据可以被存储在SLC晶体管中。具有逻辑值“11”、“10”、“01”或“00”的二(2)位的数据可以被存储在MLC晶体管中。因此，包括MLC晶体管的闪速存储装置可以提供集成度更高的半导体装置以增加容量。
已经开发了增量阶跃脉冲编程(Incremental Step Pulse Programming，ISPP)来提高包括MLC晶体管的闪速存储装置的编程速度。利用增量阶跃脉冲编程，将所选的MLC晶体管的阈值电压改变为与将被存储的数据值(“11”、“10”、“01”和“00”中的任意一个)对应的电压。
发明内容
根据本发明一些实施例，一种存储装置，可包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管。串选择晶体管可以结合在串和位线之间，地选择晶体管可以结合在串和共源线之间。可以选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它存储单元晶体管。在编程操作期间，可以将多个负电压脉冲施加到所选存储单元晶体管的沟道区。在将多个负电压脉冲施加到沟道区的同时，可以将正通过电压施加到未选存储单元晶体管的控制栅电极，可以将正编程电压施加到所选存储单元晶体管的控制栅电极。
可以通过位线将多个负电压脉冲施加到所选存储晶体管的沟道区。存储单元晶体管、串选择晶体管和地选择晶体管可以设置在阱区上，将多个负电压脉冲施加到所选存储单元晶体管的沟道区的步骤可以包括在将串选择晶体管截止的同时通过阱区施加多个负电压脉冲。
存储装置可以包括串联结合在第二串选择晶体管和第二地选择晶体管之间的第二串中的第二多个存储单元晶体管。第二串选择晶体管可以结合在第二串和第二位线之间，第二地选择晶体管可以结合在第二串和共源线之间。可以选择第二串中的第二多个存储单元晶体管中的一个作为用于编程操作的第二所选存储单元晶体管，从而不选择第二串中的其它存储单元晶体管，第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极可以通过共享字线电连接。在编程操作期间，可以将多个负电压脉冲施加到第一所选存储单元晶体管和第二存储单元晶体管的沟道区。在将多个负电压脉冲施加到沟道区的同时，可以将正通过电压施加到第一串和第二串的未选存储单元晶体管的控制栅电极，可以将正编程电压通过共享字线施加到第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极。
存储装置可以包括串联结合在第二串选择晶体管和第二地选择晶体管之间的第二串中的第二多个存储单元晶体管。第二串选择晶体管结合在第二串和第二位线之间，第二地选择晶体管结合在第二串和共源线之间。可以选择第二串中的第二多个存储单元晶体管中的一个作为用于编程操作的第二所选存储单元晶体管，从而不选择第二串中的其它存储单元晶体管，第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极可以通过共享字线电连接。在编程操作期间，在将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的同时，可以将编程禁止电压施加到第二所选存储单元晶体管的沟道区。在将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的同时，可以将正通过电压施加到第一串和第二串的未选存储单元晶体管的控制栅电极，可以将正编程电压通过共享字线施加到第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极。
可以将正编程电压施加为多个脉冲，其中，正编程电压的每个脉冲具有相对于从存储装置的外部接收的参考电压基本恒定的幅值。多个负电压脉冲中的一个负电压脉冲可以比前一负电压脉冲更负，连续的负电压脉冲之间的差为大约0.15伏特，和/或负电压脉冲可以在大约负2伏特至大约负五伏特的范围内。
在将多个负电压脉冲施加到沟道区的同时，可以将正通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，正通过电压的每个脉冲具有基本恒定的幅值。更具体地讲，正通过电压的每个脉冲的幅值可以在大约4伏特至大约5伏特的范围内。
将正通过电压施加到未选存储单元晶体管的控制栅电极的步骤可以包括在将连续的负电压脉冲施加到沟道区的同时施加增大的正通过电压脉冲。连续的正通过电压脉冲之间的差可以为大约0.15伏特，和/或增大的正通过电压脉冲可以在大约2伏特至大约5伏特的范围内。
在将连续的负电压脉冲施加到沟道区的同时，正通过电压的幅值和正编程电压的幅值之间的差可以保持基本恒定。在将负电压脉冲的第一个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第一个的幅值之间的第一差可以不同于在将负电压脉冲的第二个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第二个的幅值之间的第二差。在将多个负电压脉冲中的每个施加到沟道区之后，可以执行编程校验操作，并且一旦通过了编程校验操作，则可以终止向沟道区的进一步的负电压脉冲的施加。
根据本发明的其它实施例，一种存储装置可以包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管。串选择晶体管可以结合在串和位线之间，地选择晶体管可以结合在串和共源线之间。可以选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它存储单元晶体管。在编程操作期间，可以将多个电压脉冲施加到所选存储单元晶体管的沟道区。在将多个电压脉冲施加到沟道区的同时，可以将通过电压施加到未选存储单元晶体管的控制栅电极，施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差可以随施加到沟道区的连续的电压脉冲变化。另外，在将多个电压脉冲施加到沟道区的同时，可以将编程电压施加到所选存储单元晶体管的控制栅电极。
将多个电压脉冲施加到所选存储单元晶体管的沟道区的步骤可以包括通过位线施加多个电压脉冲。存储单元晶体管、串选择晶体管和地选择晶体管可以设置在阱区上，将多个电压脉冲施加到所选存储单元晶体管的沟道区的步骤可以包括在将串选择晶体管截止的同时通过阱区施加多个电压脉冲。
施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差可以随施加到沟道区的连续的电压脉冲增加。将多个电压脉冲施加到沟道区的步骤可以包括将多个负电压脉冲施加到沟道区，将通过电压施加到未选存储单元晶体管的控制栅电极的步骤可以包括将正通过电压施加到控制栅电极。可以将编程电压施加为多个脉冲，其中，编程电压的每个脉冲具有相对于从存储装置的外部接收的参考电压基本恒定的幅值。
多个电压脉冲中的一个电压脉冲可以比前一电压脉冲小，连续的电压脉冲之间的差可以为大约0.15伏特，电压脉冲可以在大约负2伏特至大约负五伏特的范围内。在将多个电压脉冲施加到沟道区的同时，可以将通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，通过电压的每个脉冲具有基本恒定的幅值，通过电压的每个脉冲的幅值可以在大约4伏特至大约5伏特的范围内。
将通过电压施加到未选存储单元晶体管的控制栅电极的步骤可以包括在将连续的电压脉冲施加到沟道区的同时施加增大的通过电压脉冲。连续的通过电压脉冲之间的差可以为大约0.15伏特，和/或增大的通过电压脉冲可以在大约2伏特至大约5伏特的范围内。
在将连续的电压脉冲施加到沟道区的同时，通过电压的幅值和编程电压的幅值之间的差可以保持基本恒定。在将电压脉冲的第一个施加到沟道区的同时通过电压的幅值和电压脉冲的第一个的幅值之间的第一差可以不同于在将电压脉冲的第二个施加到沟道区的同时通过电压的幅值和电压脉冲的第二个的幅值之间的第二差。在将多个电压脉冲中的每个施加到沟道区之后，可以执行编程校验操作，并且一旦通过了编程校验操作，则可以终止向沟道区的进一步的电压脉冲的施加。
根据本发明的另一些其它的实施例，一种电子装置可以包括存储单元阵列和电结合到存储单元阵列的控制器。存储单元阵列可以包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管。串选择晶体管可以结合在串和位线之间，地选择晶体管可以结合在串和共源线之间。控制器可以被构造为选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它存储单元晶体管。在编程操作期间，可以将多个负电压脉冲施加到所选存储单元晶体管的沟道区。在将多个负电压脉冲施加到沟道区的同时，可以将正通过电压施加到未选存储单元晶体管的控制栅电极，在将多个负电压脉冲施加到沟道区的同时，将正编程电压施加到所选存储单元晶体管的控制栅电极。
控制器可以被构造为通过位线施加多个负电压脉冲。存储单元晶体管、串选择晶体管和地选择晶体管可以设置在阱区上，控制器可以被构造为在将串选择晶体管截止的同时通过阱区施加多个负电压脉冲。控制器可以被构造为将正编程电压施加为多个脉冲，其中，正编程电压的每个脉冲具有相对于从电子装置的外部接收的参考电压基本恒定的幅值。
多个负电压脉冲中的一个负电压脉冲可以比前一负电压脉冲更负，连续的负电压脉冲之间的差可以为大约0.15伏特，和/或负电压脉冲可以在大约负2伏特至大约负五伏特的范围内。控制器可以被构造为在将多个负电压脉冲施加到沟道区的同时，将正通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，正通过电压的每个脉冲具有基本恒定的幅值，正通过电压的每个脉冲的幅值可以在大约4伏特至大约5伏特的范围内。
控制器可以被构造为在将连续的负电压脉冲施加到沟道区的同时将正通过电压作为增大的正通过电压脉冲施加到未选存储单元晶体管的控制栅电极，连续的正通过电压脉冲之间的差为大约0.15伏特，和/或正通过电压脉冲可以在大约2伏特至大约5伏特的范围内。
在将连续的负电压脉冲施加到沟道区的同时，正通过电压的幅值和正编程电压的幅值之间的差可以保持基本恒定。在将负电压脉冲的第一个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第一个的幅值之间的第一差可以不同于在将负电压脉冲的第二个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第二个的幅值之间的第二差。控制器还可以被构造为在将多个负电压脉冲中的每个施加到沟道区之后执行编程校验操作，并且控制器可以被构造为一旦通过了编程校验操作则终止向沟道区的进一步的负电压脉冲的施加。
接口可以电结合到控制器，接口可以提供与微处理器可分离的电结合和机械结合。无线电接口可以电结合到控制器，无线电接口可以提供与微处理器的无线结合。总线可以电结合到控制器，微处理器可以电结合到总线，其中，微处理器被构造为将数据通过总线提供到控制器，以将其编程到存储单元阵列中。用户接口可以电结合到总线，用户接口可以被构造为将数据提供到微处理器，并且控制接口可以被构造为从微处理器接收数据。
存储单元阵列可以包括多条字线，其中，每条字线结合到串中的存储单元晶体管中的对应的一个。控制器可以包括结合到字线的行解码器和结合到位线的页缓冲器。控制器可以被构造为通过对应的字线施加来自行解码器的编程电压和通过电压，并且控制器可以被构造为通过位线施加来自页缓冲器的多个负编程电压脉冲。
根据本发明另一些其它的实施例，一种电子装置可以包括：存储单元阵列和电结合到存储单元阵列的控制器。存储单元阵列可以包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管。串选择晶体管可以结合在串和位线之间，地选择晶体管可以结合在串和共源线之间。控制器可以被构造为选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它的存储单元晶体管，在编程操作期间，可以将多个电压脉冲施加到所选存储单元晶体管的沟道区。在将多个电压脉冲施加到沟道区的同时，可以将通过电压施加到未选存储单元晶体管的控制栅电极，可以将编程电压施加到所选存储单元的控制栅电极。更具体地讲，施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差可以随施加到沟道区的连续的电压脉冲变化。
控制器可以被构造为通过位线施加多个电压脉冲。存储单元晶体管、串选择晶体管和地选择晶体管可以设置在阱区上，控制器可以被构造为在将串选择晶体管截止的同时通过阱区施加多个电压脉冲。施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差可以随施加到沟道区的连续的电压脉冲增加。
控制器可以被构造为将电压脉冲作为多个负电压脉冲施加到沟道区，并且控制器可以被构造为将通过电压作为正通过电压施加到控制栅电极。控制器可以被构造为将编程电压施加为多个脉冲，其中，编程电压的每个脉冲具有相对于从电子装置的外部接收的参考电压基本恒定的幅值。多个电压脉冲中的一个电压脉冲可以比前一电压脉冲小，连续的电压脉冲之间的差可以为大约0.15伏特，和/或电压脉冲可以在大约负2伏特至大约负五伏特的范围内。
控制器可以被构造为在将多个电压脉冲施加到沟道区的同时，将通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，通过电压的每个脉冲具有基本恒定的幅值，通过电压的每个脉冲的幅值可以在大约4伏特至大约5伏特的范围内。控制器可以被构造为在将连续的电压脉冲施加到沟道区的同时将通过电压施加为增大的通过电压脉冲，连续的通过电压脉冲之间的差可以为大约0.15伏特，和/或通过电压脉冲可以在大约2伏特至大约5伏特的范围内。
在将连续的电压脉冲施加到沟道区的同时，通过电压的幅值和编程电压的幅值之间的差可以保持基本恒定。在将电压脉冲的第一个施加到沟道区的同时通过电压的幅值和电压脉冲的第一个的幅值之间的第一差可以不同于在将电压脉冲的第二个施加到沟道区的同时通过电压的幅值和电压脉冲的第二个的幅值之间的第二差。控制器还可以被构造为在将多个电压脉冲中的每个施加到沟道区之后执行编程校验操作，并且控制器可以被构造为一旦通过了编程校验操作则终止向沟道区的进一步的电压脉冲的施加。
接口可以电结合到控制器，接口可以提供与微处理器可分离的电结合和机械结合。无线电接口可以电结合到控制器，无线电接口可以提供与微处理器的无线结合。总线可以电结合到控制器，微处理器可以电结合到总线，其中，微处理器被构造为将数据通过总线提供到控制器，以将其编程到存储单元阵列中。用户接口可以电结合到总线，用户接口可以被构造为将数据提供到微处理器，并且用户接口可以被构造为从微处理器接收数据。
存储单元阵列可以包括多条字线，其中，每条字线结合到串中的存储单元晶体管中的对应的一个。控制器可以包括结合到字线的行解码器和结合到位线的页缓冲器。控制器可以被构造为通过对应的字线施加来自行解码器的编程电压和通过电压，并且控制器可以被构造为通过位线施加来自页缓冲器的多个负编程电压脉冲。
附图说明
图1是示出了根据本发明实施例的包括多层单元(MLC)存储晶体管(也被称为存储单元晶体管)的非易失性存储装置的框图。
图2是示出了根据本发明实施例的存储单元晶体管M0至Mi-1的串的剖视图。
图3是示出了根据本发明实施例的对串的存储单元晶体管进行编程的操作的流程图。
图4是示出了根据本发明实施例的对所选存储晶体管进行编程的操作的时序图。
图5A是示出了根据本发明实施例的在当前编程操作期间进行编程的所选存储单元晶体管的剖视图，图5B是根据本发明实施例的在当前编程操作期间施加到所选存储单元晶体管的信号的表。
图6A是示出了根据本发明实施例的在当前编程操作期间代表性的没有进行编程的未选存储单元晶体管的剖视图，图6B是根据本发明实施例的在当前编程操作期间施加到未选存储单元晶体管的信号的表。
图7是示出了根据本发明一些实施例的编程操作S120的重复STEP0、STEP1和STEP2的信号图。
图8是示出了根据本发明另外的实施例的对所选存储晶体管进行编程的操作的时序图。
图9是根据本发明实施例的包括非易失性闪速存储器的便携式和/或无线电子装置的框图。
图10是根据本发明一些实施例的接触型智能卡(也被称为集成电路卡(IIC))的框图。
图11是根据本发明一些实施例的无线型智能卡(或IIC)的框图。
图12是根据本发明一些实施例的位线电压产生电路的示意图。
图13是示出了根据本发明一些实施例的可以为图1的非易失性存储装置设置的存储元件的布置的存储器阵列映射。
具体实施方式
下文中，参照其中示出了本发明的实施例的附图来更充分地描述本发明。然而，本发明可以以许多不同的形式实施，并不应被理解为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将本发明的范围充分地传达给本领域的技术人员。在附图中，为了清晰起见，可夸大层和区域的尺寸和相对尺寸。相同的标号始终表示相同的元件。
应该理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”另一元件或层或者“结合到”另一元件或层时，它可以直接在另一元件或层上、直接连接到另一元件或层或者直接结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接结合到”另一元件或层时，不存在中间元件或中间层。如这里所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和全部组合。
应该理解的是，虽然术语第一、第二、第三等可以在这里用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为了描述方便，在这里可以使用空间相对术语，诸如“在......之下”“在......下方”、“下面的”、“在......上方”、“上面的”等来描述如附图中示出的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包括除附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件将随后被定位为“在”其它元件或特征“上方”。因此，示例性术语“在......下方”可以包括“在......上方”和“在......下方”两个方位。可将装置另外定位(旋转90度或处于其它方位)，并相应地解释这里使用的空间相对描述符。此外，如这里所使用的，“横向”指与垂直方向基本成直角的方向。
这里使用的术语只是出于描述具体实施例的目的，而不意在成为本发明的限制。除非上下文另外清楚地指出，否则这里所使用的单数形式也意在包括复数形式。还应该理解的是，当术语“包括”和/或“包含”在本说明书中使用时，表明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在这里参照作为本发明的理想的实施例(和中间结构)的示意图的剖视图来描述本发明的示例实施例。如此，将预料到由例如制造技术和/或公差造成的示图的形状的变化。因此，本发明的实施例不应该被理解为限于这里示出的区域的具体形状，而是将包括例如由制造造成的形状的偏差。例如，示出为矩形的注入区通常会在其边缘处具有倒圆的或者弯曲的特征和/或具有注入浓度梯度，而不是从注入区到非注入区的二元变化。同样，由注入形成的埋区会导致在埋区和发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状不意在示出装置的区域的真实形状，并不意在限制本发明的范围。
除非另外限定，否则这里使用的所有术语(包括技术术语和科学术语)的含义与本发明所属领域的普通技术人员通常理解的含义相同。因此，这些术语可以包含在此刻之后创造的等同术语。还应该理解的是，除非这里明确定义，否则术语(诸如那些在通用字典里定义的术语)应该被理解为其含义与本说明书中和相关领域上下文中它们的含义一致，并且不应该被理想化或过度正式地理解。这里提到的所有出版物、专利申请、专利以及其它参考资料通过引用全部包含于此。
图1是示出了根据本发明实施例的包括多层单元(MLC)晶体管的非易失性存储装置的框图。如图1中所示，非易失性存储装置可以包括存储单元阵列110、行解码器120、字线电压产生电路130、页缓冲器140、位线电压产生电路150、通过/失败检查电路160和控制逻辑170。如这里使用的，例如，术语控制器可以指控制逻辑170，或指与行解码器120、字线电压产生电路130、页缓冲器140、位线电压产生电路150和/或通过/失败检查电路160中的一个或多个组合的控制逻辑170。
存储单元阵列110可以包括多层单元(MLC)存储晶体管(也被称为存储单元晶体管)的多个串，每个串可以包括串联地电结合在串选择晶体管SST和地选择晶体管GST之间的多个MLC存储晶体管M0-M7。每个串选择晶体管SST可以串联地电结合在对应的串和对应的位线BL之间，每个地选择晶体管GST可以串联地电结合在对应的串和共源线CSL之间。此外，位线BL0至BLm-1(其中，m为存储单元阵列110中列的数量)可以电结合在对应的串(在同一列中)和页缓冲器140之间；字线WL0至WL7可以电结合在对应的存储单元晶体管(在同一行中)的控制电极和行解码器120之间；串选择线SSL可以电结合在对应的串选择晶体管SST(在同一块中)的控制栅电极和行解码器120之间；地选择线GSL可以电结合在对应的地选择晶体管GST(在同一块中)的控制栅电极和行解码器120之间。虽然以示例的方式示出了串中的八个存储单元晶体管M0-M7，但是本发明的实施例在串中可以包括任意数量的存储晶体管。此外，例如，参照相对于Chen等人的第6,522,580号美国专利中的图7讨论了用于偶位线和奇位线的页缓冲操作，其公开通过引用全部包含于此。
虽然为了示出方便，在图1的存储单元阵列110中仅明确地示出了存储晶体管的一个块，但是应该理解的是，存储单元阵列110可以包括多个在对应的串和行中布置的存储晶体管的块。更具体地讲，存储晶体管的每块可以包括存储晶体管的多个串，其中，块中的每个串结合到位线BL0至BLm-1中的对应的一条位线。换句话说，在每个块中，位线BL0至BLm-1中的每条可以结合到存储晶体管中的一串。如上所述，为块中的存储晶体管的每行设置字线，为每块设置串选择线和地选择线。因此，可以为存储晶体管的每个块设置对应的串选择线、地选择线以及字线(电结合到行解码器120)。
图2是示出了根据本发明实施例的存储单元晶体管M0至Mi-1的串的剖视图。如图2中所示，每个存储单元晶体管M可以包括在对应的字线WL(作为控制栅极CG，也可以被称为控制栅电极或控制电极)和半导体基底的P阱(P-Well)区之间的浮置栅极FG。每个存储单元晶体管M还可以包括在浮置栅极FG的相对侧上的n型源/漏区S/D(示出为n型区域n+)。另外，隧道绝缘层TIL可以设置在每个存储单元晶体管M的浮置栅极FG和基底之间，介电层DL可以设置在每个存储单元晶体管M的浮置栅极FG和字线WL(或控制栅极)之间，每条字线WL可以电结合到行解码器120并电结合到在同一行中的其它的存储单元晶体管。因此，可以通过将对应的浮置栅极FG充电以改变存储单元晶体管M的阈值电压来对存储单元晶体管M进行编程。虽然以示例的方式讨论了浮置栅极FG，但是可以使用任意的电荷捕获层或栅极。虽然以示例的方式讨论了图2中的存储单元结构，但是可以使用其它的存储单元结构来实现根据本发明实施例的负增量阶跃脉冲编程。例如，可以以如在Jae Sung Sim等人的发明名称为“Charge Trap Memory Cell With Multi-DopedLayers，Flash Memory Array Using The Memory Cell And Operating Method OfThe Same(具有多掺杂层的电荷捕获存储单元、使用该存储单元的闪速存储器阵列及其操作方法)”的第2006/0171209号美国专利公开中讨论的电荷捕获存储单元结构来实现本发明的实施例，其公开通过引用全部包含于此。
存储单元晶体管M0至Mi-1的串可以串联地电结合在对应的地选择晶体管GST和对应的串选择晶体管SST之间。地选择晶体管GST(可以为MOSFET)提供串和共源线CSL之间的电结合/断开，串选择晶体管SST(可以为MOSFET)提供串和对应的位线BL0之间的电结合/断开。更具体地讲，地选择线GSL的结合到行解码器的部分可以用作地选择晶体管GST的控制电极，串选择线SSL的结合到行解码器的部分可以用作串选择晶体管SST的控制电极。
可以为存储单元晶体管的块(具有包括共享相同字线的多个串的块)设置图2的封装(pocket)P阱。然而，不同块的封装P阱可以彼此电隔离，以允许不同块的选择性擦除/编程。更具体地讲，图2的封装P阱可以设置在基底的较大的n型区中，从而不同的封装P阱通过较大的n型区域的部分分开。因此，可以通过封装P阱和较大的N型阱之间的P-N结来提供电隔离。可以通过在N型基底上形成存储装置来提供较大的N型阱，和/或通过在形成封装P阱之前在基底(诸如P型基底)中形成较大的N型阱来提供较大的N型阱。例如，参照Chen等人的第6,522,580号美国专利中的图3讨论了非易失性存储装置的P阱的隔离，其公开通过引用全部包含于此。
图3是示出了根据本发明实施例的对串的所选存储单元晶体管(诸如图1的存储单元晶体管M3)进行编程的操作的流程图。在开始编程操作之前，可以擦除将被编程的存储单元晶体管。更具体地讲，可以擦除包括将被编程的所选存储单元晶体管的存储单元晶体管的块。一旦所选存储单元晶体管已经被擦除，则可以在控制逻辑170通过接收编程命令、标识将被编程的所选存储单元晶体管的地址和将被编程的数据来开始编程操作，如框S110所示。在框S120的第一编程操作期间，可以将第一负编程电压脉冲施加到所选存储单元晶体管的沟道区，同时将正编程电压施加到所选存储单元晶体管的控制栅极。在框S130，可以使用校验电压Vfy对所选存储单元晶体管执行校验读取操作，以确定所选存储单元晶体管是否已经被编程到与正被编程的数据对应的期望的阈值电压。
在框S140，如果所选存储单元晶体管已经被编程到与正被编程的数据对应的期望的阈值电压从而校验通过，则对所选存储单元晶体管的编程操作可以结束。在框S140，如果所选存储单元晶体管还没有被编程到与正被编程的数据对应的期望的阈值电压从而校验失败，则对所选存储单元晶体管的编程操作可以继续进行直到校验通过。更具体地讲，在框S150，对于在框S120中的后续编程操作，可以将下一负编程电压脉冲的幅值增大德耳塔V(ΔV)(即，变得更负)。
图4是示出了根据本发明实施例的上面参照图3讨论的对所选存储晶体管进行编程的操作的时序图。如图4中所示，在时刻T1和T2之间、在时刻T3和T4之间、在时刻T5和T6之间以及在时刻T7和T8之间可以重复地执行框S120的编程操作。相反，在时刻T2和T3之间、在时刻T4和T5之间、在时刻T6和T7之间以及在时刻T8和T9之间，可以执行框S130的校验读取操作。下面更具体地描述根据本发明实施例的编程操作的具体信号。因为对于本领域技术人员来说，用于校验读取操作的具体信号将是已知的，所以将省略对校验读取操作的具体信号的进一步讨论。
通过示例的方法，可基于在图3的框S110中由控制逻辑170接收的地址，为编程操作选择图1的存储单元晶体管M3。此外，在框S110接收的数据可以限定一个值，其中，所选存储单元晶体管M3将被编程为该值。图5A是示出了在当前编程操作期间正被编程的所选存储单元晶体管M3的剖视图，图5B是在当前编程操作期间施加到所选存储单元晶体管M3的信号的表。图6A是示出了在当前编程操作期间代表性的没有被编程的未选存储单元晶体管M0-M2和/或M4-M7的剖视图，图6B是在当前编程操作期间施加到未选存储单元晶体管M0-M2和/或M4-M7的信号的表。
在图4、图5A、图5B、图6A和图6B的示例中，所有的电压被表示为相对于从存储装置100的外部接收的参考电压(例如，地电压)。例如，相对于地电压，通过电压Vpass的幅值可以在大约2伏特至大约5伏特的范围内，根据本发明的一些实施例，相对于地电压，通过电压Vpass的幅值可以为大约4.5伏特。相对于地电压，负位线编程电压Vnbpgm的幅值可以在大约-2伏特至大约-5伏特的范围内。
在时刻T1和T2之间的框S120的初始编程操作STEP0期间，可以将大约-4.7伏特的负位线编程电压Vnbpgm脉冲(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到所选位线BL0，同时，将大约10伏特的编程电压Vpgm(从控制逻辑170、字线电压产生电路130和行解码器120)施加到选择的字线WL3，同时将通过电压Vpass(从控制逻辑170、字线电压产生电路130和行解码器120)施加到未选字线WL0-WL2和WL4-WL7。还可以将负位线编程电压Vnbpgm施加到p阱体区(bulk region)，其中，存储单元晶体管的块形成在p阱体区上，可以将禁止电压(例如，存储装置的电源电压Vcc)(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到未选位线BL1至BLm-1。此外，可以将导通信号(诸如Vpass)施加到所选块的串选择线SSL，以将所选块的串结合到对应的位线，可以将截止信号(诸如参考地电压)施加到所选块的地选择线GSL，以将所选块的串与共源线CSL电隔离。
通过将负位线编程电压Vnbpgm施加到p阱体区并施加到所选位线BL0，可以保护p阱体区和源/漏区之间的P-N结不导通。因此，在时刻T1和T2之间的初始编程操作STEP0期间，所选存储单元晶体管M3的控制栅极CG和所选存储单元晶体管M3的沟道区之间的电压电势可以为大约14.7伏特，从沟道区通过隧道绝缘层TIL隧穿到浮置栅极FG的电子可以对所选存储单元晶体管M3的浮置栅极FG进行充电。
在时刻T2和T3之间的框S130的初始编程校验操作期间，可以使用控制逻辑170、位线电压产生电路150、字线电压产生电路130、行解码器120、页缓冲器140和通过/失败检查电路160来执行读取校验操作，以确定所选存储单元晶体管M3的编程是否已经完成。如果在框S140确定完成了所选存储单元晶体管M3的编程，则编程操作可以结束。如果在框S140确定没有完成所选存储单元晶体管M3的编程，则在框S150，对于框S120的后续编程操作，可以增大负位线编程电压Vnbpgm的幅值。
在时刻T3和T4之间的框S120的后续编程操作STEP1期间，可以将大约-4.85伏特的负位线编程电压Vnbpgm脉冲(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到所选位线BL0，同时将大约10伏特的编程电压Vpgm(从控制逻辑170、字线电压产生电路130和行解码器120)施加到选择的字线WL3，同时，将大约4.5伏特的通过电压Vpass(从控制逻辑170、字线电压产生电路130和行解码器120)施加到未选字线WL0-WL2和WL4-WL7。还可以将大约-4.85伏特的负位线编程电压Vnbpgm施加到p阱体区，其中，存储单元晶体管的块形成在p阱体区上，可以将禁止电压(例如，存储装置的电源电压Vcc)(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到未选位线BL1至BLm-1。此外，可以将导通信号(诸如Vpass)施加到所选块的串选择线SSL，以将所选块的串结合到对应的位线，可以将截止信号(诸如参考地)施加到所选块的地选择线GSL，以将所选块的串与共源线CSL电隔离。
通过将相同的负位线编程电压Vnbpgm施加到p阱体区并施加到所选位线BL0，可以保护p阱体区和源/漏区之间的P-N结不导通。因此，在时刻T3和T4之间的编程操作STEP1期间，所选存储单元晶体管M3的控制栅极CG和所选存储单元晶体管M3的沟道区之间的电压电势可以为大约14.85伏特，从沟道区通过隧道绝缘层TIL隧穿到浮置栅极FG的电子可以对所选存储单元晶体管M3的浮置栅极FG进一步充电。
在时刻T4和T5之间的框S130的编程校验操作期间，可以使用控制逻辑170、位线电压产生电路150、字线电压产生电路130、行解码器120、页缓冲器140和通过/失败检查电路160来执行读取校验操作，以确定所选存储单元晶体管M3的编程是否已经完成。如果在框S140确定完成了所选存储单元晶体管M3的编程，则编程操作可以结束。如果在框S140确定没有完成所选存储单元晶体管M3的编程，则在框S150，对于框S120的另一后续编程操作，可以进一步增大负位线编程电压Vnbpgm的幅值。
在时刻T5和T6之间的框S120的另一后续编程操作STEP2期间，可以将大约-5.00伏特的负位线编程电压Vnbpgm脉冲(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到所选位线BL0，同时，将大约10伏特的编程电压Vpgm(从控制逻辑170、字线电压产生电路130和行解码器120)施加到选择的字线WL3，同时将大约4.5伏特的通过电压Vpass(从控制逻辑170、字线电压产生电路130和行解码器120)施加到未选字线WL0-WL2和WL4-WL7。还可以将大约-5.00伏特的负位线编程电压Vnbpgm施加到p阱体区，其中，存储单元晶体管的块形成在p阱体区上，可以将禁止电压(例如，存储装置的电源电压Vcc)(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到未选位线BL1至BLm-1。此外，可以将导通信号(诸如Vpass)施加到所选块的串选择线SSL，以将所选块的串结合到对应的位线，可以将截止信号(诸如参考地)施加到所选块的地选择线GSL，以将所选块的串与共源线CSL电隔离。
通过将相同的负位线编程电压Vnbpgm施加到p阱体区并施加到所选位线BL0，可以保护p阱体区和源/漏区之间的P-N结不导通。因此，在时刻T5和T6之间的编程操作STEP2期间，所选存储单元晶体管M3的控制栅极CG和所选存储单元晶体管M3的沟道区之间的电压电势可以为大约15伏特，从沟道区通过隧道绝缘层TIL隧穿到浮置栅极FG的电子可以对所选存储单元晶体管M3的浮置栅极FG进一步充电。
在时刻T6和T7之间的框S130的编程校验操作期间，可以使用控制逻辑170、位线电压产生电路150、字线电压产生电路130、行解码器120、页缓冲器140和通过/失败检查电路160来执行读取校验操作，以确定所选存储单元晶体管M3的编程是否已经完成。如果在框S140确定完成了所选存储单元晶体管M3的编程，则编程操作可以结束。如果在框S140确定没有完成所选存储单元晶体管M3的编程，则在框S150，对于在框S120的又一后续编程操作，可以进一步增大负位线编程电压Vnbpgm的幅值。
在时刻T7和T8之间的框S120的又一后续编程操作STEP3期间，可以将大约-5.15伏特的负位线编程电压Vnbpgm脉冲(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到所选位线BL0，同时将大约10伏特的编程电压Vpgm(从控制逻辑170、字线电压产生电路130和行解码器120)施加到选择的字线WL3，同时将大约4.5伏特的通过电压Vpass(从控制逻辑170、字线电压产生电路130和行解码器120)施加到未选字线WL0-WL2和WL4-WL7。还可以将大约-5.15伏特的负位线编程电压Vnbpgm施加到p阱体区，其中，存储单元晶体管的块形成在p阱体区上，可以将禁止电压(例如，存储装置的电源电压Vcc)(从控制逻辑170、位线电压产生电路150和页缓冲器140)施加到未选位线BL1至BLm-1。此外，可以将导通信号(诸如Vpass)施加到所选块的串选择线SSL，以将所选块的串结合到对应的位线，可以将截止信号(诸如参考地)施加到所选块的地选择线GSL，以将所选块的串与共源线CSL电隔离。
通过将相同的负位线编程电压Vnbpgm施加到p阱体区并施加到所选位线BL0，可以保护p阱体区和源/漏区之间的P-N结不导通。因此，在时刻T7和T8之间的编程操作STEP3期间，所选存储单元晶体管M3的控制栅极CG和所选存储单元晶体管M3的沟道区之间的电压电势可以为大约15.15伏特，从沟道区通过隧道绝缘层TIL隧穿到浮置栅极FG的电子可以对所选存储单元晶体管M3的浮置栅极FG进一步充电。
在时刻T8和T9之间的框S130的编程校验操作期间，可以使用控制逻辑170、位线电压产生电路150、字线电压产生电路130、行解码器120、页缓冲器140和通过/失败检查电路160来执行读取校验操作，以确定所选存储单元晶体管M3的编程是否已经完成。如果在框S140确定完成了所选存储单元晶体管M3的编程，则编程操作可以结束。如果在框S140确定没有完成所选存储单元晶体管M3的编程，则在框S150，对于在框S120的进一步后续编程操作，可以进一步增大负位线编程电压Vnbpgm的幅值。可以执行任意次的编程操作的进一步重复，直到在框S130和S140的读取校验操作通过或直到达到编程操作限制。
根据上面讨论的实施例，可以对每个连续的编程操作提供0.15伏特的德耳塔V(ΔV)，对于在框S150的每次降低，可以使用相同的ΔV。然而，可以使用其它值的ΔV，和/或当对同一存储单元晶体管进行编程时，对于编程操作S120的不同的重复可以使用不同值的ΔV。根据本发明的又一些实施例，当对存储晶体管进行编程时，编程操作S120的一些或所有的连续的重复可以使用相同的负位线编程电压Vnbpgm，和/或可以从编程操作S120的一个重复至下一个编程操作S120减小负位线编程电压Vnbpgm的幅值。此外，相对于从存储装置的外部接收的参考电压(例如，地电压)，负位线编程电压Vnbpgm可以为负，在编程操作S120的至少一些重复期间，负位线编程电压Vnbpgm可以在大约负2伏特至大约负5伏特的范围内。
在编程操作S120的每个重复期间，可以将编程电压Vpgm作为脉冲施加到所选字线，相对于从存储装置的外部接收的参考电压(例如，地电压)，编程电压Vpgm具有的幅值基本恒定，相对于参考电压(例如，地电压)，编程电压Vpgm可以为正。相应地，相对于参考电压(例如，地电压)，负位线编程电压Vnbpgm可以为负。
在编程操作期间，通过将串选择晶体管SST导通(即，通过将导通信号施加到串选择线SSL)，可以将负位线编程电压Vnbpgm通过对应的位线施加到所选存储单元晶体管。根据本发明其它的实施例，在编程操作期间，可以将串选择晶体管SST截止，同时将负位线编程电压Vnbpgm施加到p阱体。根据本发明一些其它的实施例，在编程操作期间，可以将负位线编程电压Vnbpgm通过对应的位线和串选择晶体管以及通过p阱体施加到所选存储单元晶体管。
如上参照图3、4、5A和5B所讨论的，可以使用负位线编程电压Vnbpgm对所选存储单元晶体管M3进行编程。另外，共享字线WL3(例如，在同一行中)的另一存储单元晶体管可以与存储单元晶体管M3同时被编程。更具体地讲，对于共享相同字线的两个存储单元晶体管可以同时重复地执行框S120、S130、S140和S150的操作。此外，对于两个不同的存储单元晶体管，可以同时独立地执行框S130和S140的读取校验操作。如果两个存储单元晶体管中的一个的编程在另一个之前完成，则可以终止已编程的存储单元晶体管的编程重复(通过将禁止位线信号施加到对应的位线)，同时另一存储单元晶体管的编程重复可以继续。例如，因为存储单元晶体管被编程为不同的值和/或因为对应的浮置栅极以不同的速率充电，所以用于对共享同一字线的两个不同的存储单元晶体管进行编程的编程重复的次数可以不同。如上面所讨论的，通过将编程禁止电压(诸如电源电压)施加到与未选存储单元晶体管对应的位线，可以禁止与所选(即，选择进行编程)的存储单元晶体管共享同一字线的存储单元晶体管的编程。
如上面参照图4、图5A、图5B、图6A和图6B所讨论的，在编程操作S120的连续的重复期间，可以将恒定的编程电压Vpgm施加到所选字线，同时随着编程操作S120的连续的重复，增大负位线编程电压Vnbpgm的幅值(即，变得更负)。根据本发明一些其它的实施例，在编程操作S120的连续的重复期间，可以将恒定的负位线编程电压Vnbpgm施加到所选位线和/或p阱体，同时随着编程操作S120的连续的重复，增大编程电压Vpgm的幅值(即，变得更正)。
图7是示出了根据本发明一些实施例的编程操作S120的重复STEP0、STEP1和STEP2的信号图，其中，省略了插入的校验操作的示出。通过省略插入的校验操作的示出，可以更容易地示出编程操作的重复。施加到未选字线的通过电压Vpass和施加到未选存储单元晶体管的沟道区的负位线编程电压Vnbpgm之间的差可以导致未选字线上的应力(stress)。如图7中所示，在编程操作重复STEP0期间，可以将9.2伏特的应力施加到未选字线，在编程操作重复STEP1期间，可以将9.35伏特的应力施加到未选字线，在编程操作重复STEP2期间，可以将9.5伏特的应力施加到未选字线。当对存储单元进行编程时，可以提供编程操作的额外的重复，和/或当对存储单元进行编程时，可以设置可允许的重复的次数的任意限制。在连续的编程操作期间，通过增量地降低负位线编程电压Vnbpgm(即，增量地增大负位线编程电压的幅值)，可以减小未选字线的字线应力(至少在初始编程操作重复期间)。
图8是示出了根据本发明另外的实施例的如参照图3所讨论的对所选存储晶体管进行编程的操作的时序图。在图8中，负位线编程电压Vnbpgm、读取校验信号Vfy、字线编程电压Vwpgm和禁止位线信号INHIBIT BL可以与上面参照图3-7所讨论的相同。然而，在图8中，可以将通过电压Vpass′作为增大的正的通过电压脉冲施加到未选存储单元晶体管的控制栅电极，同时将连续的负电压脉冲施加到沟道区。换句话说，通过电压Vpass′的幅值可以随编程操作S120的每次重复(即，STEP0、STEP1、STEP2、STEP3等)而增大。更具体地讲，通过电压脉冲Vpass′可以在大约2伏特至大约5的范围内，和/或连续的通过电压脉冲可以增大大约0.15伏特。在用于对存储单元进行编程的初始编程操作S120期间，通过使用相对低的电压脉冲Vpass′，可以进一步减小未选字线上的字线应力。
如上面参照图3-8所讨论的，本发明的实施例可以提供单遍(single pass)编程。根据本发明其它的实施例，可以使用多遍(multi-pass)编程。例如，第一遍编程，也被称为粗编程(coarse programming)，可以被提供有具有第一相对低的幅值的初始负编程电压Vnbpgm，其后跟随具有增大的幅值的后续负编程电压Vnbpgm。第二遍编程(在相同编程操作的第一遍编程之后)，也被称为细编程(fine programming)，可以被提供有具有第二相对低的幅值(大于第一相对低的幅值)的初始负编程电压Vnbpgm，其后跟随具有增大的幅值的后续负编程电压Vnbpgm。
图9是根据本发明实施例的包括非易失性闪速存储器的便携式和/或无线电子装置900的框图。例如，电子装置900可以包括通过总线301结合的微处理器310、用户接口320、电池360和/或调制解调器330。另外，非易失性闪速存储装置350可以结合到总线301。更具体地讲，根据本发明的实施例，可以实现非易失性闪速存储装置350，如上面参照图1-8所讨论的。存储控制器340可以在闪速存储装置350和总线301之间设置接口。更具体地讲，存储控制器340可以在图9的总线301和图1的控制逻辑170之间设置接口，和/或存储控制器340可以被实现为控制逻辑170的一部分。
电子装置900可以为手持型或膝上型计算机、个人数字助理、数字音频/视频播放器/记录器、无线电话(包括收发器)、定位/绘图装置(包括位置接收器，诸如GPS接收器)、数码相机、游戏操纵器、路由器等。此外，可以永久地将非易失性闪速存储装置350安装在电子装置900中，或者可以将非易失性闪速存储装置350可分离地结合到总线301，从而可以将存储装置350插入到电子装置900中并可以从电子装置900移除存储装置350。例如，非易失性闪速存储装置350和控制器340可以实现为存储卡，诸如MMC(多媒体卡)卡、SD(安全数字)卡、多用途卡、微型SD(安全数字)卡、迷你SD(安全数字)卡、记忆棒、压缩SD(安全数字)卡、标识卡、PCMCIA(个人计算机存储器卡国际联合会)卡、SSD(固态硬盘)卡、芯片卡、智能卡、USB(通用串行总线)卡等。
图10是接触型智能卡(也被称为集成电路卡(IIC))1001的框图。例如，智能卡1001可以为用于无线通信应用的用户识别模块(SIM)卡。更具体地讲，智能卡1001可以包括全部通过总线1017结合的I/O(输入/输出)及安全传感器块1003、只读存储器(ROM)1005、诸如电可擦除可编程只读存储器(EEPROM)的非易失性存储器1007、中央处理单元1009、随机存取存储器(RAM)1011和包括另外的RAM的密码处理器1015。此外，I/O及安全传感器块1003可以包括具有电源(VCC)触点、地(GND)触点、重置(RST)触点、编程电压(VPP)触点、时钟(CLK)触点和数据输入/输出触点的输入/输出触点排。另外，可以为将来的应用保留一个或多个未使用的触点。
例如，图10的智能卡1001可以实现为存储用于向通信服务提供者识别用户的移动电话(或其它无线通信装置)的信息的SIM智能卡。通过使用I/O触点，可以提供智能卡1001和通信装置之间的稳定的接触。此外，当被用作通信装置的SIM智能卡时，因为不频繁地将这种SIM智能卡从一个通信装置移动至另一个通信装置，所以接触磨损/损坏的效果不会明显。另外，可以根据如上面参照图1-8所讨论的本发明的实施例，实现图10的非易失性存储器1007。
图11是无线型智能卡(或IIC)1101的框图。智能卡1101可以包括控制&计算单元1103、输入/输入(I/O)块1105、认证及控制块1107、只读存储器(ROM)1109、随机存取存储器(RAM)1111、非易失性存储器1115和结合到I/O块1105的射频电路(1117)。更具体地讲，射频电路1117可以包括结合到天线1123的功率接收电路1119和数据传输电路1121。通过设置提供无线结合到智能卡1101外部的系统，与相同或不同的系统的频繁结合/断开不会由于接触磨损导致降低性能。另外，根据本发明的实施例，可以实现图11的非易失性存储器1115，如上面参照图1-8所讨论的。
图12是根据本发明一些实施例的位线电压产生电路1201的示意图。更具体地讲，图12的位线电压产生电路1201为可以用于实现图1的位线电压产生电路150的电路的示例。如图12中所示，电路1201可以包括恒定电流源1203、作为分压器的串联连接的多个电阻器R0-R5、多个旁路晶体管T1-T4、比较器1205和负电压泵1207。比较器1205可以将参考电压Vref与在结点N1(在电阻器R0和R1之间)处的电压进行比较，可以使用泵使能输出信号将负电压泵1207接通和关断，以在结点N1处保持参考电压Vref。可以使用选择信号nSEL[1]-nSEL[4]选择性地将旁路晶体管T1-T4导通/截止，以改变有效地串联结合在结点N 1和输出结点N2之间的电阻器R1-R4的数量。例如，通过将所有的旁路晶体管T1-T4导通，可以正好提供负输出Vneg(或Vnbpgm)，通过将所有的旁路晶体管T1-T4截止，可以提供最负的输出Vneg(或Vnbpgm)。
图13是示出了根据本发明一些实施例的可以为图1的非易失性存储装置设置的存储元件的布置的存储器阵列映射(map)。如上面所讨论的，图1的存储单元阵列110可以包括存储单元晶体管的多个块。如图13中所示，例如，可以以八个128Mbit平面来布置存储单元阵列110。每个平面可以包括1024个块和528个页寄存器。这种布置可以允许存储装置通过从每个平面选择一个页或块来同时执行页编程和块擦除。可以构造块地址映射，从而可以通过将存储阵列单独地分为平面0-3或平面4-7对每四个连续的块执行多平面编程/擦除操作。例如，可以禁止到平面2、3、4和5中的多平面编程/擦除操作。对于按平面的存储器布置，可以为每个平面设置单独的字线电压产生电路150。
虽然已经参照本发明实施例来具体地示出和描述了本发明，但是本领域普通技术人员应该理解的是，在不脱离本发明的由权利要求所限定的精神和范围的情况下，可以在形式和细节上做出各种改变。

Claims (78)

1.一种操作包括串联结合在串选择晶体管和地选择晶体管之间的第一串中的多个存储单元晶体管的存储装置以进行编程的方法，其中，串选择晶体管结合在第一串和位线之间，地选择晶体管结合在第一串和共源线之间，所述方法包括：
选择第一串中的多个存储单元晶体管中的一个作为用于编程操作的第一所选存储单元晶体管，从而不选择第一串中的其它存储单元晶体管；
在编程操作期间，将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区；
在将多个负电压脉冲施加到沟道区的同时，将正通过电压施加到未选存储单元晶体管的控制栅电极；
在将多个负电压脉冲施加到沟道区的同时，将正编程电压施加到第一所选存储单元晶体管的控制栅电极。
2.如权利要求1所述的方法，其中，将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的步骤包括通过位线施加多个负电压脉冲。
3.如权利要求1所述的方法，其中，第一存储单元晶体管、串选择晶体管和地选择晶体管设置在阱区上，将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的步骤包括在将串选择晶体管截止的同时通过阱区施加多个负电压脉冲。
4.如权利要求1所述的方法，其中，存储装置还包括串联结合在第二串选择晶体管和第二地选择晶体管之间的第二串中的第二多个存储单元晶体管，其中，第二串选择晶体管结合在第二串和第二位线之间，第二地选择晶体管结合在第二串和共源线之间，所述方法还包括：
选择第二串中的第二多个存储单元晶体管中的一个作为用于编程操作的第二所选存储单元晶体管，从而不选择第二串中的其它存储单元晶体管，其中，第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极通过共享字线电连接；
在编程操作期间，将多个负电压脉冲施加到第一所选存储单元晶体管和第二存储单元晶体管的沟道区；
在将多个负电压脉冲施加到沟道区的同时，将正通过电压施加到第一串和第二串的未选存储单元晶体管的控制栅电极；
在将多个负电压脉冲施加到沟道区的同时，将正编程电压通过共享字线施加到第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极。
5.如权利要求1所述的方法，其中，存储装置还包括串联结合在第二串选择晶体管和第二地选择晶体管之间的第二串中的第二多个存储单元晶体管，其中，第二串选择晶体管结合在第二串和第二位线之间，第二地选择晶体管结合在第二串和共源线之间，所述方法还包括：
选择第二串中的第二多个存储单元晶体管中的一个作为用于编程操作的第二所选存储单元晶体管，从而不选择第二串中的其它存储单元晶体管，其中，第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极通过共享字线电连接；
在编程操作期间，在将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的同时，将编程禁止电压施加到第二所选存储单元晶体管的沟道区；
在将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的同时，将正通过电压施加到第一串和第二串的未选存储单元晶体管的控制栅电极；
在将多个负电压脉冲施加到第一所选存储单元晶体管的沟道区的同时，将正编程电压通过共享字线施加到第一所选存储单元晶体管和第二所选存储单元晶体管的控制栅电极。
6.如权利要求1所述的方法，其中，将正编程电压施加为多个脉冲，其中，正编程电压的每个脉冲具有相对于从存储装置的外部接收的参考电压恒定的幅值。
7.如权利要求1所述的方法，其中，多个负电压脉冲中的一个负电压脉冲比前一负电压脉冲更负。
8.如权利要求7所述的方法，其中，连续的负电压脉冲之间的差为0.15伏特。
9.如权利要求7所述的方法，其中，负电压脉冲在负2伏特至负五伏特的范围内。
10.如权利要求1所述的方法，其中，在将多个负电压脉冲施加到沟道区的同时，将正通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，正通过电压的每个脉冲具有恒定的幅值。
11.如权利要求10所述的方法，其中，正通过电压的每个脉冲的幅值在4伏特至5伏特的范围内。
12.如权利要求1所述的方法，其中，将正通过电压施加到未选存储单元晶体管的控制栅电极的步骤包括在将连续的负电压脉冲施加到沟道区的同时施加增大的正通过电压脉冲。
13.如权利要求12所述的方法，其中，连续的正通过电压脉冲之间的差为0.15伏特。
14.如权利要求12所述的方法，其中，增大的正通过电压脉冲在2伏特至5伏特的范围内。
15.如权利要求1所述的方法，其中，在将连续的负电压脉冲施加到沟道区的同时，正通过电压的幅值和正编程电压的幅值之间的差保持恒定。
16.如权利要求1所述的方法，其中，在将负电压脉冲的第一个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第一个的幅值之间的第一差不同于在将负电压脉冲的第二个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第二个的幅值之间的第二差。
17.如权利要求1所述的方法，还包括：
在将多个负电压脉冲中的每个施加到沟道区之后，执行编程校验操作；
一旦通过了编程校验操作，则终止向沟道区的进一步的负电压脉冲的施加。
18.一种操作包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管的存储装置以进行编程的方法，其中，串选择晶体管结合在串和位线之间，地选择晶体管结合在串和共源线之间，所述方法包括：
选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它存储单元晶体管；
在编程操作期间，将作为多个负电压脉冲的多个电压脉冲施加到所选存储单元晶体管的沟道区；
在将多个电压脉冲施加到沟道区的同时，将通过电压施加到未选存储单元晶体管的控制栅电极，其中，施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差随着施加到沟道区的连续的电压脉冲变化；
在将多个电压脉冲施加到沟道区的同时，将编程电压施加到所选存储单元晶体管的控制栅电极。
19.如权利要求18所述的方法，其中，将多个电压脉冲施加到所选存储单元晶体管的沟道区的步骤包括通过位线施加多个电压脉冲。
20.如权利要求18所述的方法，其中，存储单元晶体管、串选择晶体管和地选择晶体管设置在阱区上，将多个电压脉冲施加到所选存储单元晶体管的沟道区的步骤包括在将串选择晶体管截止的同时通过阱区施加多个电压脉冲。
21.如权利要求18所述的方法，其中，施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差随着施加到沟道区的连续的电压脉冲而增加。
22.如权利要求18所述的方法，其中，将通过电压施加到未选存储单元晶体管的控制栅电极的步骤包括将正通过电压施加到控制栅电极。
23.如权利要求18所述的方法，其中，将编程电压施加为多个脉冲，其中，编程电压的每个脉冲具有相对于从存储装置的外部接收的参考电压恒定的幅值。
24.如权利要求18所述的方法，其中，多个电压脉冲中的一个电压脉冲比前一电压脉冲小。
25.如权利要求24所述的方法，其中，连续的电压脉冲之间的差为0.15伏特。
26.如权利要求24所述的方法，其中，电压脉冲在负2伏特至负五伏特的范围内。
27.如权利要求18所述的方法，其中，在将多个电压脉冲施加到沟道区的同时，将通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，通过电压的每个脉冲具有恒定的幅值。
28.如权利要求27所述的方法，其中，通过电压的每个脉冲的幅值在4伏特至5伏特的范围内。
29.如权利要求18所述的方法，其中，将通过电压施加到未选存储单元晶体管的控制栅电极的步骤包括在将连续的电压脉冲施加到沟道区的同时施加增大的通过电压脉冲。
30.如权利要求29所述的方法，其中，连续的通过电压脉冲之间的差为0.15伏特。
31.如权利要求29所述的方法，其中，增大的通过电压脉冲在2伏特至5伏特的范围内。
32.如权利要求18所述的方法，其中，在将连续的电压脉冲施加到沟道区的同时，通过电压的幅值和编程电压的幅值之间的差保持恒定。
33.如权利要求18所述的方法，其中，在将电压脉冲的第一个施加到沟道区的同时通过电压的幅值和电压脉冲的第一个的幅值之间的第一差不同于在将电压脉冲的第二个施加到沟道区的同时通过电压的幅值和电压脉冲的第二个的幅值之间的第二差。
34.如权利要求18所述的方法，还包括：
在将多个电压脉冲中的每个施加到沟道区之后，执行编程校验操作；
一旦通过了编程校验操作，则终止向沟道区的进一步的电压脉冲的施加。
35.一种电子装置，包括：
存储单元阵列，包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管，其中，串选择晶体管结合在串和位线之间，地选择晶体管结合在串和共源线之间；
控制器，电结合到存储单元阵列，并且控制器被构造为选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它存储单元晶体管；控制器被构造为在编程操作期间，将多个负电压脉冲施加到所选存储单元晶体管的沟道区；控制器被构造为在将多个负电压脉冲施加到沟道区的同时，将正通过电压施加到未选存储单元晶体管的控制栅电极；控制器被构造为在将多个负电压脉冲施加到沟道区的同时，将正编程电压施加到所选存储单元晶体管的控制栅电极。
36.如权利要求35所述的电子装置，其中，控制器被构造为通过位线施加多个负电压脉冲。
37.如权利要求35所述的电子装置，其中，存储单元晶体管、串选择晶体管和地选择晶体管设置在阱区上，控制器被构造为在将串选择晶体管截止的同时通过阱区施加多个负电压脉冲。
38.如权利要求35所述的电子装置，其中，控制器被构造为将正编程电压施加为多个脉冲，其中，正编程电压的每个脉冲具有相对于从电子装置的外部接收的参考电压恒定的幅值。
39.如权利要求35所述的电子装置，其中，多个负电压脉冲中的一个负电压脉冲比前一负电压脉冲更负。
40.如权利要求39所述的电子装置，其中，连续的负电压脉冲之间的差为0.15伏特。
41.如权利要求39所述的电子装置，其中，负电压脉冲在负2伏特至负五伏特的范围内。
42.如权利要求35所述的电子装置，其中，控制器被构造为在将多个负电压脉冲施加到沟道区的同时，将正通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，正通过电压的每个脉冲具有恒定的幅值。
43.如权利要求42所述的电子装置，其中，正通过电压的每个脉冲的幅值在4伏特至5伏特的范围内。
44.如权利要求35所述的电子装置，其中，控制器被构造为在将连续的负电压脉冲施加到沟道区的同时将正通过电压作为增大的正通过电压脉冲施加到未选存储单元晶体管的控制栅电极。
45.如权利要求44所述的电子装置，其中，连续的正通过电压脉冲之间的差为0.15伏特。
46.如权利要求44所述的电子装置，其中，正通过电压脉冲在2伏特至5伏特的范围内。
47.如权利要求35所述的电子装置，其中，在将连续的负电压脉冲施加到沟道区的同时，正通过电压的幅值和正编程电压的幅值之间的差保持恒定。
48.如权利要求35所述的电子装置，其中，在将负电压脉冲的第一个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第一个的幅值之间的第一差不同于在将负电压脉冲的第二个施加到沟道区的同时正通过电压的幅值和负电压脉冲的第二个的幅值之间的第二差。
49.如权利要求35所述的电子装置，其中，控制器还被构造为在将多个负电压脉冲中的每个施加到沟道区之后执行编程校验操作，并且控制器被构造为一旦通过了编程校验操作则终止向沟道区的进一步的负电压脉冲的施加。
50.如权利要求35所述的电子装置，还包括：
接口，电结合到控制器，其中，接口提供与微处理器可分离的电结合和机械结合。
51.如权利要求35所述的电子装置，还包括：
无线电接口，电结合到控制器，其中，无线电接口提供与微处理器的无线结合。
52.如权利要求35所述的电子装置，还包括：
总线，电结合到控制器；
微处理器，电结合到总线，其中，微处理器被构造为将数据通过总线提供到控制器，以将其编程到存储单元阵列中。
53.如权利要求52所述的电子装置，还包括：
用户接口，电结合到总线，其中，用户接口被构造为将数据提供到微处理器，并且用户接口被构造为从微处理器接收数据。
54.如权利要求35所述的电子装置，其中，存储单元阵列包括多条字线，其中，每条字线结合到串中的对应的存储单元晶体管，控制器包括结合到字线的行解码器和结合到位线的页缓冲器，控制器被构造为通过对应的字线施加来自行解码器的编程电压和通过电压，并且控制器被构造为通过位线施加来自页缓冲器的多个负编程电压脉冲。
55.如权利要求35所述的电子装置，还包括：
数据总线，结合到控制器；
随机存储存储器，结合到数据总线；
密码处理器，结合到数据总线，其中，密码处理器被构造为提供从电子装置的外部访问总线的安全性；
控制处理器，结合到数据总线，其中，控制处理器被构造为在写入操作期间将写入数据和写入地址信息通过数据总线提供到控制器，以将写入数据写入到存储单元阵列，并且控制处理器被构造为在读取操作期间对于将被从存储单元阵列读取的数据将读取地址信息通过数据总线提供到控制器。
56.一种电子装置，包括：
存储单元阵列，包括串联结合在串选择晶体管和地选择晶体管之间的串中的多个存储单元晶体管，其中，串选择晶体管结合在串和位线之间，地选择晶体管结合在串和共源线之间；
控制器，电结合到存储单元阵列，控制器被构造为选择串中的多个存储单元晶体管中的一个作为用于编程操作的所选存储单元晶体管，从而不选择串中的其它的存储单元晶体管，控制器被构造为在编程操作期间将作为多个负电压脉冲的多个电压脉冲施加到所选存储单元晶体管的沟道区，控制器被构造为在将多个电压脉冲施加到沟道区的同时将通过电压施加到未选存储单元晶体管的控制栅电极，其中，施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差随着施加到沟道区的连续的电压脉冲变化，并且控制器被构造为在将多个电压脉冲施加到沟道区的同时将编程电压施加到所选存储单元晶体管的控制栅电极。
57.如权利要求56所述的电子装置，其中，控制器被构造为通过位线施加多个电压脉冲。
58.如权利要求56所述的电子装置，其中，存储单元晶体管、串选择晶体管和地选择晶体管设置在阱区上，控制器被构造为在将串选择晶体管截止的同时通过阱区施加多个电压脉冲。
59.如权利要求56所述的电子装置，其中，施加到沟道区的电压脉冲和施加到未选存储单元晶体管的控制栅电极的通过电压之间的差随着施加到沟道区的连续的电压脉冲增大。
60.如权利要求56所述的电子装置，其中，控制器被构造为将通过电压作为正通过电压施加到控制栅电极。
61.如权利要求56所述的电子装置，其中，控制器被构造为将编程电压施加为多个脉冲，其中，编程电压的每个脉冲具有相对于从电子装置的外部接收的参考电压恒定的幅值。
62.如权利要求56所述的电子装置，其中，多个电压脉冲中的一个电压脉冲比前一电压脉冲小。
63.如权利要求62所述的电子装置，其中，连续的电压脉冲之间的差为0.15伏特。
64.如权利要求62所述的电子装置，其中，电压脉冲在负2伏特至负五伏特的范围内。
65.如权利要求56所述的电子装置，其中，控制器被构造为在将多个电压脉冲施加到沟道区的同时，将通过电压作为多个脉冲施加到未选存储单元晶体管的控制栅电极，其中，通过电压的每个脉冲具有恒定的幅值。
66.如权利要求65所述的电子装置，其中，通过电压的每个脉冲的幅值在4伏特至5伏特的范围内。
67.如权利要求56所述的电子装置，其中，控制器被构造为在将连续的电压脉冲施加到沟道区的同时将通过电压施加为增大的通过电压脉冲。
68.如权利要求67所述的电子装置，其中，连续的通过电压脉冲之间的差为0.15伏特。
69.如权利要求67所述的电子装置，其中，通过电压脉冲在2伏特至5伏特的范围内。
70.如权利要求56所述的电子装置，其中，在将连续的电压脉冲施加到沟道区的同时，通过电压的幅值和编程电压的幅值之间的差保持恒定。
71.如权利要求56所述的电子装置，其中，在将电压脉冲的第一个施加到沟道区的同时通过电压的幅值和电压脉冲的第一个的幅值之间的第一差不同于在将电压脉冲的第二个施加到沟道区的同时通过电压的幅值和电压脉冲的第二个的幅值之间的第二差。
72.如权利要求56所述的电子装置，其中，控制器还被构造为在将多个电压脉冲中的每个施加到沟道区之后执行编程校验操作，并且控制器被构造为一旦通过了编程校验操作则终止向沟道区的进一步的电压脉冲的施加。
73.如权利要求56所述的电子装置，还包括：
接口，电结合到控制器，其中，接口提供与微处理器可分离的电结合和机械结合。
74.如权利要求56所述的电子装置，还包括：
无线电接口，电结合到控制器，其中，无线电接口提供与微处理器的无线结合。
75.如权利要求56所述的电子装置，还包括：
总线，电结合到控制器；
微处理器，电结合到总线，其中，微处理器被构造为将数据通过总线提供到控制器，以将其编程到存储单元阵列中。
76.如权利要求75所述的电子装置，还包括：
用户接口，电结合到总线，其中，用户接口被构造为将数据提供到微处理器，并且用户接口被构造为从微处理器接收数据。
77.如权利要求56所述的电子装置，其中，存储单元阵列包括多条字线，其中，每条字线结合到串中的对应的存储单元晶体管，控制器包括结合到字线的行解码器和结合到位线的页缓冲器，控制器被构造为通过对应的字线施加来自行解码器的编程电压和通过电压，并且控制器被构造为通过位线施加来自页缓冲器的多个负编程电压脉冲。
78.如权利要求56所述的电子装置，还包括：
数据总线，结合到控制器；
随机存储存储器，结合到数据总线；
密码处理器，结合到数据总线，其中，密码处理器被构造为提供从电子装置的外部访问总线的安全性；
控制处理器，结合到数据总线，其中，控制处理器被构造为在写入操作期间将写入数据和写入地址信息通过数据总线提供到控制器，以将写入数据写入到存储单元阵列，并且控制处理器被构造为在读取操作期间对于将被从存储单元阵列读取的数据将读取地址信息通过数据总线提供到控制器。
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