KR100648272B1 - 불 휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

여기에 개시되는 불 휘발성 메모리 장치를 프로그램하는 방법은 N번째 프로그램 구간 동안 소정의 프로그램 조건에 따라 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 인가하는 단계와; 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고 상기 검출 결과에 따라 (N+1)번째 프로그램 구간의 프로그램 조건을 결정하는 단계를 포함한다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 프로그래밍시 워드 라인 전압의 변화와 문턱 전압의 변화를 보여주는 도면;
도 2는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 3은 본 발명의 실시예에 따른 도 2에 도시된 스텝 홀드 회로를 보여주는 블록도;
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도; 그리고
도 5 및 도 6은 본 발명의 다른 실시예들에 따른 도 2에 도시된 스텝 홀드 회로를 보여주는 블록도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 불 휘발성 메모리 장치 110 : 메모리 셀 어레이
120 : 행 선택 회로 130 : 열 선택 회로
140 : 감지 증폭 회로 150 : 기입 드라이버 회로
160 : 비트 라인 전압 발생 회로 170 : 스텝 홀드 회로
180 : 패스/페일 점검 회로 190 : 제어 로직
200 : 스텝 제어 회로 210 : 워드 라인 전압 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원 이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
불 휘발성 메모리 장치의 일예로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부 터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
NOR 플래시 셀은 소오스가 접지된 상태에서 제어 게이트 상에 프로그램 전압을 그리고 드레인에 5-6V의 고전압을 인가함으로써 프로그램된다 (특정 데이터 값으로 설정된다). 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입 (hot-electron injection)이라 불린다. NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판 (또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링 (Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 블록 내의 메모리 셀들이 모두 동시에 소거된다. NOR 프로그래밍은, 그러나, 바이트 또는 워드 단위로 수행될 수 있다.
프로그램된 메모리 셀들의 문턱 전압 산포 (분포)를 조밀하게 그리고 정확하게 제어하기 위해서, 일반적으로, 증가형 스텝 펄스 프로그래밍 (incremental step pulse programming: ISPP) 방식이 사용되어 오고 있다. ISPP 방식에 따르면, 도 1 에 도시된 바와 같이, 워드 라인에 인가되는 프로그램 전압 (VWL)은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 각 프로그램 루프는, 잘 알려진 바와 같이, 프로그램 구간과 프로그램 검증 구간으로 이루어지며, 프로그램 전압 (VWL)은 정해진 증가분 (△V)만큼 증가한다. 프로그램 동작이 진행됨에 따라 프로그램되는 셀의 문턱 전압 (Vt)은 각 프로그램 루프에서 정해진 증가분 (△V)만큼 증가하게 된다. 그러한 까닭에, 최종적으로 프로그램된 셀의 문턱 전압 산포의 폭을 좁히려면 프로그램 전압의 증가분 (△V)이 작게 설정되어야 한다. 프로그램 전압의 증가분이 작으면 작을수록, 프로그램 사이클의 프로그램 루프 수는 증가하게 된다. 따라서, 메모리 장치의 성능을 제한하지 않으면서도 최적의 문턱 전압 산포를 얻을 수 있도록 프로그램 루프 수가 결정될 것이다.
ISPP 방식을 이용한 불 휘발성 메모리 장치의 예시적인 프로그램 방법이 U.S. Patent No. 6,266,270에 "NON-VOLATILE SEMICONDUCTOR MEMORY AND PROGRAMMING METHOD OF THE SAME"라는 제목으로 게재되어 있다. ISPP 방식에 따라 프로그램 전압을 생성하는 예시적인 회로들이 U.S. patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 대한민국공개특허번호 제2002-39744호에 "FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME"라는 제목으로 각각 게재되어 있다.
ISPP 스킴을 이용한 NOR 플래시 메모리 장치의 프로그래밍시, 앞서 언급된 바와 같이, 플래시 셀의 제어 게이트에는 10V의 워드 라인 전압이 인가되고, 그것의 드레인에는 5V-6V의 비트 라인 전압이 인가되며, 플래시 셀의 벌크 (또는 기판)에는 0보다 낮은 전압 (예를 들면, -1V)이 인가된다. 일반적으로, 메모리 셀을 통해 흐르는 셀 전류 (Icell)는 (VGS-Vt)2 (Vt는 메모리 셀의 문턱 전압이고 VGS 는 메모리 셀의 게이트-소오스 전압임)에 비례한다. 비트 라인 전압은 비트 라인 전압용 전하 펌프 (미도시됨)에 의해서 생성/유지된다. 만약 메모리 셀을 통해 흐르는 셀 전류의 양이 비트 라인 전압용 전하 펌프의 용량을 초과하면, 비트 라인 전압이 정해진 전압 이하로 낮아진다. 비트 라인 전압인 드레인 전압이 낮아짐에 따라, 도 1의 점선으로 표시된 바와 같이, 플래시 셀의 문턱 전압은 임의의 프로그램 루프 내에서 원하는 전압 만큼 증가되지 못한다. 특히, ISPP 스킴을 이용한 프로그래밍시, 프로그램 루프들의 반복에 따라 워드 라인 전압과 플래시 셀의 문턱 전압의 차가 점점 더 벌어지게 되므로 더욱 더 프로그램 특성이 저하되어 궁극적으로 프로그램 페일이 발생하게 된다.
따라서, 프로그래밍시 비트 라인 전압의 저하로 인한 프로그램 페일을 방지할 수 있는 새로운 기술이 절실히 요구되고 있다.
본 발명의 목적은 프로그램 특성을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 다른 목적은 현재 프로그램 루프의 비트 라인 전압의 변화에 따라 다음 프로그램 루프의 워드 라인 전압의 증가를 제어하는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 프로그래밍시 비트 라인 전압의 저하로 인한 프로그램 페일을 방지할 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 불 휘발성 메모리 장치를 프로그램하는 방법은 N번째 프로그램 구간 동안 소정의 프로그램 조건에 따라 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 인가하는 단계와; 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고 상기 검출 결과에 따라 (N+1)번째 프로그램 구간의 프로그램 조건을 결정하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 조건은 증가형 스텝 펄스 프로그래밍 스킴을 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 조건을 결정하는 단계는 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 프로그램 조건을 상기 N번째 프로그램의 프로그램 조건과 동일하게 유지시키는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 조건을 결정하는 단계는 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 구간의 프로그램 조건을 상기 N번째 프로그램 구간의 프로그램 조건과 다르게 설정하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압과 동일하게 유지된다.
바람직한 실시예에 있어서, 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 루프의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압보다 소정의 증가분만큼 증가된다.
바람직한 실시예에 있어서, 상기 검출 단계는 상기 비트 라인 전압의 공급 구간 동안 행해진다.
바람직한 실시예에 있어서, 상기 검출 단계는 매 프로그램 구간 동안 행해진다.
본 발명의 다른 특징에 따르면, 증가형 스텝 펄스 프로그래밍 스킴에 따라 불 휘발성 메모리 장치를 프로그램하는 방법은 N번째 프로그램 구간 동안 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 공급하는 단계와; 상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고 상기 비트 라인 전압이 상기 N번째 프로그램 구간에서 상기 검출 전압보다 낮을 때, (N+1)번째 프로그램 구간 동안 상기 N번째 프로그램 구간과 동일한 레벨을 갖는 상기 워드 라인 전압을 상기 비트 라인 전압과 함께 상기 메모리 셀에 인가하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 전압이 상기 N번째 프로그램 구간에서 상기 검출 전압보다 높을 때, 상기 N번째 프로그램 구간의 워드 라인 전압보다 소정의 증가분만큼 높아진 워드 라인 전압이 상기 (N+1)번째 프로그램 구간 동안 상기 비트 라인 전압과 함께 상기 메모리 셀에 인가된다.
바람직한 실시예에 있어서, 상기 검출 단계는 상기 비트 라인 전압의 공급 구간 동안 행해진다.
바람직한 실시예에 있어서, 상기 검출 단계는 매 프로그램 구간 동안 행해진다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 메모리 셀에 공급될 제 1 프로그램 전압을 발생하는 제 1 전압 발생 회로와; 상기 메모리 셀에 공급될 제 2 프로그램 전압을 발생하는 제 2 전압 발생 회로와; 그리고 상기 제 2 프로그램 전압이 검출 전압보다 낮은 지의 여부에 따라 상기 제 1 전압 발생 회로를 제어하는 제어 회로를 포함하며, 상기 제 2 프로그램 전압이 N번째 프로그램 루프에서 상기 검출 전압보다 낮을 때, 상기 제어 회로는 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압과 동일하게 유지되도록 상기 제 1 전압 발생 회로를 제어한다.
바람직한 실시예에 있어서, 상기 제 2 프로그램 전압이 상기 N번째 프로그램 루프에서 상기 검출 전압보다 높을 때, 상기 제어 회로는 상기 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압보다 소정의 증가분만큼 높아지도록 상기 제 1 전압 발생 회로를 제어한다.
바람직한 실시예에 있어서, 상기 제 1 프로그램 전압은 워드 라인 전압이고 상기 제 2 프로그램 전압은 비트 라인 전압이다.
바람직한 실시예에 있어서, 상기 제어 회로는 매 프로그램 루프에서 스텝-업 펄스 신호를 발생하는 제어 로직과; 상기 제 2 프로그램 전압이 상기 검출 전압보다 낮은 지의 여부에 따라 스텝 홀드 신호를 활성화시키는 스텝 홀드 회로와; 그리고 상기 스텝-업 펄스 신호 및 상기 스텝 홀드 신호에 응답하여 상기 제 1 프로그램 전압 발생 회로를 제어하는 스텝 제어 회로를 포함한다.
바람직한 실시예에 있어서, 상기 스텝 홀드 신호가 상기 N번째 프로그램 구간에서 활성화될 때, 상기 스텝 제어 회로는 상기 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압과 동일하게 유지되도록 상기 제 1 프로그램 전압 발생 회로를 제어한다.
바람직한 실시예에 있어서, 상기 스텝 홀드 신호가 상기 N번째 프로그램 구간에서 비활성화될 때, 상기 스텝 제어 회로는 상기 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압보다 소정 전압만큼 증가되도록 상기 제 1 프로그램 전압 발생 회로를 제어한다.
바람직한 실시예에 있어서, 상기 스텝 홀드 회로는 상기 제 2 프로그램 전압 발생 회로에서 출력되는 상기 제 2 프로그램 전압을 검출한다.
바람직한 실시예에 있어서, 상기 제 2 프로그램 전압은 비트 라인을 통해 상기 메모리 셀에 공급되며, 상기 스텝 홀드 회로는 상기 비트 라인 상의 제 2 프로그램 전압을 검출한다.
바람직한 실시예에 있어서, 상기 메모리 셀을 상기 제 2 프로그램 전압으로 구동하는 기입 드라이버 회로를 더 포함하며, 상기 스텝 홀드 회로는 상기 기입 드라이버 회로로부터 출력된느 제 2 프로그램 전압을 검출한다.
바람직한 실시예에 있어서, 상기 스텝 홀드 회로는 매 프로그램 루프의 프로그램 구간 동안 상기 제어 로직의 제어에 따라 상기 제 2 프로그램 전압을 검출한다.
바람직한 실시예에 있어서, 상기 스텝 홀드 회로는 매 프로그램 루프에서 상기 제 2 프로그램 전압의 공급 구간 동안 상기 제어 로직의 제어에 따라 상기 제 2 프로그램 전압을 검출한다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치를 프로그램하는 방법은 프로그램 루프들을 반복적으로 수행하는 단계를 포함하되, 현재의 프로그램 루프의 프로그램 조건이 만족되었는 지의 여부에 따라 다음의 프로그램 루프에서 이전의 프로그램 루프와 동일한 프로그램 조건하에서 프로그램 동작이 수행된다.
바람직한 실시예에 있어서, 상기 프로그램 루프들을 반복적으로 수행하는 단계는 N번째 프로그램 구간 동안 소정의 프로그램 조건에 따라 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 인가하는 단계와; 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고 상기 검출 결과에 따라 (N+1)번째 프로그램 구간의 프로그램 조건을 결정하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 조건은 증가형 스텝 펄스 프로그 래밍 스킴을 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 조건을 결정하는 단계는 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 프로그램 조건을 상기 N번째 프로그램의 프로그램 조건과 동일하게 유지시키는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 프로그램 조건을 결정하는 단계는 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 구간의 프로그램 조건을 상기 N번째 프로그램 구간의 프로그램 조건과 다르게 설정하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압과 동일하게 유지된다.
바람직한 실시예에 있어서, 상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 루프의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압보다 소정의 증가분만큼 증가된다.
바람직한 실시예에 있어서, 상기 검출 단계는 상기 비트 라인 전압의 공급 구간 동안 행해진다.
바람직한 실시예에 있어서, 상기 검출 단계는 매 프로그램 구간 동안 행해진다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 본 발명에 따른 불 휘발성 메모리 장치는 NOR 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NAND형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불 휘발성 메모리 장치에 있어서, 프로그램 사이클은 복수의 프로그램 루프들로 구성되며, 각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 구성된다. 잘 알려진 바와 같이, 프로그램 구간에서는 입력된 데이터가 선택된 메모리 셀들에 프로그램되고, 프로그램 검증 구간에서는 선택된 메모리 셀들이 올바르게 프로그램되었는 지의 여부가 판별된다. ISPP 스킴을 이용한 불 휘발성 메모리 장치의 경우, 프로그램 루프들이 반복됨에 따라 워드 라인 전압은 정해진 값만큼 점차적으로 증가될 것이다.
도 2는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 행들 (또는 워드 라인들) (WL0-WLm)과 열들 (또는 비트 라인들) (BL0-BLn)의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이 (110)를 포함한다. 행 선택 회로 (120)는 행 어드레스 정보에 따라 워드 라인들 (WL0-WLm) 중 하나를 선택하고, 선택된 워드 라인을 워드 라인 전압 발생 회로 (210)로부터의 워드 라인 전압 (VWL)으로 구동한다. 열 선택 회로 (130)는 열 어드레스 정보에 따라 비트 라인들 (BL0-BLn)을 일정한 단위 (예를 들면, 워드 단위 또는 바이트 단위)로 선택한다. 감지 증폭 회로 (140)는 선택된 워드 라인 및 비트 라인들의 메모리 셀들로부터 데이터 비트들을 감지한다. 감지 증폭 회로 (140)에 의해서 읽혀진 데이터 비트들은 동작 모드에 따라 외부로 출력되거나 패스/페일 점검 회로 (180)로 전달될 것이다. 예를 들면, 읽기 동작 모드시, 감지 증폭 회로 (140)에 의해서 읽혀진 데이터 비트들은 외부로 출력된다. 프로그램 동작 모드의 프로그램 검증 구간 동안, 감지 증폭 회로 (140)에 의해서 읽혀진 데이터 비트들은 패스/페일 점검 회로 (180)로 출력된다.
기입 드라이버 회로 (150)는 프로그램 동작 모드시 비트 라인 인에이블 신호 (BLEN)에 응답하여 동작하며, 프로그램될 데이터에 따라 선택된 비트 라인들을 비트 라인 전압 (VBL)으로 구동한다. 예를 들면, 프로그램될 데이터가 프로그램 데이터인 경우, 기입 드라이버 회로 (150)는 열 선택 회로 (130)에 의해서 선택된 비트 라인을 비트 라인 전압 (VBL)으로 구동한다. 프로그램될 데이터가 프로그램-금지 데이터인 경우, 기입 드라이버 회로 (150)는 열 선택 회로 (130)에 의해서 선택된 비트 라인을 비트 라인 전압 (VBL)보다 낮은 전압 (예를 들면, 접지 전압)으로 구동한다. 비트 라인 전압 발생 회로 (160)는 제어 로직 (190)의 제어에 응답하여 프로그램 전압으로서 비트 라인 전압 (VBL)을 발생한다. 스텝 홀드 회로 (170)는 비트 라인 인에이블 신호 (BLEN)에 응답하여 동작하도록 구성되며, 프로그램 구간 동안 비트 라인 전압 (VBL)이 설정된 검출 전압보다 낮은 지의 여부를 검출한다. 스텝 홀드 회로 (170)는 검출 결과에 따라 스텝 홀드 신호 (STEP_HOLD)를 발생한다. 예를 들면, 비트 라인 전압 (VBL)이 매 프로그램 구간 동안 설정된 검출 전압보다 높게 유지되면, 스텝 홀드 회로 (170)는 스텝 홀드 신호 (STEP_HOLD)가 비활성화되 게 한다. 비트 라인 전압 (VBL)이 매 프로그램 구간 동안 설정된 검출 전압보다 낮아지면, 스텝 홀드 회로 (170)는 스텝 홀드 신호 (STEP_HOLD)가 활성화되게 한다.
계속해서, 패스/페일 점검 회로 (180)는 프로그램 검증 구간 동안 감지 증폭 회로 (140)로부터 출력된 데이터 비트들이 모두 프로그램 상태를 갖는 지의 여부를 판별하고, 판별 결과로서 패스/페일 신호 (PF)를 출력한다. 제어 로직 (190)은 동작 모드에 따라 불 휘발성 메모리 장치의 전반적인 동작을 제어하도록 구성된다. 제어 로직 (190)은 프로그램 사이클의 매 프로그램 구간에서 비트 라인 인에이블 신호 (BLEN)를 활성화시킨다. 프로그램 사이클의 매 프로그램 검증 구간 동안, 제어 로직 (190)은 패스/페일 신호 (PF)에 응답하여 프로그램 사이클의 종료를 결정한다. 예를 들면, 패스/페일 신호 (PF)가 프로그램 패스를 나타낼 때, 제어 로직 (190)은 프로그램 사이클을 종료한다. 패스/페일 신호 (PF)가 프로그램 페일을 나타낼 때, 제어 로직 (190)은 다음의 프로그램 루프가 실행되도록 프로그램 사이클을 제어한다. 예를 들면, 제어 로직 (190)은 프로그램 검증 동작이 종료될 때 마다 스텝-업 펄스 신호 (STEP_UP)를 발생한다.
스텝 제어 회로 (200)는 스텝-업 펄스 신호 (STEP_UP) 및 스텝 홀드 신호 (STEP_HOLD)에 응답하여 동작하며, 프로그램 사이클 동안 워드 라인 전압 (VWL)이 단계적으로 증가되도록 워드 라인 전압 발생 회로 (210)를 제어한다. 스텝 홀드 신호 (STEP_HOLD)가 비활성화된 상태에서 스텝-업 펄스 신호 (STEP_UP)가 생성될 때, 스텝 제어 회로 (200)는 워드 라인 전압이 이전 프로그램 루프의 값보다 정해진 값만큼 증가되도록 워드 라인 전압 발생 회로 (210)를 제어한다. 스텝 홀드 신호 (STEP_HOLD)가 활성화된 상태에서 스텝-업 펄스 신호 (STEP_UP)가 생성될 때, 스텝 제어 회로 (200)는 워드 라인 전압이 이전 프로그램 루프의 값으로 유지되도록 워드 라인 전압 발생 회로 (210)를 제어한다. 워드 라인 전압 발생 회로 (210)는 스텝 제어 회로 (200)의 제어에 응답하여 워드 라인 전압 (VWL)을 발생한다. ISPP 스킴을 이용한 예시적인 워드 라인 전압 발생 회로 (210)는 앞서 언급된 U.S. Patent No. 5,642,309 및 대한민국공개특허번호 제2002-39744호에 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
이상의 설명으로부터 알 수 있듯이, N번째 프로그램 루프의 프로그램 구간에서 비트 라인 전압 (VBL)이 설정된 검출 전압보다 낮아지면, 스텝 홀드 신호 (STEP_HOLD)가 활성화된다. 스텝 홀드 신호 (STEP_HOLD)가 활성화될 때, 스텝 제어 회로 (200) (N+1)번째 프로그램 루프의 프로그램 구간에서 워드 라인 전압이 이전의 프로그램 루프와 동일하게 유지되도록 워드 라인 전압 발생 회로 (210)를 제어한다. 즉, ISPP 스킴을 이용한 불 휘발성 메모리 장치에 있어서, N번째 프로그램 루프의 프로그램 구간에서 비트 라인 전압 (VBL)이 설정된 검출 전압보다 낮아지는 경우, N번째 및 (N+1)번째 프로그램 루프들에서는 동일한 레벨을 갖는 워드 라인 전압이 선택된 워드 라인으로 공급된다. 이는 메모리 셀들이 동일한 프로그램 조건에서 2회 또는 그 보다 많이 프로그램됨을 의미한다.
이 실시예에 있어서, 스텝 홀드 회로 (170), 제어 로직 (190), 그리고 스텝 제어 회로 (200)는 비트 라인 전압 (VBL)이 검출 전압보다 낮은 지의 여부에 따라 워드 라인 전압 발생 회로 (210)를 제어하는 제어 회로를 구성한다.
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 스텝 홀드 회로를 보여주는 블록도이다.
도 3을 참조하면, 본 발명에 따른 스텝 홀드 회로 (170)는 검출기 (171), 펄스 발생기 (172), 그리고 래치 (173)를 포함한다. 검출기 (171)는 비트 라인 인에이블 신호 (BLEN)에 응답하여 동작하며, 비트 라인 전압 (VBL)이 설정된 검출 전압보다 낮은 지의 여부를 검출한다. 검출기 (171)는 검출 결과로서 검출 신호 (DET)를 발생한다. 검출기 (171)가 비트 라인 인에이블 신호 (BLEN)의 활성화 구간 동안 동작한다. 하지만, 검출기 (171)가 매 프로그램 구간 동안 동작하도록 구현될 수 있다. 펄스 발생기 (172)는 비트 라인 인에이블 신호 (BLEN)의 로우-하이 천이에 응답하여 초기화 펄스 신호 (RST)를 발생한다. 래치 (173)는 비트 라인 인에이블 신호 (BLEN)를 입력받는 입력 단자 (D), 검출 신호 (DET)를 입력받는 클록 단자 (CLK), 스텝 홀드 신호 (STEP_HOLD)를 출력하는 출력 단자 (Q)를 갖는다.
회로 동작에 있어서, 비트 라인 인에이블 신호 (BLEN)가 로우 레벨에서 하이 레벨로 천이할 때, 펄스 발생기 (172)는 초기화 펄스 신호 (RST)를 발생한다. 스텝 홀드 신호 (STEP_HOLD)는 초기화 펄스 신호 (RST)에 의해서 로우로 초기화된다. 이와 동시에, 비트 라인 인에이블 신호 (BLEN)가 로우 레벨에서 하이 레벨로 천이할 때, 검출기 (171)는 비트 라인 전압 (VBL)이 설정된 검출 전압보다 낮은 지의 여부를 검출한다. 만약 비트 라인 전압 (VBL)이 설정된 검출 전압보다 낮아지면, 검출 신호 (DET)는 로우 레벨에서 하이 레벨로 천이한다. 래치 (173)는 검출 신호 (DET)의 로우-하이 천이에 응답하여 비트 라인 인에이블 신호 (BLEN)를 래치한다. 프로그램 구간 내에서 비트 라인 인에이블 신호 (BLEN)가 하이로 유지되기 때문에, 스텝 홀드 신호 (STEP_HOLD)는 검출 신호 (DET)의 로우-하이 천이에 동기되어 하이가 된다. 검출기 (171)는 비트 라인 인에이블 신호 (BLEN)의 비활성화시 초기화되며, 그 결과 검출 신호 (DET)는 프로그램 구간이 종료될 때마다 로우로 초기화된다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
프로그램 명령이 입력됨에 따라, 비트 라인 전압 발생 회로 (160) 및 워드 라인 전압 발생 회로 (210)는 제어 로직 (190)의 제어에 따라 비트 라인 전압 및 워드 라인 전압을 생성하기 시작한다. 워드 라인 전압 및 비트 라인 전압이 생성된 후, 제어 로직 (190)의 제어하에 첫 번째 프로그램 루프의 프로그램 동작이 수행될 것이다. 예를 들면, 제어 로직 (190)은 워드 라인 전압이 선택된 워드 라인으로 공급되도록 행 선택 회로 (120)를 제어하고 비트 라인 인에이블 신호 (BLEN)를 활성화시킨다. 비트 라인 인에이블 신호 (BLEN)가 활성화됨에 따라, 기입 드라이버 회로 (150)는 열 선택 회로 (130)에 의해서 선택된 비트 라인(들)로 비트 라인 전압 (VBL)을 공급한다. 이러한 프로그램 조건 하에서 선택된 메모리 셀(들)이 프로그램되기 시작한다.
이와 동시에, 스텝 홀드 회로 (170)의 래치 (173)는 비트 라인 인에이블 신 호 (BLEN)의 로우-하이 천이시 초기화되며, 그 결과 스텝 홀드 신호 (STEP_HOLD)는 로우로 초기화된다. 비트 라인 인에이블 신호 (BLEN)의 활성화 구간 동안, 검출기 (171)는 비트 라인 전압 (VBL)이 설정된 검출 전압 (Vt) 이하로 낮아졌는 지의 여부를 검출한다. 도 4에 도시된 바와 같이, 첫 번째 프로그램 구간 동안 비트 라인 전압 (VBL)이 검출 전압 (Vt) 보다 높게 유지되기 때문에, 검출 신호 (DET)는 로우로 유지된다. 즉, 첫 번째 프로그램 구간에서는 스텝 홀드 신호 (STEP_HOLD)가 로우로 유지된다. 이후, 비트 라인 인에이블 신호 (BLEN)가 로우로 비활성화되고, 워드 라인 상의 전압이 방전된다. 즉, 첫 번째 프로그램 구간이 종료된다.
첫 번째 프로그램 구간이 종료된 후, 첫 번째 프로그램 루프의 프로그램 검증 동작이 수행될 것이다. 프로그램 검증 구간에서는 선택된 메모리 셀들이 올바르게 프로그램되었는 지의 여부가 잘 알려진 방식에 따라 감지 증폭 회로 (140), 패스/페일 점검 회로 (180), 그리고 제어 로직 (190)에 의해서 판별될 것이다. 만약 패스/페일 신호 (PF)가 프로그램 페일을 나타내면, 제어 로직 (200)은 스텝-업 펄스 신호 (STEP_UP)를 발생한다. 스텝 제어 회로 (200)는 스텝-업 펄스 신호 (STEP_UP) 및 스텝 홀드 신호 (STEP_HOLD)에 응답하여 워드 라인 전압 발생 회로 (210)를 제어한다. 스텝 홀드 신호 (STEP_HOLD)가 첫 번째 프로그램 구간에서 비트 라인 전압 (VBL)이 검출 전압보다 높게 유지되었음을 나타내기 때문에, 스텝 제어 회로 (200)는 워드 라인 전압 (VWL)이 정해진 값 (△V)만큼 증가되도록 워드 라인 전압 발생 회로 (210)를 제어한다.
두 번째 프로그램 루프가 시작되면, 앞서 설명된 것과 동일한 방법으로 프로그램 동작이 수행될 것이다. 두 번째 프로그램 루프의 프로그램 동작이 수행되는 동안, 앞서의 설명과 마찬가지로, 검출기 (171)는 비트 라인 전압 (VBL)이 설정된 검출 전압 (Vt) 이하로 낮아졌는 지의 여부를 검출한다. 만약 비트 라인 전압 (VBL)이 검출 전압 (Vt) 이하로 낮아지면, 도 4에 도시된 바와 같이, 검출 신호 (DET)가 로우 레벨에서 하이 레벨로 활성화된다. 이때, 래치 (173)의 출력 신호 즉, 스텝 홀드 신호 (STEP_HOLD)는 검출 신호 (DET)의 로우-하이 천이에 동기되어 로우 레벨에서 하이 레벨로 천이한다. 이러한 조건하에서 두 번째 프로그램 루프의 프로그램 동작이 종료될 것이다. 검출 신호 (DET)는, 도 4에 도시된 바와 같이, 비트 라인 인에이블 신호 (BLEN)가 비활성화될 때 로우로 비활성화된다.
두 번째 프로그램 구간이 종료된 후, 두 번째 프로그램 루프의 프로그램 검증 동작이 수행될 것이다. 프로그램 검증 구간에서는 선택된 메모리 셀들이 올바르게 프로그램되었는 지의 여부가 잘 알려진 방식에 따라 감지 증폭 회로 (140), 패스/페일 점검 회로 (180), 그리고 제어 로직 (190)에 의해서 판별될 것이다. 만약 패스/페일 신호 (PF)가 프로그램 페일을 나타내면, 제어 로직 (200)은 스텝-업 펄스 신호 (STEP_UP)를 발생한다. 스텝 제어 회로 (200)는 스텝-업 펄스 신호 (STEP_UP) 및 스텝 홀드 신호 (STEP_HOLD)에 응답하여 워드 라인 전압 발생 회로 (210)를 제어한다. 앞서 설명된 바와 같이, 스텝 홀드 신호 (STEP_HOLD)가 두 번째 프로그램 구간에서 비트 라인 전압 (VBL)이 검출 전압 이하로 낮아졌음을 나타내기 때문에, 스텝 제어 회로 (200)는 워드 라인 전압 (VWL)이 정해진 값 (△V)의 증가없이 이전 프로그램 구간의 전압 레벨로 유지되도록 워드 라인 전압 발생 회로 (210)를 제어한다.
세 번째 프로그램 루프가 시작되면, 앞서 설명된 것과 동일한 방법으로 프로그램 동작이 수행될 것이다. 세 번째 프로그램 구간의 프로그램 조건은 두 번째 프로그램 구간의 프로그램 조건과 동일하다. 즉, 도 4에 도시된 바와 같이, 세 번째 프로그램 구간의 워드 라인 전압 (VWL)은 정해진 값 (△V)의 증가없이 두 번째 프로그램 구간의 워드 라인 전압과 동일하게 유지된다. 이점을 제외하면, 세 번째 프로그램 루프의 프로그램 동작은 이전에 설명된 것과 동일하게 수행될 것이다. 단, 스텝 홀드 신호 (STEP_HOLD)는, 도 4에 도시된 바와 같이, 세 번째 프로그램 구간에서 비트 라인 인에이블 신호 (BLEN)가 활성화될 때 로우로 초기화된다. 이후 선택된 메모리 셀들이 요구되는 문턱 전압을 가질 때까지 정해진 프로그램 루프 횟수 내에서 프로그램 루프들이 반복될 것이다.
결론적으로, 임의의 프로그램 루프의 프로그램 구간에서 비트 라인 전압 (VBL)이 설정된 검출 전압 (Vt)보다 낮아졌는 지의 여부에 따라 다음의 프로그램 루프의 프로그램 조건이 결정된다. 이러한 프로그램 방식에 따르면, 비트 라인 전압 (VBL)의 변화에 따라 다음의 프로그램 루프의 프로그램 조건을 이전의 프로그램 루프의 프로그램 조건과 동일하게 또는 다르게 제어함으로써 비트 라인 전압 (VBL)의 저하로 인한 프로그램 페일을 방지할 수 있다.
일 실시예에 따른 도 2에 도시된 스텝 홀드 회로 (170)는 기입 드라이버 회로 (150)로 전달되는 비트 라인 전압 (VBL)을 검출하도록 구성되어 있다. 하지만, 스텝 홀드 회로 (170)의 검출 지점이 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 도 5에 도시된 바와 같이, 스텝 홀드 회로 (170)는 기입 드라이버 회로 (150)로부터 출력되는 비트 라인 전압 (VBL)을 검출하도록 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 스텝 홀드 회로 (170)는 열 선택 회로 (130)에 의해서 선택된 비트 라인으로 전달되는 비트 라인 전압 (VBL)을 검출하도록 구성될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 현 프로그램 루프의 비트 라인 전압의 변화에 따라 다음의 프로그램 루프의 프로그램 조건을 이전의 프로그램 루프의 프로그램 루프와 동일하게 또는 다르게 제어함으로써 비트 라인 전압의 저하로 인한 프로그램 페일을 방지할 수 있다. 따라서, 프로그램 특성이 향상될 수 있다.

Claims (32)

  1. 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:
    N번째 프로그램 구간 동안 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 인가하는 단계와;
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고
    상기 검출 결과에 따라 (N+1)번째 프로그램 구간 동안 상기 메모리 셀에 인가되는 워드 라인 전압을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압과 동일하게 유지되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 루프의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압보다 소정의 증가분만큼 증가되는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 검출 단계는 상기 비트 라인 전압의 공급 구간 동안 행해지는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서,
    상기 검출 단계는 매 프로그램 구간 동안 행해지는 것을 특징으로 하는 방법.
  9. 증가형 스텝 펄스 프로그래밍 스킴에 따라 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:
    N번째 프로그램 구간 동안 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 공급하는 단계와;
    상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고
    상기 비트 라인 전압이 상기 N번째 프로그램 구간에서 상기 검출 전압보다 낮을 때, (N+1)번째 프로그램 구간 동안 상기 N번째 프로그램 구간과 동일한 레벨을 갖는 상기 워드 라인 전압을 상기 비트 라인 전압과 함께 상기 메모리 셀에 인가하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 비트 라인 전압이 상기 N번째 프로그램 구간에서 상기 검출 전압보다 높을 때, 상기 N번째 프로그램 구간의 워드 라인 전압보다 소정의 증가분만큼 높아진 워드 라인 전압이 상기 (N+1)번째 프로그램 구간 동안 상기 비트 라인 전압과 함께 상기 메모리 셀에 인가되는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서,
    상기 검출 단계는 상기 비트 라인 전압의 공급 구간 동안 행해지는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 검출 단계는 매 프로그램 구간 동안 행해지는 것을 특징으로 하는 방법.
  13. 메모리 셀에 공급될 제 1 프로그램 전압을 발생하는 제 1 전압 발생 회로와;
    상기 메모리 셀에 공급될 제 2 프로그램 전압을 발생하는 제 2 전압 발생 회로와; 그리고
    상기 제 2 프로그램 전압이 검출 전압보다 낮은 지의 여부에 따라 상기 제 1 전압 발생 회로를 제어하는 제어 회로를 포함하며,
    상기 제 2 프로그램 전압이 N번째 프로그램 루프에서 상기 검출 전압보다 낮을 때, 상기 제어 회로는 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압과 동일하게 유지되도록 상기 제 1 전압 발생 회로를 제어하는 불 휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 프로그램 전압이 상기 N번째 프로그램 루프에서 상기 검출 전압보다 높을 때, 상기 제어 회로는 상기 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압보다 소정의 증가분만큼 높아지도록 상기 제 1 전압 발생 회로를 제어하는 불 휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 프로그램 전압은 워드 라인 전압이고 상기 제 2 프로그램 전압은 비트 라인 전압인 불 휘발성 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제어 회로는
    매 프로그램 루프에서 스텝-업 펄스 신호를 발생하는 제어 로직과;
    상기 제 2 프로그램 전압이 상기 검출 전압보다 낮은 지의 여부에 따라 스텝 홀드 신호를 활성화시키는 스텝 홀드 회로와; 그리고
    상기 스텝-업 펄스 신호 및 상기 스텝 홀드 신호에 응답하여 상기 제 1 프로그램 전압 발생 회로를 제어하는 스텝 제어 회로를 포함하는 불 휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 스텝 홀드 신호가 상기 N번째 프로그램 구간에서 활성화될 때, 상기 스텝 제어 회로는 상기 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압과 동일하게 유지되도록 상기 제 1 프로그램 전압 발생 회로를 제어하는 불 휘발성 메모리 장치.
  18. 제 16 항에 있어서,
    상기 스텝 홀드 신호가 상기 N번째 프로그램 구간에서 비활성화될 때, 상기 스텝 제어 회로는 상기 (N+1)번째 프로그램 루프의 제 1 프로그램 전압이 상기 N번째 프로그램 루프의 제 1 프로그램 전압보다 소정 전압만큼 증가되도록 상기 제 1 프로그램 전압 발생 회로를 제어하는 불 휘발성 메모리 장치.
  19. 제 16 항에 있어서,
    상기 스텝 홀드 회로는 상기 제 2 프로그램 전압 발생 회로에서 출력되는 상기 제 2 프로그램 전압을 검출하는 불 휘발성 메모리 장치.
  20. 제 16 항에 있어서,
    상기 제 2 프로그램 전압은 비트 라인을 통해 상기 메모리 셀에 공급되며, 상기 스텝 홀드 회로는 상기 비트 라인 상의 제 2 프로그램 전압을 검출하는 불 휘발성 메모리 장치.
  21. 제 16 항에 있어서,
    상기 메모리 셀을 상기 제 2 프로그램 전압으로 구동하는 기입 드라이버 회로를 더 포함하며, 상기 스텝 홀드 회로는 상기 기입 드라이버 회로로부터 출력된느 제 2 프로그램 전압을 검출하는 불 휘발성 메모리 장치.
  22. 제 16 항에 있어서,
    상기 스텝 홀드 회로는 매 프로그램 루프의 프로그램 구간 동안 상기 제어 로직의 제어에 따라 상기 제 2 프로그램 전압을 검출하는 불 휘발성 메모리 장치.
  23. 제 16 항에 있어서,
    상기 스텝 홀드 회로는 매 프로그램 루프에서 상기 제 2 프로그램 전압의 공급 구간 동안 상기 제어 로직의 제어에 따라 상기 제 2 프로그램 전압을 검출하는 불 휘발성 메모리 장치.
  24. 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:
    메모리 셀을 프로그램 데이터로 프로그램하기 위한 프로그램 동작을 수행하는 단계와;
    상기 메모리 셀이 프로그램되었는 지의 여부를 판별하기 위한 프로그램 검증 동작을 수행하는 단계와; 그리고
    상기 메모리 셀이 프로그램될 때까지 상기 프로그램 동작과 상기 프로그램 검증 동작의 프로그램 루프를 반복하는 단계를 포함하되, 현재의 프로그램 루프의 프로그램 조건이 만족되었는 지의 여부에 따라 다음의 프로그램 루프에서 이전의 프로그램 루프와 동일한 프로그램 조건하에서 상기 프로그램 동작이 수행되는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서,
    상기 프로그램 동작을 수행하는 단계는
    N번째 프로그램 구간 동안 소정의 프로그램 조건에 따라 메모리 셀에 워드 라인 전압 및 비트 라인 전압을 인가하는 단계와;
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 검출 전압보다 낮은 지의 여부를 검출하는 단계와; 그리고
    상기 검출 결과에 따라 (N+1)번째 프로그램 구간의 프로그램 조건을 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서,
    상기 프로그램 조건은 증가형 스텝 펄스 프로그래밍 스킴을 포함하는 것을 특징으로 하는 방법.
  27. 제 25 항에 있어서,
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 프로그램 조건은 상기 N번째 프로그램의 프로그램 조건과 동일하게 유지되는 것을 특징으로 하는 방법.
  28. 제 25 항에 있어서,
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 구간의 프로그램 조건은 상기 N번째 프로그램 구간의 프로그램 조건과 다르게 설정되는 것을 특징으로 하는 방법.
  29. 제 28 항에 있어서,
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 낮을 때, 상기 (N+1)번째 프로그램 구간의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압과 동일하게 유지되는 것을 특징으로 하는 방법.
  30. 제 28 항에 있어서,
    상기 N번째 프로그램 구간 동안 상기 비트 라인 전압이 상기 검출 전압보다 높을 때, 상기 (N+1)번째 프로그램 루프의 워드 라인 전압이 상기 N번째 프로그램 구간의 워드 라인 전압보다 소정의 증가분만큼 증가되는 것을 특징으로 하는 방법.
  31. 제 25 항에 있어서,
    상기 검출 단계는 상기 비트 라인 전압의 공급 구간 동안 행해지는 것을 특징으로 하는 방법.
  32. 제 25 항에 있어서,
    상기 검출 단계는 매 프로그램 구간 동안 행해지는 것을 특징으로 하는 방법.
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