DE102008023819A1

DE102008023819A1 - Verfahren zum Betrieb eines Speicherbauelements und elektronisches Bauelement

Info

Publication number: DE102008023819A1
Application number: DE102008023819A
Authority: DE
Inventors: Seungwon Seongnam Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-05-10
Filing date: 2008-05-07
Publication date: 2008-11-13
Anticipated expiration: 2028-05-08
Also published as: FR2916085B1; CN101303892A; US7633803B2; US20080279012A1; GB2449175A; KR20080099693A; KR100890016B1; FR2916085A1; GB0808456D0; DE102008023819B4; CN101303892B

Abstract

Die Erfindung bezieht sich auf ein Verfahren zum Betrieb eines Speicherbauelements mit einer Mehrzahl von Speicherzellentransistoren, die seriell in einer Kette zwischen einen Kettenauswahltransistor und einen Masseauswahltransistor eingeschleift sind, wobei der Kettenauswahltransistor zwischen die Kette und die Bitleitung eingeschleift ist und der Masseauswahltransistor zwischen die Kette und eine gemeinsame Sourceleitung eingeschleift ist, und auf ein diesbezügliches elektronisches Bauelement. Gemäß der Erfindung wird einer der Mehrzahl von Speicherzellentransistoren in der Kette für einen Programmiervorgang ausgewählt, wobei andere Speicherzellentransistoren in der Kette nicht ausgewählt sind, und während des Programmiervorgangs wird eine Mehrzahl von Spannungsimpulsen an einen Kanalbereich des ausgewählten Speicherzellentransistors angelegt, eine Passierspannung wird an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren angelegt, und eine Programmierspannung wird an eine Steuergateelektrode der ausgewählten Speicherzelle angelegt, während die Mehrzahl von Spannungsimpulsen an den Kanalbereich des ausgewählten Speicherzellentransistors angelegt wird. Die Spannungsimpulse sind negative Spannungsimpulse, die Passierspannung ist eine positive Passierspannung, und eine Programmierspannung ist eine positive Programmierspannung, und/oder eine Differenz zwischen einem an den Kanalbereich angelegten Spannungsimpuls und der an die Steuergateelektroden ...

Description

Die Erfindung bezieht sich auf ein Verfahren zum Betrieb eines Speicherbauelements und auf ein diesbezügliches elektronisches Bauelement.
Flash-Speicher können als NOR-Flashspeicher oder NAND-Flashspeicher konfiguriert sein. In einem NOR-Flashspeicher sind die Speicherzellen mit den Bitleitungen derart parallel verbunden, dass die Bitleitung auf niedrigen Pegel geht, wenn irgendeine der Speicherzellen durch die korrespondierende Wortleitung eingeschaltet wird. In einem NAND-Flashspeicher ist eine Anzahl von Transistoren in Reihe geschaltet, so dass eine NAND-Flashspeicherstruktur eine höhere Speicherzellendichte bereitstellen kann, als sie in einem NOR-Flashspeicher vorgesehen sein kann. Außerdem können NAND-Flashspeicher schnellere Programmier- und Löschzeiten bereitstellen, als sie von NOR-Flashspeichern zur Verfügung gestellt werden können.
NAND-Flashspeicherstrukturen sind beispielsweise in der Patentschrift US 5.473.563 erläutert. Wie dort erörtert, kann ein Flashspeicher mit NAND-Struktur einen ersten Auswahltransistor, der mit einer Drain über ein Kontaktloch an eine zugehörige Bitleitung angeschlossen ist, einen zweiten Auswahltransistor, der mit einer Source an eine gemeinsame Sourceleitung angeschlossen ist, und acht Speichertransistoren umfassen, die mit Kanälen in Reihe zwischen eine Source des ersten Auswahltransistors und eine Drain des zweiten Auswahltransistors geschaltet sind. Der erste und der zweite Auswahltransistor und die acht Speichertransistoren können auf einem p-leitenden Halbleitersubstrat gebildet sein, und jeder Speichertransistor kann eine Schicht für ein floatendes Gate, die auf einer Gateoxidschicht über einem Kanalbereich zwischen seinem Source- und seinem Drainbereich gebildet ist, und eine von der floatenden Gateschicht durch eine zwischenliegende Isolationsschicht getrennte Schicht für ein Steuergate beinhalten. Um einen ausgewählten der Speichertransistoren zu programmieren bzw. in diesen zu schreiben, kann ein Vorgang des gleichzeitigen Löschens aller Speichertransistoren vom Programmieren des ausgewählten Speichertransistors gefolgt werden.
Zum Programmieren eines ausgewählten Speichertransistors wird eine Programmierspannung an eine ausgewählte Wortleitung eines ausgewählten Speicherblocks (korrespondierend zur ausgewählten Speicherzelle) angelegt, und eine Passierspannung wird an nicht ausgewählte Wortleitungen des ausgewählten Speicherblocks (korrespondierend zu nicht ausgewählten Speicherzellen) angelegt. Kanalbereiche sowie Source- und Drainübergänge von Speichertransistoren von Zelleneinheiten im ausgewählten Speicherblock können auf eine Programmiersperrspannung geladen werden. Kanalbereiche sowie Source- und Drainübergänge von Zelleneinheiten, die mit Speichertransistoren verknüpft sind, welche mit den anderen Binärdaten programmiert werden, können zum Programmieren entladen werden, während diejenigen Zelleneinheiten, die mit nicht programmierten Speichertransistoren verknüpft sind, auf der Programmiersperrspannung gehalten werden können, um ein Programmieren zu verhindern.
Ein Flashspeicherbauelement kann Einpegelzellen(SLC)-Transistoren oder Mehrpegelzellen(MLC)-Transistoren abhängig von einer Anzahl von in jedem Speicherzellentransistor speicherbaren Datenbits beinhalten. In einem SLC-Transistor kann ein Datenbit mit einem Logikwert „1" oder „0" gespeichert werden. In einem MLC-Transistor können zwei Datenbits mit einem Logikwert „11", „10", „01" oder „00" gespeichert werden. Flashspeicherbauelemente mit MLC-Transistoren können daher höher integrierte Halbleiterbauelemente für erhöhte Kapazität bereitstellen.
Ein gepulster Programmiervorgang mit inkrementalen Schritten (ISPP) wurde zum Erhöhen von Programmiergeschwindigkeiten für Flashspeicherbauelemente mit MLC-Transistoren entwickelt. Bei dieser inkrementalen Schrittimpulsprogrammierung wird eine Schwellenspannung eines ausgewählten MLC-Transistors in eine Spannung entsprechend einem zu speichernden Datenwert (irgendeiner von „11", „10", „01" und „00") geändert.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zum Betrieb eines Speicherbauelements des eingangs erwähnten Typs und die Bereitstellung eines entsprechenden elektronischen Bauelements zugrunde, die in der Lage sind, die Schwierigkeiten des oben erwähnten Standes der Technik zu reduzieren oder zu vermeiden, und die insbesondere die Erzielung vorteilhafter Programmiervorgänge erlauben.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicherbauelementbetriebsverfahrens mit den Merkmalen des Anspruchs 1 und eines elektronischen Bauelements mit den Merkmalen des An spruchs 19. Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen dargestellt, in denen:
1 ein Blockdiagramm ist, das ein nichtflüchtiges Bauelement mit Mehrpegelzellen(MLC)-Speichertransistoren (auch als Speicherzellentransistoren bezeichnet) illustriert,
2 eine Querschnittsansicht ist, die eine Kette von Speicherzellentransistoren M0 bis Mi – 1 illustriert,
3 ein Flussdiagramm ist, das Vorgänge zum Programmieren eines Speicherzellentransistors einer Kette illustriert,
4 ein Zeitablaufdiagramm ist, das Vorgänge zum Programmieren eines ausgewählten Speichertransistors illustriert,
5A und 5B eine Querschnittansicht, die einen ausgewählten, während eines momentanen Programmiervorgangs programmierten Speicherzellentransistor illustriert, bzw. eine Tabelle von Signalen sind, die an den ausgewählten Speicherzellentransistor während des momentanen Programmiervorgangs angelegt werden,
6A und 6B eine Querschnittansicht, die einen repräsentativen, nicht ausgewählten Speicherzellentransistor, der während eines momentanen Programmiervorgangs nicht programmiert wird, bzw. eine Tabelle von Signalen sind, die an den nicht ausgewählten Speicherzellentransistor während des momentanen Programmiervorgangs angelegt werden,
7 ein Signaldiagramm ist, das Iterationen von Programmiervorgängen illustriert,
8 ein Zeitablaufdiagramm ist, das Vorgänge zum Programmieren eines ausgewählten Speichertransistors illustriert,
9 ein Blockdiagramm eines tragbaren und/oder drahtlosen elektronischen Bauelements ist,
10 ein Blockdiagramm einer Smartcard vom Kontakttyp ist, auch als eine integrierte Schaltkreiskarte (IIC) bezeichnet,
11 ein Blockdiagramm einer Smartcard vom drahtlosen Typ (oder einer IIC) ist,
12 eine schematische Darstellung einer Bitleitungsspannungserzeugungsschaltung ist und
13 eine Speicherfelddarstellung ist, die eine Anordnung von Speicherelementen illustriert, welche für das nichtflüchtige Speicherbauelement von 1 vorgesehen sein können.
Die Erfindung wird nachfolgend detaillierter unter Bezugnahme auf die begleitenden Zeichnungen erläutert, in denen vorteilhafte Ausführungsformen derselben gezeigt sind. In den Zeichnungen können die Größen und relativen Abmessungen von Schichten und Bereichen zwecks Klarheit übertrieben dargestellt sein. Gleiche Bezugszeichnen bezeichnen durchgehend gleichartige Elemente.
Es versteht sich, dass wenn ein Element oder eine Schicht als „auf", „verbunden mit" oder „gekoppelt mit" einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses bzw. diese direkt auf, verbun den mit oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Andererseits sind keine zwischenliegende Elemente oder Schichten vorhanden, wenn ein Element als „direkt auf", „direkt verbunden mit" oder „direkt gekoppelt" einem anderen Element oder einer anderen Schicht bezeichnet wird.
Beispielhafte Ausführungsformen der Erfindung werden hierin unter Bezugnahme auf Querschnittsdarstellungen erläutert, bei denen es sich um schematische Illustrationen idealisierter Ausführungsformen (und zwischenliegender Strukturen) der Erfindung handelt. Somit sind Abweichungen von den dargestellten Formen als Resultat beispielsweise von Fertigungstechniken und/oder -toleranzen zu erwarten. So weist z. B. ein als Rechteck illustrierter Implantationsbereich typischerweise gerundete oder gekrümmte Merkmale und/oder einen Implantationskonzentrationsgradienten an seinen Kanten und keine binäre Änderung vom implantierten zum nicht implantierten Bereich auf. In gleicher Weise kann ein vergrabener, durch Implantation gebildeter Bereich in einer gewissen Implantation im Gebiet zwischen dem vergrabenen Bereich und der Oberfläche resultieren, durch welche hindurch die Implantation stattfindet.
1 veranschaulicht ein nichtflüchtiges Speicherbauelement mit Mehrpegelzellen(MLC)-Transistoren gemäß Ausführungsformen der Erfindung. Wie in 1 dargestellt, umfasst das nichtflüchtige Speicherbauelement ein Speicherzellenfeld 110, einen Zeilendecoder 120, eine Wortleitungsspannungserzeugungsschaltung 130, einen Seitenpuffer 140, eine Bitleitungsspannungserzeugungsschaltung 150, eine Bestanden/Nichtbestanden-Überprüfungsschaltung 160 sowie eine Steuerlogik 170. Die Bezeichnung Steuereinheit wird hierin beispielsweise für die Steuerlogik 170 oder für die Steuerlogik 170 in Kombination mit einem oder mehreren der Komponenten Zellendecoder 120, Wortleitungsspannungserzeugungsschaltung 130, Seitenpuffer 140, Bitleitungsspan nungserzeugungsschaltung 150 und/oder Bestanden/Nichtbestanden-Überprüfungsschaltung 160 verwendet.
Das Speicherzellenfeld 110 umfasst eine Mehrzahl von Ketten von Mehrpegelzellen(MLC)-Speichertransistoren (auch als Speicherzellentransistoren bezeichnet), und jede Kette beinhaltet eine Mehrzahl von MLC-Speichertransistoren M0 bis M7, die elektrisch in Reihe zwischen einen Kettenauswahltransistor SST und einen Masseauswahltransistor GST geschaltet sind. Jeder Kettenauswahltransistor SST ist elektrisch in Reihe zwischen eine jeweilige Kette und eine jeweilige Bitleitung BL geschaltet, und jeder Masseauswahltransistor GST ist elektrisch in Reihe zwischen eine jeweilige Kette und eine gemeinsame Sourceleitung CSL geschaltet. Außerdem sind Bitleitungen BL0 bis BLm – 1 (wobei m die Anzahl an Spalten im Speicherzellenfeld 110 bezeichnet) elektrisch zwischen jeweilige Ketten (in der gleichen Spalte) und den Seitenpuffer 140 eingeschleift, Wortleitungen WL0 bis WL7 sind elektrisch zwischen Steuerelektroden jeweiliger Speicherzellentransistoren (in einer gleichen Zeile) und den Zeilendecoder 120 eingeschleift, Kettenauswahlleitungen SSL sind elektrisch zwischen Steuergateelektroden jeweiliger Kettenauswahltransistoren SST (in einem Block) und den Zeilendecoder 120 eingeschleift, und Masseauswahlleitungen GSL sind elektrisch zwischen Steuergateelektroden jeweiliger Gateauswahltransistoren GST (in einem gleichen Block) und den Zeilendecoder 120 eingeschleift. Während beispielhaft acht Speicherzellentransistoren M0 bis M7 in einer Kette gezeigt sind, können Ausführungsbeispiele der Erfindung jede beliebige Anzahl von Speichertransistoren in einer Kette beinhalten. Außerdem wird hinsichtlich Seitenpuffervorgängen für geradzahlige und ungeradzahlige Bitleitungen z. B. auf die Erörterungen zu 7 der Patentschrift US 6.522.580 verwiesen, deren Offenbarung hiermit in vollem Umfang durch Verweis hierin aufgenommen wird.
Während der Übersichtlichkeit halber nur ein Block von Speichertransistoren explizit im Speicherzellenfeld 110 von 1 gezeigt ist, versteht es sich, dass das Speicherzellenfeld 110 mehrere Blöcke von jeweils in Ketten und Zeilen angeordneten Speichertransistoren beinhalten kann. Spezieller kann jeder Speichertransistorblock eine Mehrzahl von Speichertransistorketten umfassen, wobei jede Kette in einem Block mit je einer der Bitleitungen BL0 bis BLm – 1 gekoppelt ist. Mit anderen Worten kann jede der Bitleitungen BL0 bis BLm – 1 mit einer Kette von Speichertransistoren in jedem Block gekoppelt sein. Wie oben angegeben, ist für jede Zeile von Speichertransistoren in einem Block eine Wortleitung vorgesehen, und Ketten- und Masseauswahlleitungen sind für jeden Block vorgesehen. Dementsprechend sind jeweilige Ketten- und Masseauswahlleitungen sowie Wortleitungen (elektrisch mit dem Zeilendecoder 120 gekoppelt) für jeden Block von Speichertransistoren vorgesehen.
2 veranschaulicht eine Kette von Speicherzellentransistoren M0 bis Mi – 1 gemäß Ausführungsformen der Erfindung. Wie in 2 dargestellt, umfasst jeder Speicherzellentransistor M ein floatendes Gate FG zwischen einer jeweiligen Wortleitung WL (die als ein Steuergate CG fungiert, das auch als eine Steuergateelektrode oder eine Steuerelektrode bezeichnet werden kann) und einen p-leitenden Muldenbereich eines Halbleitersubstrats. Jeder Speicherzellentransistor M umfasst außerdem n-leitende Source-/Drainbereiche SD (gezeigt als n-leitende Bereiche n⁺) auf gegenüberliegenden Seiten des floatenden Gates FG. Zudem ist zwischen dem floatenden Gate FG jedes Speicherzellentransistors M und dem Substrat eine Tunnelisolationsschicht TIL vorgesehen, eine dielektrische Schicht DL ist zwischen dem floatenden Gate FG und der Wortleitung WL (bzw. dem Steuergate) jedes Speicherzellentransistors M vorgesehen, und jede Wortleitung WL ist elektrisch mit dem Zeilendecoder 120 und mit anderen Speicherzellentransistoren in einer gleichen Zeile elektrisch gekoppelt. Ein Speicherzellentransistor M kann somit durch Aufladen des jeweiligen floatenden Gates FG derart, dass eine Schwellenspannung des Speicherzellentransistors M geändert wird, programmiert werden. Während beispielhaft ein floatendes Gate FG erwähnt ist, kann jegliche Ladungseinfangschicht oder jegliches Gate verwendet werden. Während die Speicherzellenstrukturen von 2 beispielhaft erwähnt sind, kann unter Verwendung anderer Speicherzellenstrukturen gemäß Ausführungsformen der Erfindung eine Impulsprogrammierung mit negativen inkrementalen Schritten implementiert sein. Ausführungsbeispiele der Erfindung können beispielsweise mit Ladungseinfang-Speicherzellenstrukturen implementiert sein, wie sie in der Offenlegungsschrift US 2006/0171209 A1 erörtert werden, deren Offenbarung hiermit durch Verweis in vollem Umfang hierin aufgenommen wird.
Die Kette von Speicherzellentransistoren M0 bis Mi – 1 sind elektrisch in Reihe zwischen jeweilige Masseauswahl- und Kettenauswahltransistoren GST, SST eingeschleift. Der Masseauswahltransistor GST (der ein MOSFET sein kann) stellt eine elektrische Kopplung/Entkopplung zwischen der Kette und einer gemeinsamen Sourceleitung GSL bereit, und der Kettenauswahltransistor SST (der ein MOSFET sein kann) stellt eine elektrische Kopplung/Entkopplung zwischen der Kette und einer jeweiligen Bitleitung BL0 bereit. Spezieller fungiert ein mit dem Zeilendecoder gekoppelter Teil einer Masseauswahlleitung GSL als eine Steuerelektrode für den Masseauswahltransistor GST, und ein mit dem Zeilendecoder gekoppelter Teil einer Kettenauswahlleitung SSL fungiert als eine Steuerelektrode für den Kettenauswahltransistor SST.
Die p-leitende Taschenmulde von 2 kann für einen Block von Speicherzellentransistoren vorgesehen sein (wobei ein Block eine Mehrzahl von Ketten umfasst, die sich die gleichen Wortleitungen teilen). P-leitende Taschenmulden verschiedener Blöcke sind jedoch voneinander elektrisch isoliert, um ein selektives Löschen/Programmieren verschiedener Blöcke zu erlauben. Spezieller kann die p-leitende Taschenmulde von 2 in einem größeren n-leitenden Bereich des Substrats vorgesehen sein, so dass verschiedene p-leitende Taschenmulden voneinander durch Teile des größeren n-leitenden Bereichs separiert sind. So kann eine elektrische Isolation durch die pn-Übergänge zwischen den g-leitenden Taschenmulden und der größeren n-leitenden Mulde bereitgestellt werden. Die größere n-leitende Mulde kann durch Bilden des Speicherbauelements auf einem n-leitenden Substrat und/oder durch Bilden einer größeren n-leitenden Mulde im Substrat (z. B. einem p-leitenden Substrat) vor Bildung der p-leitenden Taschenmulde bereitgestellt werden. Eine Isolation von p-leitenden Mulden für nichtflüchtige Speicherbauelemente wird beispielsweise in der Patentschrift US 6.522.580 unter Bezugnahme auf die 3 erläutert, wobei die Offenbarung dieser Druckschrift hiermit in vollem Umfang durch Verweis hierin aufgenommen wird.
3 veranschaulicht Vorgänge zum Programmieren eines ausgewählten Speicherzellentransistors einer Kette (wie des Speicherzellentransistors M3 von 1) gemäß Ausführungsformen der Erfindung. Vor Auslösung eines Programmiervorgangs kann der zu programmierende Speicherzellentransistor gelöscht werden. Spezieller kann ein Block von Speicherzellentransistoren, der den ausgewählten, zu programmierenden Speicherzellentransistor enthält, gelöscht werden. Sobald der ausgewählte Speicherzellentransistor gelöscht worden ist, werden Programmiervorgänge durch Empfangen eines Programmierbefehls, einer den oder die ausgewählten, zu programmierenden Speicherzellentransistoren identifizierenden Adresse und von zu programmierenden Daten durch die Steuerlogik 170 initiiert, wie mit Block S110 bezeichnet. Während eines ersten Programmiervorgangs wird gemäß Block S120 ein erster negativer Programmierspannungsimpuls an einen Kanalbereich des ausgewählten Speicherzellentransistors angelegt, während eine positive Programmierspannung an ein Steuergate des ausgewählten Speicherzellentransistors angelegt wird. Gemäß Block S130 wird ein Verifi zierlesevorgang für den ausgewählten Speicherzellentransistor unter Verwendung einer Verifizierspannung Vfy durchgeführt, um festzustellen, ob der ausgewählte Speicherzellentransistor gemäß den zu programmierenden Daten auf die gewünschte Schwellenspannung programmiert worden ist.
Wenn der ausgewählte Speicherzellentransistor auf die gewünschte Schwellenspannung entsprechend den zu programmierenden Daten gemäß Block S140 programmiert worden ist und daher die Verifikation besteht, sind Programmiervorgänge für den ausgewählten Speicherzellentransistor abgeschlossen. Wenn der ausgewählte Speicherzellentransistor noch nicht auf die gewünschte Schwellenspannung entsprechend den zu programmierenden Daten gemäß Block S140 programmiert worden ist und daher die Verifikation nicht besteht, werden Programmiervorgänge für den ausgewählten Speicherzellentransistor fortgesetzt, bis er die Verifikation besteht. Spezieller wird eine Amplitude eines nächsten negativen Programmierspannungsimpulses um ein Inkrement delta-V (ΔV) gemäß Block S150 für einen nachfolgenden Programmiervorgang gemäß Block S120 erhöht (d. h. negativer gemacht).
4 veranschaulicht Vorgänge zur Programmierung eines ausgewählten Speichertransistors gemäß Ausführungsformen der Erfindung, wie oben unter Bezugnahme auf 3 erläutert. Wie in 4 gezeigt, werden Programmiervorgänge gemäß Block S120 iterativ zwischen Zeitpunkten T1 und T2, Zeitpunkten T3 und T4, Zeitpunkten T5 und T6 sowie Zeitpunkten T7 und T8 ausgeführt. Verifizierlesevorgänge gemäß Block S130 werden zwischen den Zeitpunkten T2 und T3, den Zeitpunkten T4 und T5, den Zeitpunkten T6 und T7 sowie den Zeitpunkten T8 und T9 ausgeführt. Spezielle Signale für Programmieroperationen gemäß Ausführungsformen der Erfindung werden weiter unten detaillierter erläutert. Eine weitere Diskussion bestimmter Signale für Verifizierlese vorgänge kann unterbleiben, da selbige dem Fachmann an sich bekannt sind.
Beispielsweise wird der Speicherzellentransistor M3 von 1 für einen Programmiervorgang basierend auf einer von der Steuerlogik 170 gemäß Block S110 von 3 empfangenen Adresse ausgewählt. Zudem können gemäß dem Block S110 empfangene Daten einen Datenwert definieren, mit dem der ausgewählte Speicherzellentransistor M3 zu programmieren ist. 5A veranschaulicht den während eines momentanen Programmiervorgangs programmierten, ausgewählten Speicherzellentransistor M3, und 5B ist eine Tabelle von Signalen, die während des momentanen Programmiervorgangs an den ausgewählten Speicherzellentransistor M3 angelegt werden. 6A veranschaulicht eine repräsentative, nicht ausgewählte Speicherzelle M0 bis M2 und/oder M4 bis M7, die während des momentanen Programmiervorgangs nicht programmiert wird, und 6B ist eine Tabelle von Signalen, die während des momentanen Programmiervorgangs an einen nicht ausgewählten Speicherzellentransistor M0 bis M2 und/oder M4 bis M7 angelegt werden.
Im Beispiel der 4, 5A, 5B, 6A und 6B werden alle Spannungen relativ zu einer Referenzspannung (z. B. einer Massespannung) ausgedrückt, die von außerhalb des Speicherbauelements (100) empfangen wird. Eine Amplitude der Passierspannung Vpass kann beispielsweise im Bereich von etwa 2 V bis etwa 5 V relativ zu einer Massespannung liegen, und gemäß entsprechenden Ausführungsbeispielen der Erfindung kann eine Amplitude der Passierspannung Vpass etwa 4,5 V relativ zur Massespannung betragen. Eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm kann im Bereich von etwa –2 V bis etwa –5 V relativ zur Massespannung liegen.
Während eines anfänglichen Programmiervorgangs STEP0 zwischen den Zeitpunkten T1 und T2 gemäß Block S120 wird ein negativer Impuls der Bitleitungsprogrammierspannung Vnbpgm von z. B. etwa –4,7 V (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Seitenpuffer 140) an die ausgewählte Bitleitung BL0 angelegt, während eine Programmierspannung Vpgm von etwa 10 V (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die ausgewählte Wortleitung WL3 und eine Passierspannung Vpass (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die nicht ausgewählten Wortleitungsspannungen WL0 bis WL2 und WL4 bis WL7 angelegt wird. Die negative Bitleitungsprogrammierspannung Vnbpgm wird auch an den p-leitenden Muldenvolumenbereich angelegt, auf dem der Block von Speicherzellentransistoren gebildet ist, und eine Sperrspannung (z. B. eine Leistungsversorgungsspannung Vcc des Speicherbauelements) wird (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Seitenpuffer 140) an die nicht ausgewählten Bitleitungen BL1 bis BLm – 1 angelegt. Außerdem wird ein Einschaltsignal (wie Vpass) an die Kettenauswahlleitung SSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks mit den jeweiligen Bitleitungen zu koppeln, und ein Ausschaltsignal (wie die Referenzmasse) wird an die Masseauswahlleitung GSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks von der gemeinsamen Sourceleitung CSL elektrisch zu isolieren.
Durch Anlegen der negativen Bitleitungsprogrammierspannung Vnbpgm an den p-leitenden Muldenvolumenbereich und die ausgewählte Bitleitung BL0 werden die pn-Übergänge zwischen dem p-leitenden Muldenvolumenbereich und den Source-/Drainbereichen vor einem Anschalten geschützt. Ein Spannungspotential zwischen dem Steuergate CG des ausgewählten Speicherzellentransistors M3 und einem Kanalbereich des ausgewählten Speicherzellentransistors M3 kann daher etwa 14,7 V betragen, und Elektronentunneln vom Kanalbereich durch die Tunnelisolationsschicht TIL hindurch zum floatenden Gate FG stellt ein Aufladen des floatenden Gates VG des ausgewählten Speicherzellentransistors M3 während des anfänglichen Programmiervorgangs STEP0 zwischen den Zeitpunkten T1 und T2 bereit.
Während eines anfänglichen Programmierverifiziervorgangs zwischen den Zeitpunkten T2 und T3 gemäß Block S130 wird ein Leseverifiziervorgang unter Verwendung der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150, der Wortleitungsspannungserzeugungsschaltung 130, des Zeilendecoders 120, des Seitenpuffers 140 und der Bestanden/Nichtbestanden-Überprüfungsschaltung 160 ausgeführt, um festzustellen, ob das Programmieren des ausgewählten Speicherzellentransistors M3 abgeschlossen worden ist. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 als abgeschlossen in Block S140 bestimmt wurde, endet der Programmiervorgang. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 gemäß Block S140 als unvollständig bestimmt wurde, wird eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm gemäß Block S150 für einen nachfolgenden Programmiervorgang gemäß Block S120 erhöht.
Während eines nachfolgenden Programmiervorgangs STEP1 zwischen den Zeitpunkten T3 und T4 gemäß Block S120 wird ein negativer Puls der Bitleitungsprogrammierspannung Vnbpgm von z. B. etwa –4,85 V (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Seitenpuffer 140) an die ausgewählte Bitleitung BL0 angelegt, während eine Programmierspannung Vpgm von etwa 10 V (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die ausgewählte Wortleitung WL3 und eine Passierspannung Vpass von etwa 4,5 V (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die nicht ausgewählten Wortleitungen WL0 bis WL2 und WL4 bis WL7 angelegt wird. Die negative Bitleitungsprogrammierspannung Vnbpgm von etwa –4,85 V wird an den p-leitenden Muldenvolumenbereich angelegt, auf dem der Block von Speicherzellentransistoren gebildet ist, und eine Sperrspannung (z. B. eine Leistungsversorgungsspannung Vcc des Speicherbauelements) wird (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Zeilenpuffer 140) an die nicht ausgewählten Bitleitungen BL1 bis BLm – 1 angelegt. Außerdem wird ein Einschaltsignal (wie Vpass) an die Kettenauswahlleitung SSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks mit den jeweiligen Bitleitungen zu koppeln, und ein Abschaltsignal (wie Referenzmasse) wird an die Masseauswahlleitung GSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks von der gemeinsamen Sourceleitung CSL elektrisch zu isolieren.
Durch Anlegen der gleichen negativen Bitleitungsprogrammierspannung Vnbpgm an den p-leitenden Muldenvolumenbereich und an die ausgewählte Bitleitung BL0 werden die pn-Übergänge zwischen dem g-leitenden Muldenvolumenbereich und den Source-/Drainbereichen vor einem Anschalten geschützt. Ein Spannungspotential zwischen dem Steuergate CG des ausgewählten Speicherzellentransistors M3 und einem Kanalbereich des ausgewählten Speicherzellentransistors M3 kann daher etwa 14,85 V betragen, und Elektronentunneln aus dem Kanalbereich durch die Tunnelisolationsschicht TIL hindurch zum floatenden Gate FG stellt ein weiteres Aufladen des floatenden Gates FG des ausgewählten Speicherzellentransistors M3 während des Programmiervorgangs STEP1 zwischen den Zeitpunkten T3 und T4 bereit.
Während eines Programmierverifiziervorgangs zwischen den Zeitpunkten T4 und T5 gemäß Block S130 wird ein Leseverifiziervorgang unter Verwendung der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150, der Wortleitungsspannungserzeugungsschaltung 130, des Zeilendecoders 120, des Seitenpuffers 140 und der Bestanden/Nichtbestanden-Überprüfungsschaltung 160 ausgeführt, um festzustellen, ob das Programmieren des ausgewählten Speicherzellentransistors M3 fertiggestellt worden ist. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 gemäß Block S140 als abgeschlossen bestimmt wurde, endet der Programmiervorgang. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 gemäß Block S140 als nicht vollständig bestimmt worden ist, wird eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm gemäß Block S150 für einen weiteren anschließenden Programmiervorgang gemäß Block S120 weiter erhöht.
Während eines weiteren anschließenden Programmiervorgangs STEP2 zwischen den Zeitpunkten T5 und T6 gemäß Block S120 wird ein negativer Impuls der Bitleitungsprogrammierspannung Vnbpgm von z. B. etwa –5,00 V (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Seitenpuffer 140) an die ausgewählte Bitleitung BL0 angelegt, während eine Programmierspannung Vpgm von etwa 10 V (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die ausgewählte Wortleitung WL3 und eine Passierspannung Vpass von etwa 4,5 V (von der Steuerlogik 140, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die nicht ausgewählten Wortleitungen WL0 bis WL2 und WL4 bis WL7 angelegt wird. Die negative Bitleitungsprogrammierspannung Vnbpgm von etwa –5,00 V wird außerdem an den g-leitenden Muldenvolumenbereich angelegt, auf dem der Block von Speicherzellentransistoren gebildet ist, und eine Sperrspannung (z. B. eine Leistungsversorgungsspannung Vcc des Speicherbauelements) wird (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und im Seitenpuffer 140) an die nicht ausgewählten Bitleitungen BL1 bis BLm – 1 angelegt. Außerdem wird ein Anschaltsignal (wie Vpass) an die Kettenauswahlleitung SSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks mit den jeweiligen Bitleitungen zu koppeln, und ein Abschaltsignal (wie Referenzmasse) wird an die Masseauswahlleitung GSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks von der gemeinsamen Sourceleitung CSL elektrisch zu isolieren.
Durch Anlegen der gleichen negativen Bitleitungsprogrammierspannung Vnbpgm an den p-leitenden Muldenvolumenbereich und an die ausgewählte Bitleitung BL0 werden die pn-Übergänge zwischen dem p-leitenden Muldenvolumenbereich und den Source-/Drainbereichen vor einem Anschalten geschützt. Ein Spannungspotential zwischen dem Steuergate CG des ausgewählten Speicherzellentransistors M3 und einem Kanalbereich des ausgewählten Speicherzellentransistors M3 kann daher etwa 15 V betragen, und Elektronentunneln aus dem Kanalbereich durch die Tunnelisolationsschicht TIL hindurch zum floatenden Gate FG stellt ein weiteres Aufladen des floatenden Gates FG des ausgewählten Speicherzellentransistors M3 während des Programmiervorgangs STEP2 zwischen den Zeitpunkten T5 und T6 bereit.
Während eines Programmierverifiziervorgangs zwischen den Zeitpunkten T6 und T7 gemäß Block S130 wird ein Leseverifiziervorgang unter Verwendung der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150, der Wortleitungsspannungserzeugungsschaltung 130, des Zeilendecoders 120, des Seitenpuffers 140 und der Bestanden/Nichtbestanden-Überprüfungsschaltung 160 ausgeführt, um festzustellen, ob die Programmierung des ausgewählten Speicherzellentransistors M3 abgeschlossen worden ist. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 als abgeschlossen im Block S140 festgestellt wurde, endet der Programmiervorgang. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 im Block S140 als nicht vollständig bestimmt wurde, wird eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm gemäß Block S150 für noch einen weiteren anschließenden Programmiervorgang gemäß Block S120 weiter erhöht.
Während des weiteren anschließenden Programmiervorgangs STEP3 zwischen den Zeitpunkten T7 und T8 gemäß Block S120 wird ein negativer Impuls der Bitleitungsprogrammierspannung Vnbpgm von ca. –5,15 V (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Seitenpuffer 140) an die ausgewählte Bitleitung BL0 angelegt, während eine Programmierspannung Vpgm von etwa 10 V (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die ausgewählte Wortleitung WL3 angelegt wird und eine Passierspannung Vpass von etwa 4,5 V (von der Steuerlogik 170, der Wortleitungsspannungserzeugungsschaltung 130 und dem Zeilendecoder 120) an die nicht ausgewählten Wortleitungen WL0 bis WL2 und WL4 bis WL7 angelegt wird. Die negative Bitleitungsprogrammierspannung Vnbpgm von etwa –5,15 V wird auch an den p-leitenden Muldenvolumenbereich angelegt, auf dem der Block von Speicherzellentransistoren gebildet ist, und eine Sperrspannung (z. B. eine Leistungsversorgungsspannung Vcc des Speicherbauelements) wird (von der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150 und dem Seitenpuffer 140) an die nicht ausgewählten Bitleitungen BL1 bis BLm – 1 angelegt. Außerdem wird ein Anschaltsignal (wie Vpass) an die Kettenauswahlleitung SSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks mit den jeweiligen Bitleitungen zu koppeln, und ein Abschaltsignal (wie Referenzmasse) wird an die Masseauswahlleitung GSL des ausgewählten Blocks angelegt, um die Ketten des ausgewählten Blocks von der gemeinsamen Sourceleitung CSL elektrisch zu isolieren.
Durch Anlegen der gleichen negativen Bitleitungsprogrammierspannung Vnbpgm an den p-leitenden Muldenvolumenbereich und an die ausgewählte Bitleitung BL0 werden pn-Übergänge zwischen dem p-leitenden Muldenvolumenbereich und den Source-/Drainbereichen gegen Anschalten geschützt. Ein Spannungspotential zwischen dem Steuergate CG des ausgewählten Speicherzellentransistors M3 und einem Kanalbereich des ausgewählten Speicherzellentransistors M3 kann daher etwa 15 V betragen, und Elektronentunneln aus dem Kanalbereich durch die Tunnelisolationsschicht TIL hindurch zum floatenden Gate FG stellt ein weiteres Aufladen des floatenden Gates FG des ausgewählten Speicherzellentransistors M3 während des Programmiervorgangs STEP3 zwischen den Zeitpunkten T7 und T8 bereit.
Während eines Programmierverifiziervorgangs zwischen den Zeitpunkten T8 und T9 gemäß Block S130 wird ein Leseverifiziervorgang unter Verwendung der Steuerlogik 170, der Bitleitungsspannungserzeugungsschaltung 150, der Wortleitungsspannungserzeugungsschaltung 130, des Zeilendecoders 120, des Seitenpuffers 140 und der Bestanden/Nichtbestanden-Überprüfungsschaltung 160 ausgeführt, um festzustellen, ob die Programmierung des ausgewählten Speicherzellentransistors M3 abgeschlossen worden ist. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 in Block S140 als abgeschlossen bestimmt wurde, endet der Programmiervorgang. Wenn die Programmierung des ausgewählten Speicherzellentransistors M3 in Block S140 als nicht abgeschlossen bestimmt wurde, wird eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm gemäß Block S150 für einen oder mehrere weitere Programmiervorgänge gemäß Block S120 weiter erhöht. Es kann eine beliebige Anzahl weiterer Iterationen von Programmiervorgängen durchgeführt werden, bis der Leseverifiziervorgang gemäß den Blöcken S130 und S140 bestanden wird oder eine Programmiervorgangsgrenze erreicht wird.
Gemäß den oben erläuterten Ausführungsbeispielen kann ein Inkrement delta-V (ΔV) von 0,15 V für jeden nächsten Programmiervorgang bereitgestellt werden, und das gleiche Inkrement delta-V kann für jeden Abwärtsschritt gemäß Block S150 benutzt werden. Jedoch können auch andere Werte des Inkrements delta-V und/oder unterschiedliche Werte des Inkrements delta-V für verschiedene Iterationen des Programmiervorgangs S120 verwendet werden, um einen jeweiligen Speicherzellentransistor zu programmieren. Gemäß noch weiteren Ausführungsformen der Erfindung können einige oder alle aufeinanderfolgende Iterationen des Programmiervorgangs S120 einen gleichen Wert der negativen Bitleitungsprogrammierspannung Vnbpgm zum Programmieren eines Speicherzellentransistors verwenden, und/oder eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm kann von einer Iteration des Programmiervorgangs S120 zu einem nächsten Programmiervorgang S120 kleiner gewählt werden. Zudem kann die negative Bitleitungsprogrammierspannung Vnbpgm relativ zu einer Referenzspannung (z. B. einer Massespannung) negativ sein, die von außerhalb des Speicherbauelements empfangen wird, und die negative Bitleitungsprogrammierspannung Vnbpgm kann während wenigstens einiger Iterationen des Programmiervorgangs S120 im Bereich von etwa –2 V bis etwa –5 V liegen.
Die Programmierspannung Vpgm kann an die ausgewählte Wortleitung als ein Impuls während jeder Iteration des Programmiervorgangs S120 mit einer Amplitude angelegt werden, die relativ zu einer Referenzspannung (z. B. einer Massespannung), welche von außerhalb des Speicherbauelements empfangen wird, im Wesentlichen konstant ist, und die Programmierspannung Vpgm kann relativ zu der Referenzspannung (z. B. der Massespannung) positiv sein. Dementsprechend kann die negative Bitleitungsprogrammierspannung Vnbpgm relativ zu der Referenzspannung (z. B. der Massespannung) negativ sein.
Die negative Bitleitungsprogrammierspannung Vnbpgm kann an den ausgewählten Speicherzellentransistor während Programmiervorgängen über die jeweilige Bitleitung durch Einschalten des Kettenauswahltransistors SST angelegt werden (d. h. durch Anlegen eines Anschaltsignals an die Kettenauswahlleitung SSL). Gemäß weiteren Ausführungsformen der Erfindung kann der Kettenauswahltransistor SST während Programmiervorgängen abgeschaltet sein, bei denen die negative Bitleitungsprogrammierspannung Vnbpgm an das p-leitende Muldenvolumen angelegt wird. Gemäß einigen weiteren Ausführungsformen der Erfindung kann die negative Bitleitungsprogrammierspannung Vnbpgm während Programmiervorgängen an den ausgewählten Speicherzellentransistor sowohl über die jeweilige Bitleitung und den Kettenauswahltransistor als auch über das p-leitende Muldenvolumen angelegt werden.
Wie oben unter Bezugnahme auf die 3, 4, 5A und 5B erläutert, kann ein ausgewählter Speicherzellentransistor M3 unter Verwendung negativer Bitleitungsprogrammierspannungen Vnbpgm programmiert werden. Außerdem kann ein weiterer Speicherzellentransistor, der sich mit dem Speicherzellentransistor M3 die gleiche Wortleitung WL3 teilt (d. h. in einer gleichen Zeile liegt) gleichzeitig programmiert werden. Spezieller können die Vorgänge gemäß den Blöcken S120, S130, S140 und S150 gleichzeitig iterativ für die zwei Speicherzellentransistoren ausgeführt werden, die sich die gleiche Wortleitung teilen. Zudem können die Leseverifiziervorgänge gemäß den Blöcken S130 und S140 unabhängig voneinander gleichzeitig für die beiden verschiedenen Speicherzellentransistoren ausgeführt werden. Wenn die Programmierung eines der beiden Speicherzellentransistoren vor derjenigen des anderen abgeschlossen ist, können die Programmieriterationen für den programmierten Speicherzellentransistor beendet werden (durch Anlegen des Sperrbitleitungssignals an die entsprechende Bitleitung), während Programmieriterationen für den anderen Speicherzellentransistor fortgesetzt werden können. Die Anzahl an Programmieriterationen, die zum Programmieren zweier verschiedener Speicherzellentransistoren verwendet werden, die sich eine gleiche Wortleitung teilen, kann variieren, beispielsweise weil die Speicherzellentransistoren auf verschiedene Werte programmiert werden und/oder weil die entsprechenden floatenden Gates mit verschiedenen Raten aufgeladen werden. Wie oben erläutert, kann das Programmieren von Speicherzellentransistoren, die sich eine gleiche Wortleitung mit einem ausgewählten Speicherzellentransistor (d. h. einem zum Programmieren ausgewählten Speicherzellentransistor) teilen, durch Anlegen einer Programmiersperrspannung (wie einer Leistungsversorgungsspannung) an zu den nicht ausgewählten Speicherzellentransistoren gehörige Bitleitungen verhindert werden.
Wie oben unter Bezugnahme auf die 4, 5A, 5B, 6A und 6B erläutert, kann eine konstante Programmierspannung Vpgm an die ausgewählte Wortleitung während sukzessiver Iterationen des Programmiervorgangs S120 angelegt werden, während eine Amplitude der negativen Bitleitungsprogrammierspannung Vnbpgm für sukzessive Iterationen des Programmiervorgangs S120 erhöht (d. h. negativer gemacht) wird. Gemäß einigen weiteren Ausführungsformen der Erfindung kann eine konstante negative Bitleitungsprogrammierspannung Vnbpgm an die ausgewählte Bitleitung und/oder das p-leitende Muldenvolumen während sukzessiver Iterationen des Programmiervorgangs S120 angelegt werden, während eine Amplitude der Programmierspannung Vpgm mit sukzessiven Iterationen des Programmiervorgangs S120 erhöht (d. h. positiver gemacht) wird.
7 ist eine Signaldarstellung zur Illustration von Iterationen STEP0, STEP1 und STEP2 von Programmiervorgängen S120 gemäß einiger Ausführungsformen der Erfindung, wobei eine Illustration zwischenzeitlicher Verifizieroperationen weggelassen ist. Durch Weglassen der Darstellung der zwischenliegenden Verifizieroperationen ist die Illustration von Iterationen von Programmiervorgängen erleichtert. Eine Differenz zwischen der Passierspannung Vpass, die an nicht ausgewählte Wortleitungen angelegt wird, und der negativen Bitleitungsprogrammierspannung Vnbpgm, die an Kanalbereiche der nicht ausgewählten Speicherzellentransistoren angelegt wird, kann in einer Belastung nicht ausgewählter Wortleitungen resultieren. Wie in 7 gezeigt, können nicht ausgewählte Wortleitungen während der Programmiervorgangsiteration STEP0 einer Belastung von 9,2 V, während der Programmiervorgangsiteration STEP1 einer Belastung von 9,35 V und während der Programmiervorgangsiteration STEP2 einer Belastung von 9,5 V unterworfen sein. Zusätzliche Iterationen von Programmieroperationen können beim Programmieren einer Speicherzelle vorgesehen sein, und/oder ein beliebiger Grenzwert kann für die Anzahl an Iterationen festgelegt werden, die zum Programmieren einer Speicherzelle erlaubt sind. Durch inkrementales Verringern der negativen Bitleitungsprogrammierspannung Vnbpgm (d. h. inkrementales Erhöhen einer Amplitude der negativen Bitleitungsprogrammierspannung) während aufeinanderfolgender Programmieroperationen kann die Wortleitungsbelastung für nicht ausgewählte Wortleitungen verringert werden (wenigstens während anfänglicher Programmiervorgangsiterationen).
8 veranschaulicht Vorgänge zum Programmieren eines ausgewählten Speichertransistors gemäß zusätzlicher Ausführungsformen der Erfindung, wie oben unter Bezugnahme auf 3 erläutert. In 8 können die negative Bitleitungsprogrammierspannung Vnbpgm, das Leseverifiziersignal Vfy, die Wortleitungsprogrammierspannung Vwpgm und das Sperrbitleitungssignal INHIBIT BL gleich sein wie oben unter Bezugnahme auf die 3 bis 7 erörtert. In 8 wird jedoch die Passierspannung Vpass' an die Steuergateelektroden nicht ausgewählter Speicherzellentransistoren als zunehmend positive Passierspannungsimpulse angelegt, während sukzessiv negative Spannungsimpulse an den Kanalbereich angelegt werden. Mit anderen Worten gesagt, eine Amplitude der Passierspannung Vpass' erhöht sich mit jeder Iteration des Programmiervorgangs S120 (d. h. STEP0, STEP1, STEP2, STEP3 etc). Spezieller können die Passierspannungsimpulse Vpass' im Bereich von etwa 2 V bis etwa 5 V liegen und/oder aufeinanderfolgende Passierspannungsimpulse können um etwa 0,15 V ansteigen. Durch Verwenden relativ niedriger Spannungsimpulse Vpass' während anfänglicher Programmieroperationen S120, die zum Programmieren einer Speicherzelle verwendet werden, kann die Wortleitungsbelastung für nicht ausgewählte Wortleitungen weiter verringert werden.
Entsprechende Ausführungsbeispiele der Erfindung stellen eine Einschrittprogrammierung bereit, wie oben unter Bezugnahme auf die 3 bis 8 erläutert. Gemäß weiterer Ausführungsformen der Erfindung wird eine Mehrschrittprogrammierung benutzt. Beispielsweise ist ein erster Programmierschritt, auch als Grobprogrammierung bezeichnet, mit einer anfänglichen negativen Programmierspannung Vnbpgm, die eine relativ niedrige erste Amplitude hat, gefolgt von anschließenden negativen Programmierspannungen Vnbpgm mit zunehmenden Amplituden vorgesehen. Ein zweiter Programmierschritt (nach dem ersten Schritt für den gleichen Programmiervorgang), auch als Feinprogrammierung bezeichnet, ist mit einer anfänglichen negativen Programmierspannung Vnbpgm, die eine relativ niedrige zweite Amplitude (größer als die relativ niedrige erste Amplitude) aufweist, gefolgt von anschließenden negativen Programmierspannungen Vnbpgm mit zunehmenden Amplituden vorgesehen.
9 veranschaulicht ein tragbares und/oder drahtloses elektronisches Bauelement 900 mit einem nichtflüchtigen Flashspeicher gemäß der Erfindung. Das elektronische Bauelement 900 umfasst z. B. einen Mikroprozessor 310, eine Benutzerschnittstelle 320, eine Batterie 360 und/oder ein Modem 300, die über einen Bus 301 gekoppelt sind. Außerdem ist ein nichtflüchtiges Flashspeicherbauelement 350 mit dem Bus 301 gekoppelt. Spezieller kann das nichtflüchtige Flashspeicher bauelement 350 gemäß Ausführungsformen der Erfindung implementiert sein, wie sie oben unter Bezugnahme auf die 1 bis 8 erläutert sind. Die Speichersteuereinheit 340 stellt eine Schnittstelle zwischen dem Flashspeicherbauelement 350 und dem Bus 301 zur Verfügung. Spezieller stellt die Speichersteuereinheit 340 eine Schnittstelle zwischen dem Bus 301 von 9 und der Steuerlogik 170 von 1 bereit, und/oder die Speichersteuereinheit 340 kann als ein Teil der Steuerlogik 170 implementiert sein.
Das elektronische Bauelement 900 kann ein tragbarer Rechner oder Laptop-Computer, ein persönlicher digitaler Assistent, ein digitales Audio/Video-Wiedergabe/Aufnahme-Gerät, ein Funktelefon (einschließlich eines Sendeempfängers), ein Gerät für Positionier-/Landkartenzwecke (einschließlich eines Positionierempfängers, wie eines GPS-Empfängers), eine Digitalkamera, eine Spielekonsole, ein Router etc. sein. Außerdem kann das nichtflüchtige Flashspeicherbauelement 350 permanent in dem elektronischen Bauelement 900 installiert sein, oder das nichtflüchtige Flashspeicherbauelement 350 kann abnehmbar mit dem Bus 301 gekoppelt sein, so dass das Speicherbauelement 350 in das elektronische Bauelement 900 eingesetzt und aus diesem herausgenommen werden kann. Das nichtflüchtige Flashspeicherbauelement 350 und die Steuereinheit 340 können beispielsweise als eine Speicherkarte implementiert sein, wie eine MMC (Multimediakarte), eine SD-Karte, eine Mehrfachnutzungskarte, eine Mikro-SD-Karte, eine Mini-SD-Karte, ein Speicherstick, eine Kompakt-SD-Karte, eine Identifikationskarte, eine PCMCIA(Personal Computer Memory Card International Association)-Karte, eine SSD(Solid State Drive)-Karte, eine Chipkarte, eine Smartcard, eine USB(Universal Serial Bus)-Karte etc.
10 veranschaulicht eine Smartcard 1001 vom Kontakttyp, auch als eine integrierte Schaltkreiskarte (IIC) bezeichnet. Die Smartcard 1001 kann z. B. eine Subscriber-Identity-Module(SIM)-Karte für drahtlose Kommunikationsanwendungen sein. Spezieller umfasst die Smartcard 1001 einen E/A(Eingabe/Ausgabe)- und Sicherheitssensorblock 1003, einen Nurlesespeicher (ROM) 1005, einen nichtflüchtigen Speicher 1007, wie einen elektrisch löschbaren programmierbaren Nurlesespeicher (EEPROM), eine Zentralprozessoreinheit 1009, einen Direktzugriffsspeicher (RAM) 1011 und einen Krypto-Coprocessor 1015 mit einem zusätzlichen RAM, die alle über den Bus 1017 gekoppelt sind. Außerdem kann der E/A- und Sicherheitssensorblock 1003 eine Bank von Eingabe/Ausgabe-Kontakten mit einem Leistungs(VCC)-Kontakt, einem Masse(GND)-Kontakt, einem Rücksetz(RST)-Kontakt, einem Programmierspannungs(VPP)-Kontakt, einem Takt(CLK)-Kontakt und einem Dateneingabe-/Datenausgabekontakt umfassen. Zusätzlich können ein oder mehrere unbenutzte Kontakte für zukünftige Verwendung reserviert sein.
Die Smartcard 1001 von 10 kann beispielsweise als SIM-Smartcard implementiert sein, die Informationen speichert, welche zum Identifizieren eines Mobiltelefonteilnehmers (oder eines Teilnehmers bezüglich eines anderen drahtlosen Kommunikationsgerätes) für einen Kommunikationsservicedienstleister benutzt wird. Durch Verwenden von E/A-Kontakten wird ein stabiler Kontakt zwischen der Smartcard 1001 und der Kommunikationseinheit bereitgestellt. Außerdem sind Effekte bezüglich kontaktbedingtem Abrieb/Schaden nicht signifikant, wenn die Karte als eine SIM-Smartcard für eine Kommunikationseinheit verwendet wird, da eine solche SIM-Smartcard nicht oft von einer Kommunikationseinheit zu einer anderen bewegt wird. Zudem kann der nichtflüchtige Speicher 1007 von 10 gemäß Ausführungsformen der Erfindung wie oben unter Bezugnahme auf die 1 bis 8 erläutert implementiert sein.
11 veranschaulicht eine Smartcard 1101 (oder IIC) vom drahtlosen Typ. Die Smartcard 1101 umfasst eine Steuer- und Arithmetikeinheit 1103, einen Eingabe/Ausgabe(E/A)-Block 1105, einen Authentikations- und Steuerblock 1107, einen Nurlesespeicher (ROM) 1109, einen Direktzugriffsspeicher (RAM) 1111, einen nichtflüchtigen Speicher 1115 und eine Hochfrequenzschaltung 1117 gekoppelt mit dem E/A-Block 1105. Spezieller umfasst die Hochfrequenzschaltung 1117 eine Leistungsempfangsschaltung 1119 und eine Datenübertragungsschaltung 1121 gekoppelt mit einer Antenne 1123. Durch Bereitstellen einer drahtlosen Kopplung mit einem System außerhalb der Smartcard 1101 hat ein häufiges Koppeln/Entkoppeln mit dem gleichen oder verschiedenen Systemen keine Verringerung des Leistungsvermögens aufgrund von Kontaktabrieb zur Folge. Außerdem kann der nichtflüchtige Speicher 1115 von 11 gemäß Ausführungsformen der Erfindung implementiert sein, wie sie oben unter Bezugnahme auf die 1 bis 8 erörtert wurden.
12 veranschaulicht eine Bitleitungsspannungserzeugungsschaltung 1201 gemäß Ausführungsformen der Erfindung. Speziell ist die Bitleitungsspannungserzeugungsschaltung 1201 von 12 ein Beispiel einer Schaltung, die zum Implementieren der Bitleitungsspannungserzeugungsschaltung 150 von 1 verwendet werden kann. Wie in 12 gezeigt, umfasst die Schaltung 1201 eine Konstantstromquelle 1203, eine Mehrzahl von in Reihe geschalteten Widerständen R0 bis R5 zum Bereitstellen eines Spannungsteilers, eine Mehrzahl von Bypass-Transistoren T1 bis T4, einen Komparator 1205 und eine negative Spannungspumpe 1207. Der Komparator 1205 vergleicht eine Referenzspannung Vref mit einer Spannung an einem Knoten N1 (zwischen den Widerständen R0 und R1), und das Pumpfreigabeausgangssignal wird dazu verwendet, die negative Spannungspumpe 1207 ein- und auszuschalten, um die Referenzspannung Vref am Knoten N1 aufrechtzuerhalten. Die Bypass-Transistoren T1 bis T4 werden selektiv unter Verwendung von Auswahlsignalen nSEL[1] bis nSEL[4] an- bzw. ausgeschaltet, um eine Anzahl von Widerständen R1 bis R4 zu variieren, die effektiv zwischen den Knoten N1 und den Ausgangsknoten N2 in Reihe geschaltet sind. Beispielsweise wird eine am wenigstens negative Ausgangsspannung Vneg (oder Vnbpgm) dadurch bereitgestellt, dass alle Bypass-Transistoren T1 bis T4 eingeschaltet werden, und eine am stärksten negative Ausgangsspannung Vneg (oder Vnbpgm) wird bereitgestellt, indem alle Bypass-Transistoren T1 bis T4 sperrend geschaltet werden.
13 ist eine Speicherdarstellung, die eine Anordnung von Speicherelementen illustriert, welche für das nichtflüchtige Speicherelement von 1 gemäß Ausführungsformen der Erfindung vorgesehen sein können. Wie oben erläutert, kann das Speicherzellenfeld 110 von 1 eine Mehrzahl von Blöcken von Speicherzellentransistoren umfassen. Wie in 13 gezeigt, ist das Speicherzellenfeld 110 z. B. in acht 128-Mbit-Ebenen angeordnet. Jede Ebene kann 1.024 Blöcke und 528 Seitenregister umfassen. Diese Anordnung erlaubt es dem Speicherbauelement, gleichzeitig Seitenprogrammiervorgänge und Blocklöschvorgänge durch Auswählen einer Seite oder eines Blocks aus einer jeweiligen Ebene auszuführen. Die Blockadressenkarte kann so konfiguriert sein, dass Programm-/Löschvorgänge in mehreren Ebenen für jeweils vier sequentielle Blöcke durch Teilen des Speicherfeldes separat in Ebenen 0 bis 3 bzw. Ebenen 4 bis 7 ausgeführt werden können. Beispielsweise können Programm-/Löschvorgänge in mehreren Ebenen bezüglich der Ebenen 2, 3, 4 und 5 verhindert werden. Bei der Speicheranordnung in Ebenen kann für jede Ebene eine separate Bitleitungsspannungserzeugungsschaltung 150 vorgesehen sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- US 5473563 [0003]
- US 6522580 [0027, 0031]
- US 2006/0171209 A1 [0029]

Claims

Verfahren zum Betrieb eines Speicherbauelements mit einer Mehrzahl von Speicherzellentransistoren, die seriell in einer Kette zwischen einen Kettenauswahltransistor und einen Masseauswahltransistor gekoppelt sind, wobei der Kettenauswahltransistor zwischen die Kette und eine Bitleitung eingeschleift ist und der Masseauswahltransistor zwischen die Kette und eine gemeinsame Sourceleitung eingeschleift ist, wobei das Verfahren umfasst: – Auswählen eines der mehreren Speicherzellentransistoren in der Kette als einen ausgewählten Speicherzellentransistor für einen Programmiervorgang, wobei andere Speicherzellentransistoren in der Kette nicht ausgewählt sind, – Anlegen einer Mehrzahl von Spannungsimpulsen an einen Kanalbereich des ausgewählten Speicherzellentransistors während des Programmiervorgangs, – Anlegen einer Passierspannung an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren während des Anlegens der Mehrzahl von Spannungsimpulsen an den Kanalbereich und – Anlegen einer Programmierspannung an eine Steuergateelektrode der ausgewählten Speicherzelle während des Anlegens der mehreren Spannungsimpulse an den Kanalbereich, – wobei die Spannungsimpulse negative Spannungsimpulse sind, die Passierspannung eine positive Passierspannung ist und die Programmierspannung eine positive Programmierspannung ist und/oder wobei sich eine Differenz zwischen einem an den Kanalbereich angelegten Spannungsimpuls und der and die Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren angelegten Passier spannung mit aufeinanderfolgenden, an den Kanalbereich angelegten Spannungsimpulsen ändert.
Verfahren nach Anspruch 1, wobei das Anlegen der mehreren Spannungsimpulse an den Kanalbereich des ausgewählten Speicherzellentransistors das Anlegen der mehreren Spannungsimpulse über eine Bitleitung umfasst.
Verfahren nach Anspruch 1 oder 2, wobei die Speicherzellen, der Kettenauswahltransistor und der Masseauswahltransistor in einem Muldenbereich vorgesehen sind und das Anlegen der mehreren Spannungsimpulse an den Kanalbereich des ausgewählten Speicherzellentransistors das Anlegen der Mehrzahl von Spannungsimpulsen über den Muldenbereich umfasst, während der Kettenauswahltransistor sperrend geschaltet ist.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Speicherbauelement des weiteren eine zweite Mehrzahl von Speicherzellentransistoren umfasst, die in einer zweiten Kette zwischen einen zweiten Kettenauswahltransistor und einen zweiten Masseauswahltransistor seriell eingeschleift sind, wobei der zweite Kettenauswahltransistor zwischen die zweite Kette und eine zweite Bitleitung eingeschleift ist und der zweite Masseauswahltransistor zwischen die zweite Kette und die gemeinsame Sourceleitung eingeschleift ist, wobei das Verfahren des weiteren umfasst: – Auswählen eines der zweiten Mehrzahl von Speicherzellentransistoren in der zweiten Kette als einen zweiten ausgewählten Speicherzellentransistor für den Programmiervorgang, wobei andere Speicherzellentransistoren in der zweiten Kette nicht ausgewählt sind und Steuergateelektroden des ersten und des zweiten ausgewählten Speicherzellen transistors elektrisch über eine geteilt genutzte Wortleitung verbunden sind, – Anlegen der Mehrzahl negativer Spannungsimpulse an Kanalbereiche des ersten und des zweiten ausgewählten Speicherzellentransistors während des Programmiervorgangs, – Anlegen der positiven Passierspannung an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren der ersten und der zweiten Kette während des Anlegens der Mehrzahl negativer Spannungsimpulse an die Kanalbereiche und – Anlegen der positiven Programmierspannung über die geteilt genutzte Wortleitung an Steuergateelektroden des ersten und zweiten ausgewählten Speicherzellentransistors während des Anlegens der Mehrzahl negativer Spannungsimpulse an die Kanalbereiche.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Speicherbauelement des weiteren eine zweite Mehrzahl von Speicherzellentransistoren umfasst, die in einer zweiten Kette zwischen einen zweiten Kettenauswahltransistor und einen zweiten Masseauswahltransistor seriell eingeschleift sind, wobei der zweite Kettenauswahltransistor zwischen die zweite Kette und eine zweite Bitleitung eingeschleift ist und der zweite Masseauswahltransistor zwischen die zweite Kette und die gemeinsame Sourceleitung eingeschleift ist, wobei das Verfahren des weiteren umfasst: – Auswählen eines der zweiten Mehrzahl von Speicherzellentransistoren in der zweiten Kette als einen zweiten ausgewählten Speicherzellentransistor für den Programmiervorgang, wobei andere Speicherzellentransistoren in der zweiten Kette nicht ausgewählt sind und Steuergateelektroden des ersten und zweiten ausgewählten Speicherzellentran sistors elektrisch über eine geteilt genutzte Wortleitung verbunden sind, – Anlegen einer Programmiersperrspannung an den Kanalbereich des zweiten ausgewählten Speicherzellentransistors während des Programmiervorgangs, während die Mehrzahl negativer Spannungsimpulse an den Kanalbereich des ersten ausgewählten Speicherzellentransistors angelegt wird, – Anlegen der positiven Passierspannung an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren der ersten und zweiten Kette, während die Mehrzahl negativer Spannungsimpulse an den Kanalbereich des ersten ausgewählten Speicherzellentransistors angelegt wird, und – Anlegen einer positiven Programmierspannung über die geteilt genutzte Wortleitung an Steuergateelektroden des ersten und zweiten ausgewählten Speicherzellentransistors, während die Mehrzahl negativer Spannungsimpulse an den Kanalbereich des ersten ausgewählten Speicherzellentransistors angelegt wird.
Verfahren nach einem der Ansprüche 1 bis 5, wobei die Programmierspannung als eine Mehrzahl von Impulsen angelegt wird, von denen jeder eine Amplitude hat, die relativ zu einer von außerhalb des Speicherbauelements empfangenen Referenzspannung im Wesentlichen konstant ist.
Verfahren nach einem der Ansprüche 1 bis 6, wobei ein jeweiliger der mehrerer Spannungsimpulse niedriger ist als ein vorhergehender Spannungsimpuls.
Verfahren nach Anspruch 7, wobei eine Differenz zwischen Aufeinanderfolgenden der Spannungsimpulse etwa 0,15 V beträgt.
Verfahren nach einem der Ansprüche 1 bis 8, wobei die Spannungsimpulse im Bereich von etwa –2 V bis etwa –5 V liegen.
Verfahren nach einem der Ansprüche 1 bis 9, wobei die Passierspannung an die Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren als eine Mehrzahl von Impulsen angelegt wird, wobei jeder Impuls der Passierspannung eine im Wesentlichen konstante Amplitude hat, während die Mehrzahl von Spannungsimpulsen an den Kanalbereich angelegt wird.
Verfahren nach Anspruch 10, wobei die Amplitude jedes Impulses der Passierspannung im Bereich von etwa 4 V bis etwa 5 V liegt.
Verfahren nach einem der Ansprüche 1 bis 9, wobei das Anlegen der Passierspannung an die Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren ein Anlegen anwachsender Passierspannungsimpulse umfasst, während aufeinanderfolgende Spannungsimpulse an den Kanalbereich angelegt werden.
Verfahren nach Anspruch 12, wobei eine Differenz zwischen aufeinanderfolgenden Passierspannungsimpulsen etwa 0,15 V beträgt.
Verfahren nach Anspruch 12 oder 13, wobei die ansteigenden Passierspannungsimpulse im Bereich von etwa 2 V bis etwa 5 V liegen.
Verfahren nach einem der Ansprüche 1 bis 14, wobei Differenzen zwischen Amplituden der Passierspannung und der Programmierspannung im Wesentlichen konstant bleiben, während aufeinanderfolgende Spannungsimpulse an den Kanalbereich angelegt werden.
Verfahren nach einem der Ansprüche 1 bis 14, wobei eine erste Differenz zwischen Amplituden der Passierspannung und einem ersten der Spannungsimpulse während des Anlegens des ersten Spannungsimpulses an den Kanalbereich verschieden von einer zweiten Differenz zwischen Amplituden der Passierspannung und einem zweiten der Spannungsimpulse während des Anlegens des zweiten der Spannungsimpulse an den Kanalbereich ist.
Verfahren nach einem der Ansprüche 1 bis 16, weiter umfassend: – Durchführen eines Programmierverifiziervorgangs nach Anlegen jedes der Mehrzahl von Spannungsimpulsen an den Kanalbereich und – Beenden des Anlegens weiterer Spannungsimpulse an den Kanalbereich nach bestandenem Programmierverifiziervorgang.
Verfahren nach einem der Ansprüche 1 bis 17, wobei eine Differenz zwischen einem an den Kanalbereich angelegten Spannungsimpuls und der an die Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren angelegten Passierspannung mit aufeinanderfolgenden, an den Kanalbereich angelegten Spannungsimpulsen anwächst.
Elektronisches Bauelement mit – einem Speicherzellenfeld mit einer Mehrzahl von Speicherzellentransistoren, die seriell in einer Kette zwischen einen Kettenauswahltransistor und einen Masseauswahltransistor eingeschleift sind, wobei der Kettenauswahltransistor zwischen die Kette und eine Bitleitung eingeschleift ist und der Masseauswahltransistor zwischen die Kette und eine gemeinsame Sourceleitung eingeschleift ist, und – einer Steuereinheit, die elektrisch mit dem Speicherzellenfeld gekoppelt ist und die dafür eingerichtet ist, einen der mehreren Speicherzellentransistoren in der Kette als einen ausgewählten Speicherzellentransistor für einen Programmiervorgang auszuwählen, wobei andere Speicherzellentransistoren in der Kette nicht ausgewählt sind, eine Mehrzahl von Spannungsimpulsen an einen Kanalbereich des ausgewählten Speicherzellentransistors während des Programmiervorgangs anzulegen, eine Passierspannung an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren während des Anlegens der Mehrzahl von Spannungsimpulsen an den Kanalbereich anzulegen und eine Programmierspannung an eine Steuergateelektrode der ausgewählten Speicherzelle während des Anlegens der Mehrzahl negativer Spannungsimpulse an den Kanalbereich anzulegen, – wobei die Spannungsimpulse negative Spannungsimpulse sind, die Passierspannung eine positive Spannung ist und die Programmierspannung eine positive Programmierspannung ist und/oder wobei eine Differenz zwischen einem an den Kanalbereich angelegten Spannungsimpuls und der an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren angelegten Passierspannung sich mit sukzessiven, an den Kanalbereich angelegten Spannungsimpulsen ändert.
Elektronisches Bauelement nach Anspruch 19, wobei die Steuereinheit dafür eingerichtet ist, die Mehrzahl von Spannungsimpulsen über die Bitleitung anzulegen.
Elektronisches Bauelement nach Anspruch 19 oder 20, wobei die Speicherzellen, der Kettenauswahltransistor und der Masseaus wahltransistor in einem Muldenbereich vorgesehen sind und wobei die Steuereinheit dafür eingerichtet ist, die mehreren Spannungsimpulse über den Muldenbereich anzulegen, während der Kettenauswahltransistor sperrend geschaltet ist.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 21, wobei die Steuereinheit dafür eingerichtet ist, die Programmierspannung als eine Mehrzahl von Impulsen anzulegen, von denen jeder eine Amplitude aufweist, die relativ zu einer von außerhalb des elektronischen Bauelements empfangenen Referenzspannung im Wesentlichen konstant ist.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 22, wobei ein jeweiliger der an den Kanalbereich des ausgewählten Speicherzellentransistors angelegten Spannungsimpulse höher als ein vorhergehender Spannungsimpuls ist.
Elektronisches Bauelement nach Anspruch 23, wobei eine Differenz zwischen aufeinanderfolgenden, an den Kanalbereich des ausgewählten Speicherzellentransistors angelegten Spannungsimpulsen etwa 0,15 V beträgt.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 24, wobei die an den Kanalbereich des ausgewählten Speicherzellentransistors angelegten Spannungsimpulse im Bereich von etwa –2 V bis etwa –5 V liegen.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 25, wobei die Steuereinheit dafür eingerichtet ist, die Passierspannung an die Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren als eine Mehrzahl von Impulsen anzulegen, von denen jeder eine Amplitude aufweist, die im Wesentlichen konstant ist, während die Mehrzahl von Spannungsimpulsen an den Kanalbereich angelegt wird.
Elektronisches Bauelement nach Anspruch 26, wobei die Amplitude jedes Impulses der Passierspannung im Bereich von etwa 4 V bis etwa 5 V liegt.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 25, wobei die Steuereinheit dafür eingerichtet ist, die Passierspannung als ansteigende Passierspannungsimpulse an die Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren anzulegen, während sukzessive Spannungsimpulse an den Kanalbereich angelegt werden.
Elektronisches Bauelement nach Anspruch 28, wobei eine Differenz zwischen aufeinanderfolgenden Passierspannungsimpulsen etwa 0,15 V beträgt.
Elektronisches Bauelement nach Anspruch 28 oder 29, wobei die Passierspannungsimpulse im Bereich von etwa 2 V bis etwa 5 V liegen.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 30, wobei Differenzen zwischen Amplituden der Passierspannung und der Programmierspannung im Wesentlichen konstant bleiben, während sukzessive Spannungsimpulse an den Kanalbereich angelegt werden.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 31, wobei eine erste Differenz zwischen Amplituden der Passierspannung und einem ersten der Spannungsimpulse während des Anlegens des ersten der Spannungsimpulse an den Kanalbereich verschieden von einer zweiten Differenz zwischen Amplituden der Passierspannung und einer zweiten der Spannungsimpulse während des Anlegens des zweiten Spannungsimpulses an den Kanalbereich ist.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 32, wobei die Steuereinheit des weiteren dafür eingerichtet ist, einen Programmierverifiziervorgang nach Anlegen jedes der mehreren Spannungsimpulse an den Kanalbereich durchzuführen und das Anlegen weiterer Spannungsimpulse an den Kanalbereich nach Bestehen des Programmierverifiziervorgangs zu beenden.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 33, weiter eine Schnittstelle umfassend, die elektrisch mit der Steuereinheit gekoppelt ist, wobei die Schnittstelle eine abnehmbare elektrische und mechanische Kopplung mit einem Mikroprozessor bereitstellt.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 33, weiter umfassend eine Funkschnittstelle, die elektrisch mit der Steuereinheit gekoppelt ist, wobei die Funkschnittstelle eine drahtlose Kopplung mit einem Mikroprozessor bereitstellt.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 35, weiter umfassend: – einen elektrisch mit der Steuereinheit gekoppelten Bus und – einen elektrisch mit dem Bus gekoppelten Mikroprozessor, der dafür eingerichtet ist, in das Speicherzellenfeld zu programmierende Daten über den Bus der Steuereinheit bereitzustellen.
Elektronisches Bauelement nach Anspruch 36, weiter eine elektrisch mit dem Bus gekoppelte Nutzerschnittstelle umfassend, wobei die Nutzerschnittstelle dafür eingerichtet ist, dem Mikroprozessor Daten bereitzustellen und Daten vom Mikroprozessor zu empfangen.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 37, wobei das Speicherzellenfeld eine Mehrzahl von Wortleitungen umfasst, von denen jede mit einem jeweiligen Speicherzellentransistor in der Kette gekoppelt ist, wobei die Steuereinheit einen mit den Wortleitungen gekoppelten Zeilendecoder und einen mit der Bitleitung gekoppelten Seitenpuffer beinhaltet und dafür eingerichtet ist, die Programmier- und Passierspannungen vom Zeilendecoder über jeweilige Wortleitungen anzulegen und die mehreren Programmierspannungsimpulse vom Seitenpuffer über die Bitleitung anzulegen.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 38, weiter umfassend: – einen mit der Steuereinheit gekoppelten Datenbus; – einen mit dem Datenbus gekoppelten Direktzugriffsspeicher, – einen mit dem Datenbus gekoppelten Kryptoprozessor, der dafür eingerichtet ist, Sicherheit für einen Zugriff auf den Bus von außerhalb des elektronischen Speicherbauelements bereitzustellen, und – einen mit dem Datenbus gekoppelten Steuerprozessor, der dafür eingerichtet ist, Schreibdaten und Schreibadressinformation über den Datenbus der Steuereinheit während eines Schreibvorgangs bereitzustellen, um die Schreibdaten in das Speicherzellenfeld zu schreiben, und Leseadressinformation über den Datenbus während eines Lesevorgangs der Steuereinheit bereitzustellen, um Daten aus dem Speicherzellenfeld zu lesen.
Elektronisches Bauelement nach einem der Ansprüche 19 bis 39, wobei eine Differenz zwischen einem an den Kanalbereich angelegten Spannungsimpuls und der an Steuergateelektroden der nicht ausgewählten Speicherzellentransistoren angelegten Passierspannung mit sukzessiven, an den Kanalbereich angelegten Spannungsimpulsen ansteigt.