CN1509477A - 擦除后自动编程扰乱(apde)期间提高效率的快闪存储装置 - Google Patents

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Abstract

源极电阻或正电压连结至快闪存储单元的源极以及负偏压施加至快闪存储单元的基板或p－井以在编程期间和/或快闪存储装置的擦除后自动编程扰乱(Automatic Program Disturb after Erase，APDE)处理期间加强效率。此外，在编程快闪存储装置的系统和方法中，选择多个快闪存储单元阵列的快闪存储单元进行编程。控制闸极编程电压施加至选择的快闪存储单元的控制闸极，以及位线编程电压经由连接选择的快闪存储单元的漏极的共同位线终端而施加至选择的快闪存储单元的漏极。执行擦除后自动编程扰乱处理的系统和方法中，选择具有多个快闪存储单元的阵列的快闪存储单元列进行擦除修正。位线擦除后自动编程扰乱电压施加至对应于快闪存储单元的选择列的共同位线终端。控制闸极擦除后自动编程扰乱电压施加至快闪存储单元的选择列的各个快闪存储单元的各自控制闸极。或者，在自偏差构造中，将源极连结至各个快闪存储单元的控制闸极，而使控制闸极擦除后自动编程扰乱电压不施加至快闪存储单元的选择列的各个快闪存储单元的各自控制闸极。

Description

擦除后自动编程扰乱(APDE)期间提高效率的快闪存储装置
技术领域
本发明一般涉及电可擦除及可编程存储装置的快闪存储单元(flashmemory cells)，特别是，具有连结至源极的电阻或连结至源极的正电压及连结至基板或p井(p-well)的负电压的快闪存储单元的阵列，以提高擦除后自动编程扰乱(Automatic Program Disturb after Erase/APDE)处理期间或编程处理期间的效率。
背景技术
一种类型的可编程存储单元通常指快闪存储单元。此类型快闪存储单元的构造包括形成于硅基板内的源极和漏极。另一种类型快闪存储单元的构造包括形成于硅基板的井区(well)内的源极和漏极。此快闪存储单元包括形成于硅基板上的堆栈闸极构造。堆栈闸极构造底下的硅基板区域为已知的快闪存储单元的沟道区(channel region)。
此快闪存储单元的堆栈闸极构造包括一对由氧化层(oxide layers)隔开的多晶硅构造。一种多晶硅构造的功能为做为快闪存储单元的浮动闸极(floating gate)，及另一种多晶硅构造的功能为做为快闪存储单元的控制闸极(control gate)。将浮动闸极和硅基板隔开的氧化层通常参考为隧道氧化层(tunnel oxide layer)。
先前快闪存储单元上的编程操作为在快闪存储单元的漏极施加相对大的恒定电压，同时以更大的电压施加至控制闸极。在编程操作期间，快闪存储单元的源极和p-井或基板相对于施加至控制闸极和漏极的电压为维持在或接近接地(ground level)。
施加于漏极和源极间相当高的电压势导致电子从源极流经通道区而至漏极。流动于源极和漏极之间的电子在靠近漏极处能达到相当高的动能。此外，施加至控制闸极的高恒定电压在编程操作开始时升高浮动闸极的电压至相当高的程度，因此编程的结果是在存储单元内有相当高的编程电流。在这些条件下，沟道区内的电子有足够的动能通过隧道氧化层而迁移至浮动闸极上。此现象称之为热载子编程(hotcarrier programming)或热载子注入(hot carrier injection)。成功的编程操作必需注入足够数目的电子于浮动闸极上以达到快闪存储单元所需的临界电压(threshold voltage)。此临界电压为快闪存储单元在读取操作过程中经由沟道区导电所必需施加至快闪存储单元的控制闸极的电压。编程操作的时间视电子注入浮动闸极上的速度而定。应注意，注入的速度越慢，到达所欲临界电压的编程的时间就越长。
微电子快闪或块擦除电可擦式可编程只读存储器(Flash EEPROM)包括可独立编程和读取的存储单元阵列。通过省略能独立擦除存储单元的已知选择晶体管而减小存储单元的存储器的体积。结果是，全部的存储单元必需以整块的方式擦除。
此类的闪存装置包括个别的金属氧化物半导体(MOS)场效应晶体管(FET)存储单元。各场效应晶体管包括源极；漏极；浮动闸极；和控制闸极，施加不同的电压以二进制1或0的电压以编程存储单元、读取存储单元、或以整块的方式擦除全部的存储单元。
存储单元连接至阵列的行与列，并且一行中的存储单元的控制闸极连接至各自的字线(wordline)，以及一列中的存储单元的漏极连接至各自的位线(bitline)。存储单元的源极连接在一起。此配置为已知的非或门存储器(NOR memory)构造。
存储单元可施加如下的编程电压而编程：控制闸极施加8至10伏特的电压，漏极施加4至5.5伏特的电压，将源极接地以及将基板或p-井接地。如上所述，此电压可导致热电子从漏极的耗尽区域(depletionregion)注入浮动闸极。在移除编程电压之后，在浮动闸极内捕捉注入的电子并在其中产生负电荷而使存储单元的临界电压增加约4伏特以上。
在通道热电子编程中，靠近漏极接合处的侧电场产生的热电子注入浮动闸极。如上所述，沟道热电子操作的典型操作电压为：VD＝4.0至5.5V，VG＝8至10V，VS至0V和Vsub至0V。短沟道非或门闪存阵列的沟道热电子编程限制之一为当高漏极电压施加至位线时，共享相同位线的未选择存储单元开始漏电流。此漏电流Id缘自于短沟道装置内的漏极导致屏障降低(drain induced barrier lowering，DIBL)效应。结合来自未选择存储单元的大量漏电流和来自选择的编程存储单元的编程电流，而导致装置在编程操作期间产生无法接受的过高总编程电流。
因此，需要一种可减少或消除未选择存储单元的漏电流而不降低已编程的选择位的编程速度的编程方法。
在快闪存储单元的编程或擦除操作期间，电荷载体分别注入或送出快闪存储单元的浮动闸极构造。浮动闸极构造内电荷载体数量的改变会改变快闪存储单元的临界电压，此为闪存技术领域中的普通技术人员所熟知。例如，当电子为注入N-沟道快闪存储单元的浮动闸极构造内的电荷载体时，临界电压会增加。或者，当电子为从浮动闸极构造送出的电荷载体时，临界电压会降低。此两种状况用于快闪存储单元内储存数字数据的两种状态，此为电子领域中的普通技术人员所熟知。
在擦除快闪存储单元阵列的快闪存储单元的期间，例如电子的电荷载体从各个快闪存储单元的各别浮动闸极构造中抽出，而降低各个快闪存储单元的临界电压。一般，在此擦除的过程中，以相同的偏差电压施加在阵列的各个快闪存储单元终端。然而，由于各个快闪存储单元的构造上的差异，在擦除过程后会导致整个快闪存储单元的临界电压的差异，此为闪存技术领域中的普通技术人员所熟知。因此，一些阵列中“过度擦除”的快闪存储单元会产生较预期为低的临界电压。临界电压较低的快闪存储单元会导致较高的漏电流。
擦除后自动编程扰乱(Automatic Program Disturb after Erase，APDE)处理可修正过度擦除的快闪存储单元，此为闪存技术领域中的普通技术人员所熟知。在APDE处理期间，在擦除过程之后有足够的电荷载体，例如电子，注入各个快闪存储单元阵列的浮动闸极构造内，以回复过度擦除的快闪存储单元的临界电压。
图11为具有512行的快闪存储单元阵列中的一列的电路图说明。第一快闪存储单元252代表在512个快闪存储单元中的该列内的一个快闪存储单元，以及第二快闪存储单元254代表平行连结到该512个快闪存储单元列中的其它511个快闪存储单元。电阻258代表通过连结于位线和快闪存储单元列的漏极终端之间的晶体管的有效电阻。源极电阻260连结至快闪存储单元的源极。列的各个快闪存储单元的源极终端一起连结，并且连接至各自的源极电阻。
在APDE处理期间，由位线电压源262提供约5伏特位线APDE电压以施加至连结至列中512个快闪存储单元的各个漏极终端的位线。此外，由控制闸极电压源264提供约0.5伏特控制闸极APDE电压以施加至列中512个快闪存储单元的各个控制闸极终端上。此外，在APDE处理时，源极电阻260连结至各个快闪存储单元的源极和接地节点256之间。此外，在已知的技术中，在列中512个快闪存储单元的各个基板或p-井终端连结至在APDE处理期间具有约0伏特的接地节点256。当快闪存储单元包括N-沟道快闪存储单元时，基板为p-井掺有P-型掺质(P-type dopant)。
参考图11，将该类偏压在预设期间内施加至512个快闪存储单元列，以注入特定量例如电子的电荷载体于各个快闪存储单元的浮动闸极构造内，以增加512个快闪存储单元列中的各个快闪存储单元的临界电压。快闪存储单元的临界电压越高，通过快闪存储单元的漏电流就越少。该阶段期间提供偏压的APDE处理，在闪存的技术领域内称之为“APD”时间。
进一步参考图11，第一快闪存储单元252代表512个快闪存储单元列的一个快闪存储单元，具有最快的临界电压增加速度以在最短期间内维持所需临界电压。快闪存储单元252达到所需临界电压的时间受快闪存储单元列内的其它511个快闪存储单元254的漏电流Ileak的影响。
此漏电流会造成不利影响，因为漏电流在流经连结至快闪存储单元的漏极和源极终端的电阻258和260时会降低横跨快闪存储单元的漏极和源极终端的电压。横跨漏极和源极终端电压的降低会使电荷载体注入快闪存储单元的浮动闸极构造内的速度降低而降低APDE处理的效率。
由于漏极导致屏障降低效应(DIBL，Drain Induced BarrierLowering)，漏电流Ileak的程度对只有数百纳米(nm)尺度的快闪存储单元特别灵敏。例如，当快闪存储单元的沟道长度小于约0.22fm时，DIBL电压在快闪存储单元的漏极的改变可能大于约0.6伏特。较小的快闪存储单元除了有较高的漏电流Ileak之外，缩小快闪存储单元尺寸的目的为进一步加强速度性能和减小集成电路(IC)占用面积，此为闪存技术领域中的普通技术人员所熟知。
施加较长时间的APDE处理偏压(即较高的APD时间)，可确保快闪存储单元列有较高的平均临界电压而减少漏电流。在每个APDE处理的循环中利用预设的APD时间，可使流经快闪存储单元列的漏电流降低至可被接受的程度。然而，较高的APD时间不利于减慢闪存阵列的擦除循环。
因此，在APDE处理期间需要可将APD时间减至最少而使流经快闪存储单元列的漏电流达到可接受程度的作用机制。
发明内容
有鉴于此，本发明的一般实施例为以源极电阻或正电压连结至快闪存储单元的源极，以及负偏压施加至快闪存储单元的基板或p-井，而在编程和/或擦除后自动编程扰乱(APDE)处理期间加强效率。
在本发明的一个实施例中，多个快闪存储单元的阵列形成于行和列之中，并且快闪存储单元位于每个列与行的交接处。各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极。列内的快闪存储单元的各个漏极一起连结成为共同位线终端。此外，列内的快闪存储单元的各个源极一起连结成为共同源极终端。此外，列内的快闪存储单元的各个基板一起连结成为共同基板终端。
在编程快闪存储装置的系统和方法中，选择多个快闪存储单元的阵列的快闪存储单元以进行编程。在选择的快闪存储单元的控制闸极施加控制闸极编程电压，以及经由连接至选择的快闪存储单元漏极的共同位线终端施加位线编程电压至选择的快闪存储单元的漏极。源极电阻连结至连接至选择的快闪存储单元源极的共同源极终端。施加基板编程电压至选择的快闪存储单元的基板或p-井，该基板编程电压为负电压。
根据本发明的一个实施例，本发明特别有利于当快闪存储单元含N-沟道场效应晶体管时，当施加在选择的快闪存储单元的基板上的基板编程电压在约负3伏特至约负0.5伏特范围内时，以及当源极电阻在约2千欧姆(kilo-ohms)至约50千欧姆范围内时，以及当漏极电压大于4.0伏特时。
根据本发明另一实施例，在快闪存储装置中进行擦除后自动编程扰乱(APDE)处理的系统和方法中，选择多个快闪存储单元的阵列的列快闪存储单元进行擦除修正(erase-corrected)。在选择的列快闪存储单元的各个快闪存储单元的各自控制闸极施加控制闸极APDE电压。在对应于选择的列的快闪存储单元的共同位线终端施加位线APDE电压。源极电阻连结至对应于选择的列的快闪存储单元的共同位线终端。在对应于选择的列的快闪存储单元的共同基板或p-井终端施加基板APDE电压，该基板APDE电压为负电压。
根据本发明的又一实施例，在快闪存储装置中进行擦除后自动编程扰乱(APDE)处理的另一系统和方法中，选择多个快闪存储单元的阵列的列快闪存储单元进行擦除修正。在选择的列快闪存储单元的各个快闪存储单元的各自控制闸极施加控制闸极APDE电压。在对应于选择的列的快闪存储单元的共同位线终端施加位线APDE电压。在对应于选择的列的快闪存储单元的共同源极终端施加源极APDE电压。在对应于选择的列的快闪存储单元的共同基板或p-井终端施加基板APDE电压，该基板APDE电压为负电压。
本发明特别有利于当APDE处理期间在自偏差构造(self-biasingconfiguration)中，将各个快闪存储单元的源极连结至控制闸极，而使控制闸极APDE电压不施加至快闪存储单元的选择的列的各个快闪存储单元的各自控制闸极。
此方法中，在编程或APDE处理期间形成于源极电阻的电压或施加至快闪存储单元的源极的源极电压可将通过快闪存储单元列的漏电流减至最少。在另一方面，在编程或APDE处理期间，负的基板或p-井电压可加强快闪存储单元列的沟道内的侧向电场以加强快闪存储单元的速度性能。
为让本发明的上述和其它特征和优点能更明显易懂，本发明将配合附图在以下做详细说明。
附图说明
图1A为快闪电可擦式可编程只读存储装置的简化电路示意图；
图1B为类似图1A的快闪电可擦式可编程只读存储装置，但其具有配置于两页、块或群组内的存储单元；
图2为根据已知技术方法说明在编程结构内的个别快闪存储单元的组件；
图3为根据已知编程技术方法在编程操作期间在快闪电可擦式可编程只读存储装置的存储单元的列产生漏电流的简化电路示意图；
图4为根据本发明说明在编程结构内的个别快闪存储单元的组件；
图5为根据本发明的编程方法说明在编程操作期间快闪电可擦式可编程只读存储装置的存储单元的列的位线电流的简化电路示意图；
图6、7和8说明利用本发明的编程方法的有效性，其中；
图6说明决定图7和图8中的数值的测量方法；
图7显示随着VS和Ileakage和常数Vd的变化，存储单元Vt@Vt＝1uA和编程时间的关系；
图8显示根据本发明在编程的操作期间施加至存储单元的不同基板偏压的影响；
图9显示用于基板偏压Vb＝-1V的操作窗口(operating window)；
图10显示根据本发明实施例的快闪存储单元列的简化电路图，其说明编程操作期间的位线电流具有连结至源极的源极电阻以及具有施加至快闪存储单元列的各个快闪存储单元的基板或p井的负电压；
图11显示根据已知技术的快闪存储单元列的各快闪存储单元的简化电路图，其说明擦除后自动编程扰乱操作期间的位线电流具有连结至源极的源极电阻以及接地节点连结至快闪存储单元列的各个快闪存储单元的基板或p井；
图12显示根据本发明实施例的快闪存储单元列的简化电路图，其说明擦除后自动编程扰乱操作期间的位线电流具有连结至源极的源极电阻以及具有施加至连结至自偏差构造中的快闪存储单元列的各个快闪存储单元的基板或p井的负电压；
图13显示根据本发明实施例的快闪存储单元列的简化电路图，其说明擦除后自动编程扰乱操作期间的位线电流具有连结至源极的源极电阻以及施加至快闪存储单元列的各个快闪存储单元的基板或p井的负电压、和施加至快闪存储单元列的各个快闪存储单元的控制闸极的APDE电压；
图14显示图12的快闪存储单元列于约90℃的操作温度下位线的漏电流对自动编程扰乱时间的曲线图；
图15显示图12的快闪存储单元列于约150℃的操作温度下位线的漏电流对自动编程扰乱时间的曲线图；
图16显示图12的快闪存储单元列于不同的操作温度和在不同的源极电阻和基板电压之组合下，位线电流在自动编程扰乱操作期间的数据表格；
图17显示根据本发明实施例的快闪存储单元列的简化电路图，其说明擦除后自动编程扰乱操作期间的位线电流具有施加至在自偏差构造中的快闪存储单元列的各个快闪存储单元的源极之正电压以及施加在自偏差构造中的快闪存储单元列的各个快闪存储单元至基板或p井的负电压；
图18显示根据本发明实施例的快闪存储单元列的简化电路图，其说明擦除后自动编程扰乱操作期间的位线电流具有施加至快闪存储单元列的各个快闪存储单元的源极的正电压以及施加至基板或p井的负电压，和施加至快闪存储单元列的各个快闪存储单元的控制闸极的APDE电压；
图19显示图17的快闪存储单元列于约90℃的操作温度下，位线漏电流对自动编程扰乱时间的曲线图；以及
图20显示图17的快闪存储单元列于约150℃的操作温度下，位线漏电流对自动编程扰乱时间的曲线图。
上述参考图仅供说明之用，因此不需按照比例绘制。图1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19和20中相同的组件编号代表该组件具有相似的构造和功能。
具体实施方式
参考本发明特定的实施例详细说明本发明的最佳实施方式。
图1A利用本发明的优点，说明一种非或门型快闪电可擦可编程只读存储器(Flash EEPROM)100的基本构造。此闪存100包括多个核心存储器或存储单元，其配置于矩形矩阵或行与列形成的阵列内。各行连接至字线(WL)，而各列连接至位线(BL)。
假设有n列和m行，则位线指定为BL0至BLn，以及字线指定为WL0至WLm。位线驱动器102将适当的电压施加至位线，以及字线驱动器104将适当的电压施加至字线。在控制器108的控制下将电源106产生的电压施加至驱动器102和104，此为典型的芯片逻辑电路。如下所述，控制器108亦控制驱动器102和104以定出个别或整体存储单元的地址。
存储单元位于各个字线和位线的交界处。各个存储单元包括具有源极和漏极形成于半导体基板的金属氧化物半导体(MOS)场效应晶体管(FET)；浮动闸极；以及藉氧化层和浮动闸极隔开的控制闸极。应注意的为，快闪电可擦式可编程只读存储装置(EEPROM)的存储单元不同于传统的场效应晶体管(FET)在于其包含浮动闸极以及配置于控制闸极和形成源极与漏极的半导体基板之间的隧道氧化层。
说明于图1A内的存储单元命名为Tn，m，其中m代表行(字线)的数目，以及n代表列(位线)的数目。如说明所示，存储单元的控制闸极连接至各自的字线，以及存储单元的漏极连接至各自的位线。全部存储单元的源极连接至电源106。
图1B说明另一种快闪EEPROM存储器110，其和存储器100类似，但是其存储单元被分成群组(bank)(亦称为页或扇区)，图1B中所示即为其中的两个群组，每一个可独立地编程、擦除和读取。存储器110包括第一存储单元群组或页112以及第二存储单元群组或页114。第一群组112内的存储单元以和图1A相同的方法命名，同时第二群组114内的存储单元的命名加上主符号。字线群组112和114个别地连接至分开的字线驱动器116和118。
除了存储单元之外，各群组112和114包含用于各位线的选择或通过晶体管。用于群组112和114的选择晶体管分别命名为S0至Sn以及S′0至S′n。对于字线WL0至WLm和WL′0至WL′m，选择晶体管的漏极连接至各自的位线，然而选择晶体管的源极连接至晶体管的漏极。
选择晶体管不同于存储单元晶体管之处在于其为传统的金属氧化物半导体场效应晶体管(MOSFET)，因此无浮动闸极。此选择晶体管为交换组件(switching elements)而非存储元件(memory elements)。群组112的选择晶体管的闸极连接至扇区译码器(sector decoder)120的群组选择(bank select)BS1，以及群组114的选择晶体管的闸极连接至扇区译码器122的群组选择输出(bank select output)BS2。在群组112内的存储单元的源极连接至共同源极供应电压VSS1124，以及在群组114内的存储单元的源极连接至共同源极供应电压VSS2126。在群组112内的存储单元的p-井(基板)连接至共同基板电压VSub1125，以及在群组114内的存储单元的p-井连接至共同基板电压VSub2127。
通过施加逻辑高信号至群组选择线BS1，群组112被选择，其可开启S0至Sn的晶体管，以及将位线BL0至BLn连接至基本存储单元(underlying memory cells)。通过施加逻辑低信号至群组选择线BS1，群组112被去选择(deselected)，其可关闭S0至Sn的晶体管，以及切断连接至存储单元的位线。群组114基本上以类似方法利用群组选择信号BS2和选择晶体管S0至Sn以进行选择和去选择。存储器110的操作，除了编程、擦除和读取操作能在群组112和114上独立或同时进行之外，基本上类似于存储器100(图1A)。
图2以已知编程电压技术施加至不同的组件以说明快闪存储单元200的组件。快闪存储单元200形成于硅基板202之内和之上。硅基板202在构造上为一种典型的p-型基板。硅基板可为另外一种n-型基板的构造。快闪存储单元200包括一对形成于硅基板202内的掺杂区204和206。掺杂区204和206对p-型基板而言为一种n+型掺杂区。掺杂区204的功能类似源极，以及掺杂区206的功能类似漏极区。快闪存储单元200包含堆栈闸极构造208，其包括控制闸极210和以层电介质214隔开的浮动闸极212，该层电介质214为典型的二氧化硅层。浮动闸极212以氧化层216和基板202的上表面隔开，该氧化层216称为隧道氧化层(tunnel oxide)。
当存储单元200进行编程时，经由终端218施加8至10伏特的电压VCG至控制闸极210，经由终端220施加4至5.5伏特的电压VD至漏极区206，源极204经由终端222设定约为0伏特以及基板202经由终端224设定约为0伏特。漏极206和源极204之间的电压差VDS＝VD-VS导致电子流经沟道区226。电子e-228为具有足够能量能经由隧道氧化层216迁移至浮动闸极212上的高能量电子。此现象即为所熟知的热载体注入或热通道电子编程。从通道区226经由隧道氧化层216到达浮动闸极212的热电子路径以箭头230表示。
图3为快闪EEPROM存储单元302、304、306和308的列300的简化电路示意图。在漏极终端310施加4至5.5伏特的编程电压VD，以及将存储单元的源极连接至施加0伏特的编程电压的共同终端312。将存储单元的p-井连接至施加0伏特的编程电压的共同终端314。例如为了编程存储单元304，将编程电压施加至连接存储单元304的字线316。流经存储单元304的编程电流I2可通过其源极、通道(未显示)和漏极。最理想的情况是位线电流IBL仅相等于编程电流I2。然而，如果一个或一个以上的未选择存储单元，例如存储单元302、306和308，具有低的临界电压背景时，漏电流I1、I3和In将会分别流向存储单元302、306和308。于是位线电流IBL将等于编程电流I2和背景漏电流I1、I3至In之总和。此漏电流为导因于施加至漏极之高漏极电压，以及导因于短沟道装置内的漏极导致屏障降低(DIBL)效应。结合来自未选择存储单元的大量漏电流和来自选择存储单元的大量编程电流，而导致装置在编程操作期间产生无法接受的过高总编程电流。
图4说明如图2所示的根据本发明的快闪存储单元200的组件，具有编程电压施加至不同的组件。
当根据本发明而编程存储单元200时，经由终端218施加控制闸极210以7至10伏特的电压VCG，经由终端220施加漏极区206以4至6伏特的电压VD，经由终端222施加源极区204以0.5至2伏特的电压VS。应记得，全部的源极具有共同的终端，故在此扇区内电压VS施加至全部存储单元的源极。经由终端224施加基板202以-2至-0.5伏特的电压Vsub。同理亦应记得，全部的p-井(基板)具有共同的终端，故电压Vsub施加至全部存储单元的基板。
图5为快闪EEPROM存储单元的列300的简化电路示意图，如图3显示根据本发明施加编程电压至存储单元的终端。施加4至5.5伏特的编程电压VD至漏极终端，以及将存储单元的源极连接至共同源极终端312，施加0.5至2伏特的编程电压VS至共同源极终端312。将连接已编程的存储单元304的闸极的字线316施加7至10伏特的编程电压VCG，以及在基板终端314施加-2至-0.5伏特的编程电压Vsub。
根据本发明的编程方法可减少或大致上可消除未选择存储单元的漏电流，即为图5中的列300内全部的存储单元，一般为511个未选择的存储单元(图5中512个存储单元减去1个已编程的存储单元304)。通过选择编程电压的适当组合，可使选择的存储单元维持快速的编程速度。本发明的编程操作的基本原理为：(1)在编程期间使用相对大的源极偏压以使得未选择存储单元产生反向偏压(back-bias)而减少来自未选择存储单元的列漏电流；以及(2)使用负p-井或基板偏压以增加准备编程的选择存储单元的侧向电场，以在降低VDS的状况下仍可维持快速的编程速度。漏极和闸极电压类似使用于标准热电子编程中的漏极和闸极电压。正确编程电压的选择是严苛的以在维持快速的编程速度之下，可大致上消除来自未选择存储单元的漏电流。在参数预特性化(precharacterization)的程序中，可决定用于每一类型的快闪存储装置之正确编程电压的选择。该参数预特性化的程序可使用计算机仿真或经验法则。
利用图6中说明的过程，在维持快速的编程速度下，可决定使用正源极偏压和负基板偏压以同时降低列的漏电流的有效性。如图6中所示，可测量一个512存储单元的列上具有不同数量的列漏电流。
图7说明，当VS＝0时，由于负载导致漏极的电压下降，而使高列漏电流(IE-6)编程变得非常缓慢。图7亦说明，当Vsub为＝-1伏特而施加0.7伏特的源极偏压时，可关闭列的漏电流，并且可加快编程速度。
图8说明基板偏压的影响。图8显示，为了维持具有0.7伏特的大正源极偏压的快速编程速度，需要有负电压基板。
发明人揭示通过施加正源极偏压和负基板偏压，在编程期间在维持快速的编程速度下仍可明显地降低列漏电流。在维持可接受的编程电流下，此方法可使短沟道装置的沟道热电子编程具有DIBL＞0.4伏特。
此方法亦可应用于软编程(soft programming)，其中典型的软编程电压的VCG电压介于0.5和6.0伏特之间，Vd电压介于4至6.0伏特之间，VS电压介于0.5至2伏特之间，以及Vsub电压介于-2至-0.5伏特之间。
图9说明确保特定短沟道装置的快速编程的(VS和Vd的)操作窗口。在此图中，当Vb(基板电压)为-1伏特时，其VS和Vd亦随之变化。图9显示，为了减少编程期间的列漏电流，必需VS＞0.5伏特。
总结而言，上述的发明可提供编程的方法以及软编程短沟道非或门快闪存储单元，可于编程和软编程操作期间减少编程电流以及列漏电流。
根据本发明另一实施例，图10为如图3的快闪EEPROM存储单元的列300的简化电路示意图，其显示施加至快闪存储单元列的终端的编程电压。在图10中，快闪存储单元272代表在快闪存储单元列512内一个选择被编程的快闪存储单元，以及快闪存储单元274代表在选择的快闪存储单元272进行编程时快闪存储单元列内的其它511个未被选择的快闪存储单元。参考图1A和图10，控制器108选择快闪存储单元272以进行编程。实现控制器108的技术则为闪存技术领域中的普通技术人员所熟知。
在本发明的一个实施例中，图10的快闪存储单元列包括N-通道场效应晶体管，以及从位线电压源276供应约4至6伏特的位线编程电压VD至对应于图10的快闪存储单元列的位线终端。快闪存储单元列的源极一起连接而至源极电阻278。根据本发明的一个实施例，此源极电阻278具有约2千欧姆至约50千欧姆的电阻。此外，根据本发明的一个实施例，从基板电压源284提供-3至-0.5伏特的基板编程电压Vsub至快闪存储单元列的基板。快闪存储单元列的基板或p-井一起连接至基板电压源284。
此外，从控制闸极电压源280提供7至10伏特的控制闸极编程电压VCG至对应于选择的快闪存储单元272的控制闸极的字线。另一方面，对应于未被选择的511个快闪存储单元274的字线则连结至接地节点。
图10的本发明的实施例中，在选择的快闪存储单元272的编程期间，源极电阻278的相对大的电阻可减少或大致上消除流经未选择的快闪存储单元274的漏电流。但是，由于负基板电压，故仍可维持选择存储单元的快速编程速度。本发明实施例的编程操作的基本原理为：(1)在编程期间，连结相对大的源极电阻至快闪存储单元列的源极，以减少来自未选择的存储单元的列的漏电流；以及(2)使用负p-井或基板偏压以增加选择准备编程的存储单元的侧向电场，而可在降低VDS的状况下仍能维持快速的编程速度。漏极和闸极电压类似使用于标准热电子编程中的漏极和闸极电压。
适当选择正确的编程电压和正确的源极电阻278的值，可大致消除来自未选择的存储单元的漏电流，而仍可维持快速的编程速度。在参数预特性化的过程中，正确编程电压和正确源极电阻278的选择可决定于不同类型的快闪存储装置。此参数预特性化的过程可使用计算机仿真或经验法则。
图10的电路构造亦可用于软编程。此时，从位线电压源276提供约4至6.0伏特的位线编程电压VD至对应于图10的快闪存储单元列的位线终端。快闪存储单元列的源极一起连接至源极电阻278。根据本发明的一个实施例，源极电阻278具有约2千欧姆至约50千欧姆的电阻。此外，根据本发明的一个实施例，从基板电压源284提供-3至-0.5伏特的基板编程电压Vsub至快闪存储单元列的基板。快闪存储单元列的基板一起连接至基板电压源284。此外，对软编程而言，从控制闸极电压源280提供0.5至6.0伏特的控制闸极编程电压VCG至对应于选择的快闪存储单元272的控制闸极的字线。另一方面，对应于未选择的511个快闪存储单元274的字线则连结至接地节点。
在软编程期间，图10中本发明的实施例的选择的快闪存储单元272的软编程期间，相对大的源极电阻278可减少或大致上消除流经未选择的快闪存储单元274的漏电流。但是，由于负基板或p-井电压，该选择的存储单元仍可维持快速的编程速度。
根据本发明又另一实施例，图12为快闪存储单元列的简化电路图，显示擦除后自动编程扰乱(APDE)电压施加至快闪存储单元列的终端。如本文所述，该APDE操作可从闪存装置的擦除操作修正任何的“过度擦除”。在APDE操作期间，一次选择一列进行擦除修正。参考第1A和12图，在APDE操作中，控制器108选择准备擦除修正的快闪存储单元列。在闪存装置的各列中一次选择一列以进行擦除修正，直至全部的闪存装置被擦除修正为止。实现控制器108的技术为闪存技术领域中的普通技术人员所熟知。
图12显示APDE操作期间，在已知时间选择512个快闪存储单元的一列以准备擦除修正。第一快闪存储单元252代表在512个快闪存储单元的该列中的一个快闪存储单元，以及第二快闪存储单元254代表在512个快闪存储单元的该列中平行连结的其它511个快闪存储单元。快闪存储单元252代表在512个快闪存储单元列中的一个快闪存储单元，其在最短时间内有最快的临界电压增加速度以保留所需的临界电压。即使快闪存储单元252达到足够高的临界电压而可忽略通过存储单元252的漏电流时，快闪存储单元列内其它511个快闪存储单元254仍具有总漏电流Ileak。
进一步参考图12，快闪存储单元列的源极一起连结至源极电阻260。根据本发明的一个实施例，此源极电阻260具有约2千欧姆至约50千欧姆的电阻。此外，快闪存储单元列的基板(或p-井)一起连结至基板电压源290。在本发明的一个实施例中，基板电压源290将约-3至-0.5伏特的基板APDE电压施加至个别快闪存储单元列的基板或p-井终端。
进一步参考图12，在本发明的一个实施例中，从位线电压源262供应约4至6伏特的位线编程APDE电压VD至对应于图12的快闪存储单元的选择列的位线终端。此外，在图12的自偏差构造中，个别的源极反馈连结至各个快闪存储单元的个别控制闸极，并且对应于各个快闪存储单元的个别的字线维持浮动。以此自偏差构造，图12的快闪存储单元的选择列中的各个快闪存储单元可获得约0.5伏特的控制闸极电压。
在APDE处理期间以此偏压，例如电子的足够电荷载体在一擦除过程后被重注入图12的快闪存储单元的选择列的个别快闪存储单元的浮动闸极构造内，而重建过度擦除的快闪存储单元的临界电压。以较长阶段的时间施加此APDE处理的偏压(即较高的APD时间)可确保快闪存储单元的选择列有较高的平均临界电压，以减少漏电流。在APDE处理中的每个循环使用预设的APD时间，而使可接受之低程度漏电流流经快闪存储单元列。然而，较高APD时间有使快闪存储阵列的擦除循环变慢的不利影响。
图14显示对于不同电阻的源极电阻260和施加至图12的快闪存储单元列的基板的不同电压，于约90℃的温度下该列漏电流对APD时间的曲线图。图15显示对于不同电阻的源极电阻260和施加至图12的快闪存储单元列的基板的不同电压，于约150℃的温度下列漏电流对APD时间的曲线图。图14和图15说明通过快闪存储单元的选择列的列漏电流随着较高的APD时间而降低。此外，在图14和图15中，源极电阻260的不同电阻值，当施加-1伏特的基板APDE电压时，达到列漏电流的APD时间较以0伏特电压施加至快闪存储单元的选择列的基板为低。
图16显示于不同温度下不同电阻值的源极电阻260和施加不同电压至快闪存储单元列的基板，通过快闪存储单元的选择列的列漏电流的数据表。图16显示在任何温度的固定基板电压下，在APDE期间，位线电流随着具有较高电阻的源极电阻260而降低。此外，图16的表显示，在任何温度的固定电阻值的源极电阻260，在APDE期间，位线电流随着更负的基板电压而降低。
因此，图14、15和16的数据指示本发明的实施例中，在APDE操作期间，源极电阻260有相对大的电阻而可减少或大致上消除图12的快闪存储单元的选择列的位线电流。但是，以此负基板电压，其仍可维持快速的APDE速度。本发明实施例的APDE操作的基本原理为：(1)在APDE操作期间，连结一相对大的源极电阻至快闪存储单元列的源极，以减少通过快闪存储单元的选择列的位线电流；以及(2)使用负p-井或基板偏压以增加在APDE偏压期间快闪存储单元的选择列的侧向电场，其可在降低VDS的状况下仍维持快速的APDE速度。
重复应用图12的APDE偏压于需要进行过度擦除修正的快闪存储单元阵列的各列。在本发明的一个实施例中，重复应用图12的APDE偏压于快闪存储单元阵列的各列，直至全部需要进行过度擦除修正的快闪存储单元阵列已经过APDE处理为止。在图12中，源极被反馈连结至在自偏差构造中浮置于各快闪存储单元的控制闸极。参考图13的本发明另一实施例，控制闸极APDE电压直接施加于快闪存储单元的选择列的各个快闪存储单元的各自的字线。图13显示APDE操作期间，在已知时间选择512个快闪存储单元列以进行擦除修正。
在图13的构造中，字线未连结至源极，而使快闪存储单元在APDE处理期间未呈自偏压。反之，控制闸极电压源292提供控制闸极APDE电压于各个连结至快闪存储单元选择列的各个控制闸极的各自字线。根据本发明的一个实施例，此快闪存储单元选择列的各个快闪存储单元的控制闸极APDE电压约为0.5伏特。
图13的实施例中，在APDE操作期间，源极电阻260有相对大的电阻而可减少或大致上消除快闪存储单元的选择列的列漏电流。但是，类似图12的实施例，施加-3至约-0.5伏特的负基板电压至基板，故仍可维持快速的APDE速度。
图17显示根据本发明另一实施例在APDE操作期间，于已知时间选择512个快闪存储单元列以进行擦除修正。比较图12和17，取代图12的源极电阻260，该快闪存储单元的选择列的源极一起连结源极电压源296。在本发明的一个实施例中，从位线电压源262供应约4至6伏特的位线APDE电压VD至对应于图17的快闪存储单元的选择列的位线终端。此外，从源极电压源296提供约0.5至2伏特的源极APDE电压。此外，从基板电压源290供应-3至-0.5伏特的基板APDE电压Vsub至快闪存储单元的选择列的基板。
此图17的APDE偏压可在维持快速APDE速度的同时减少或大致上消除列漏电流。本发明实施例的APDE操作的基本原理为：(1)在APDE操作期间使用相对大的源极偏压使快闪存储单元产生反向偏压，以减少列漏电流；以及(2)使用负p-井或基板偏压以增加快闪存储单元的侧向电场，而其在降低VDS的状况下仍可维持快速的APDE速度。
图19显示以不同的源极电压和不同的基板电压施加至图17的快闪存储单元的选择列，并于约90℃的温度下，列漏电流对APD时间的曲线图。图20显示以不同的源极电压和不同的基板电压施加至图17快闪存储单元的选择列，并于约150℃的温度下，列漏电流对APD时间的曲线图。第19和20图说明通过快闪存储单元的选择列的列漏电流可随着较高的APD时间而降低。此外，在第19和20图中，对不同的源极电压VS，当施加-1伏特的基板APDE电压时，达到列漏电流的APD时间较以0伏特电压施加至快闪存储单元的选择列的基板为低。
在图17中，源极被反馈连结至在自偏差构造中浮置于各快闪存储单元的控制闸极。参考图18的本发明另一实施例，控制闸极APDE电压直接施加于快闪存储单元的选择列的各个快闪存储单元的各自的字线。图18显示APDE操作期间，在已知时间选择512个快闪存储单元列以进行擦除修正。
比较第13和18图，取代图13的源极电阻260，该快闪存储单元的选择列的源极一起连结至源极电压源296。在本发明的一个实施例中，从位线电压源262提供约4至6伏特的位线APDE电压VD至对应于图18的快闪存储单元的选择列的位线终端。此外，从源极电压源296提供约0.5至2伏特的源极APDE电压。此外，从基板电压源290提供-3至-0.5伏特的基板APDE电压Vsub至快闪存储单元的选择列的基板。此外，从控制闸极电压源292提供约0.5伏特的控制闸极APDE电压至连结至快闪存储单元选择列的各个控制闸极的各自字线。
图18的APDE偏压可在维持快速APDE速度的同时减少或大致上消除列漏电流。本发明实施例的APDE操作的基本原理为：(1)在APDE操作期间应用相对大的源极偏压使快闪存储单元产生反向偏压，以减少其列漏电流；以及(2)应用负p-井或基板偏压以增加快闪存储单元的侧向电场，而在降低VDS的状况下仍可维持快速的APDE速度。
此方法中，在编程或APDE处理期间形成于源极晶体管的电压或施加至快闪存储单元的源极的源极电压可减少通过快闪存储单元列漏电流。在另一方面，在编程或APDE处理期间，负的基板或p-井电压可加强快闪存储单元沟道内的侧向电场而加强快闪存储单元的速度性能。
上述的实施例仅供说明折用途而并非局限于其范围。例如，本发明可使用更多快闪存储单元的较大阵列。此外，此处使用的任何特殊材料，或任何特殊尺寸，或任何特殊电压仅做为举例之用。本发明亦可使用其它的材料、尺寸和电压，其为此处说明的非易失性闪存装置的技术领域中的普通技术人员所熟知。
本发明仅涵盖下述权利要求范围内的定义和其相等物。

Claims (10)

1.一种用于编程快闪存储装置的方法，该快闪存储装置具有多个快闪存储单元的阵列形成于行和列之中，快闪存储单元位于每个列与行的交接处，以及各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极，其中列内的快闪存储单元的各个漏极一起连结成为共同位线终端，以及其中列内的快闪存储单元的各个源极一起连结成为共同源极终端，以及其中列内的快闪存储单元的各个基板一起连结成为共同基板终端，该方法包括下述步骤：
选择该多个快闪存储单元的阵列的快闪存储单元进行编程；
施加控制闸极编程电压至该选择的快闪存储单元的该控制闸极；
经由连接该选择的快闪存储单元的该漏极的该共同位线终端施加位线编程电压至该选择的快闪存储单元的该漏极；
连结源极电阻至连接该选择的快闪存储单元的该源极的该共同源极终端；以及
施加基板编程电压至该选择的快闪存储单元的该基板，该基板编程电压为负电压。
2.根据权利要求1所述的方法，其中该快闪存储单元包括N-通道场效应晶体管，以及其中施加至该选择的快闪存储单元的该基板的该基板编程电压在约负3伏特至约负0.5伏特的范围内，以及其中施加至该选择的快闪存储单元的该控制闸极的该控制闸极编程电压为约7伏特至10伏特的范围，以及其中施加至连接至该选择的快闪存储单元的该漏极的该共同位线终端的该位线编程电压为约4伏特至6伏特的范围，以及其中施加至该选择的快闪存储单元的该控制闸极的该控制闸极编程电压为约0.5伏特至6.0伏特的范围，以及其中该源极电阻的电阻值在约2千欧姆至约50千欧姆的范围。
3.一种用于编程快闪存储装置的系统，该快闪存储装置具有多个快闪存储单元的阵列形成于行和列之中，快闪存储单元位于每个列与行的交接处，以及各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极，其中列内的快闪存储单元的各个漏极一起连结成为共同位线终端，以及其中列内的快闪存储单元的各个源极一起连结成为共同源极终端，以及其中列内的快闪存储单元的各个基板一起连结成为共同基板终端，该系统包括：
用以选择该多个快闪存储单元的阵列的快闪存储单元以进行编程的装置；
控制闸极电压源，用以提供施加至该选择的快闪存储单元的该控制闸极的控制闸极编程电压；
位线电压源，经由连接至该选择的快闪存储单元的该漏极的该共同位线终端提供施加至该选择的快闪存储单元的该漏极的位线编程电压；
源极电阻，连结至连接至该选择的快闪存储单元的该源极的共同源极终端；以及
基板电压源，用以提供施加至该选择的快闪存储单元的该基板的基板编程电压，该基板编程电压为负电压。
4.一种在快闪存储装置中用于执行擦除后自动编程扰乱处理的方法，该快闪存储装置具有多个快闪存储单元的阵列形成于行和列之中，快闪存储单元位于每个列与行的交接处，以及各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极，其中列内的快闪存储单元的  各个漏极一起连结成为共同位线终端，以及其中列内的快闪存储单元的各个源极一起连结成为共同源极终端，以及其中列内的快闪存储单元的各个基板一起连结成为共同基板终端，该方法包括下述步骤：
A.用以选择该多个快闪存储单元的阵列的列快闪存储单元进行擦除修正；
B.施加控制闸极擦除后自动编程扰乱电压至该选择的列快闪存储单元的各个快闪存储单元的各自控制闸极；
C.施加位线擦除后自动编程扰乱电压至对应于该选择的列快闪存储单元的该共同位线终端；
D.连结源极电阻至对应于该选择的列快闪存储单元的共同源极终端；以及
E.施加基板擦除后自动编程扰乱电压至对应于该选择的列快闪存储单元的该共同基板终端，该基板擦除后自动编程扰乱电压为负电压。
5.根据权利要求4所述的方法，其中该快闪存储单元包括N-通道场效应晶体管，以及其中施加在对应于该选择的列快闪存储单元的该共同基板终端的该基板擦除后自动编程扰乱电压在约负3伏特至约负0.5伏特的范围，以及其中施加至该选择的列快闪存储单元的各个快闪存储单元的各自控制闸极的该控制闸极擦除后自动编程扰乱电压为约0.5伏特，以及其中施加至对应于该选择的列快闪存储单元的该共同位线终端的该位线擦除后自动编程扰乱电压为约4伏特至6伏特的范围，以及其中该源极电阻在约2千欧姆至约50千欧姆的范围内。
6.一种在快闪存储装置中用于执行擦除后自动编程扰乱处理的系统，该快闪存储装置具有多个快闪存储单元的阵列形成于行和列之中，快闪存储单元位于每个列与行的交接处，以及各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极，其中列内的快闪存储单元的各个漏极一起连结成为共同位线终端，以及其中列内的快闪存储单元的各个源极一起连结成为共同源极终端，以及其中列内的快闪存储单元的各个基板一起连结成为共同基板终端，该系统包括：
用以选择该多个快闪存储单元的阵列的列快闪存储单元以进行擦除修正的装置；
控制闸极电压源，用以提供施加至该选择的列快闪存储单元的各个快闪存储单元的各自控制闸极的擦除后自动编程扰乱电压；
位线电压源，用以提供施加至对应于该选择的列快闪存储单元的该共同位线终端的位线擦除后自动编程扰乱电压；
源极电阻，连结至对应于该选择的列快闪存储单元的该共同源极终端；以及基板电压源，用以提供施加至对应于该选择的列快闪存储单元的该共同基板终端的基板擦除后自动编程扰乱电压，该基板擦除后自动编程扰乱电压为负电压。
7.一种在快闪存储装置中用于执行擦除后自动编程扰乱处理的方法，该快闪存储装置具有多个快闪存储单元的阵列形成于行和列之中，快闪存储单元位于每个列与行的交接处，以及各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极，其中列内的快闪存储单元的  各个漏极一起连结成为共同位线终端，以及其中列内的快闪存储单元的各个源极一起连结成为共同源极终端，以及其中列内的快闪存储单元的各个基板一起连结成为共同基板终端，该方法包括下述步骤：
A.选择该多个快闪存储单元的阵列的列快闪存储胞进行擦除修正；
B.施加控制闸极擦除后自动编程扰乱电压至该选择的列快闪存储单元的各个快闪存储单元的各自控制闸极；
C.施加位线擦除后自动编程扰乱电压至对应于该选择的列的快闪存储单元的该共同位线终端；
D.施加源极擦除后自动编程扰乱电压对应于该选择列的快闪存储单元该共同源极终端施加，该源极擦除后自动编程扰乱电压为正电压；以及
E.施加基板擦除后自动编程扰乱电压至对应于该选择的列快闪存储单元的该共同基板终端，该基板擦除后自动编程扰乱电压为负电压。
8.根据权利要求7所述的方法，其中该快闪存储单元包括N-通道场效应晶体管，以及其中施加在对应于该选择的列快闪存储单元的该共同基板终端的该基板擦除后自动编程扰乱电压在约负3伏特至约负0.5伏特的范围，以及其中施加至该选择列的快闪存储单元的该各个快闪存储单元的各自控制闸极的该控制闸极擦除后自动编程扰乱电压为约0.5伏特，以及其中施加至对应于该选择列的快闪存储单元的该共同位线终端的该位线擦除后自动编程扰乱电压为约4伏特至6伏特的范围，以及其中施加至对应于该选择的列快闪存储单元的该共同源极终端的该源极擦除后自动编程扰乱电压为约0.5伏特至约2伏特的范围。
9.一种在快闪存储装置中用于执行擦除后自动编程扰乱处理的系统，该快闪存储装置具有多个快闪存储单元的阵列形成于行和列之中，快闪存储单元位于每个列与行的交接处，以及各个快闪存储单元具有形成于基板上的控制闸极和浮动闸极，以及各个快闪存储单元具有形成于基板内的源极和漏极，其中列内的快闪存储单元的  各个漏极一起连结成为共同位线终端，以及其中列内的快闪存储单元的各个源极一起连结成为共同源极终端，以及其中列内的快闪存储单元的各个基板一起连结成为共同基板终端，该系统包括：
用以选择该多个快闪存储单元的阵列的列快闪存储单元以进行擦除修正的装置；
控制闸极电压源，用以提供施加至该选择的列快闪存储单元的各个快闪存储单元的各自控制闸极的控制闸极擦除后自动编程扰乱电压；
位线电压源，用以提供施加至对应于该选择的列快闪存储单元的该共同位线终端的位线擦除后自动编程扰乱电压；
源极电压源，用以提供施加至对应于该选择的列快闪存储单元的该共同源极终端的源极擦除后自动编程扰乱电压，该源极擦除后自动编程扰乱电压为正电压；基板电压源，用以提供施加至对应于该选择的列的该共同基板终端的基板擦除后自动编程扰乱电压，该基板擦除后自动编程扰乱电压为负电压。
10.根据权利要求9所述的系统，其中该快闪存储单元包括N-通道场效应晶体管，以及其中施加至对应于该选择的列快闪存储单元的该共同基板终端的该基板擦除后自动编程扰乱电压在约负3伏特至约负0.5伏特的范围，以及其中施加至该选择的列快闪存储单元的各个快闪存储单元的各自控制闸极的该控制闸极擦除后自动编程扰乱电压为约0.5伏特，以及其中施加至对应于该选择的列快闪存储单元的该共同位线终端的该位线擦除后自动编程扰乱电压为约4伏特至6伏特的范围，以及其中施加至对应于该选择的列快闪存储单元的该共同源极终端的该源极擦除后自动编程扰乱电压为约0.5伏特至约2伏特的范围。
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