CN1910701A - 包含对各个存储单元的多写入脉冲编程的nand存储阵列及其操作方法 - Google Patents

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罗伊·E·朔伊尔莱因
苏切塔·纳拉莫图
阿尔佩尔·伊尔克巴哈尔
卢卡·G·法索利
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Abstract

本发明揭示一种实例性的NAND串存储阵列，其可实现对半选存储单元沟道的容性升压以减轻所述半选单元的编程扰动影响。为减轻泄漏电流使所述升高的电平降低的影响，使用多个具有变短的持续时间的编程脉冲来限制这些泄漏电流可使未选定NAND串内的电压降低的时间周期。此外，对于未选定的与所选定的NAND串二者来说，每一NAND串的一端或两端处的多个串联选择装置可进一步确保降低通过这些选择装置的泄漏。

Description

包含对各个存储单元的多写入脉冲编程的NAND存储阵列及其操作 方法 En-Hsing Chen，Andrew J.Walker，Roy E.Scheuerlein， Sucheta Nallamothu，Alper Ilkbahar，及Luca G.Fasoli
技术领域
本发明涉及包含具有串联存储单元的存储阵列的半导体集成电路，且在较佳实施例中，本发明具体而言涉及单片式三维存储阵列。
背景技术
半导体处理技术及存储单元技术的最近发展使在集成电路存储阵列中所获得的密度一直持续提高。例如，某些无源元件存储单元阵列可制成使字线接近于最小形体尺寸(F)及使特定字线互连层具有最小的形体间距、并同时还使位线接近最小形体宽度及使特定位线互连层具有最小形体间距。此外，已制成了具有不止一个存储单元平面或层的三维存储阵列—其在每一存储平面上均构建所谓的4F2存储单元。在颁予Johnson等人且名称为“竖直堆叠的现场可编程非易失性存储器及制造方法(VerticallyStacked Field Programmable Nonvolatile Memory and Method of Fabrication)”的第6,034,882号美国专利中阐述了某些实例性三维存储阵列。
还有各种各样的其他的存储单元技术及方案也为人们所知。例如，已知NAND快闪及NROM快闪EEPROM存储阵列能够实现相对小的存储单元。还已知具有其他使用热电子编程的小的快闪EEPROM单元，例如NROM及浮动栅极NOR快闪存储阵列。
可使用一包括由存储单元装置形成的串联NAND串的NAND型结构来获得一非常密集的存储阵列。每一NAND存储单元串通常包括：一第一区块选择装置，其将所述NAND串的一端耦合至一全局线；复数个串联的存储单元；及一第二区块选择装置，其将所述NAND串的另一端耦合至一与所述串相关联的偏压节点。一存储阵列可包括复数个存储区块，其中每一区块均包括复数个共享同一些字线的NAND串。通常将两个用于所述区块的区块选择信号投送至所述区块的每一NAND串。
基本的NAND串是一种非常有效的结构，能够实现一用于增量式晶体管存储单元的4F2布局。密度也会有所提高，这是因为区块选择线可就像字线一样在阵列区块中以连续的多晶硅条带形式布线，而无需具有原本为使区块选择信号线接触在NAND串中所形成的某些但非所有区块选择晶体管所需的任何条件。
对于许多NAND串存储阵列(即那些使用串联存储单元的NAND串存储阵列)而言，当选取在编程过程中施加至所选定的及未选定的存储单元的不同偏置电压及这些电压的相对施加定时时，存在折衷。必须对各种条件进行选取，以不仅确保对所选定的存储单元进行充分的编程、且还确保使所选定NAND串内未选定的存储单元不会无意间受到“扰动编程”并进一步确保在编程过程中毗邻所选定NAND串的(即共享相同字线的)未选定NAND串中的存储单元也不会无意间受到扰动编程。尽管存在最新的进步，仍希望持续地改进存储阵列结构及其操作方法。此外，还非常希望改进此种可制作成三维存储阵列的存储阵列结构。
发明内容
当对一NAND串存储阵列进行编程时，在相对于施加至未选定NAND串内的未选定存储单元的偏置电压且尤其是施加至与所选定存储单元共享所选定字线的未选定存储单元的偏置电压来选取施加至一所选定NAND串内未选定存储单元的偏置电压时，可能存在折衷。传送至未选定NAND串的较高禁止电压会减轻对与所选定字线相关联的存储单元(即“半选存储单元”)的编程扰动影响。然而，如果未选定的字线的电压也相应地较高，则较高的禁止电压可能会在编程过程中使所选定NAND串中未选定的单元受到扰动。
通过首先将半选单元的沟道偏置至一第一电压、并随后由所选定字线上的编程脉冲以容性方式将所述沟道升高至一高得多的电压，就可明显减轻对半选存储单元的编程扰动影响。这会降低半选存储单元中的电压并因此减轻无意间的编程扰动影响。然而，未选定沟道中此种升高的电压电平可导致流过未选定NAND串中选择装置的泄漏电流增大。
可通过在每一NAND串的一端或两端使用多个串联的选择装置来减小这些泄漏电流。较佳地，为至少一个串联装置提供一低于所述装置的阈值的较大电压，以确保所述串关断，并为至少一个其他串联装置提供另一较高的电压以减小原本可能会流过的泄漏电流的值。
可使用多个持续时间短得多的编程脉冲来限制这些泄漏电流可在其间使未选定NAND串内的电压降低的时间周期。将这多个编程脉冲的数量及持续时间选择成使所选定存储单元的总的编程电压时间保持不变以确保进行充分编程。较佳地，在每一此种编程脉冲之前均重新建立未选定NAND串内的初始偏压条件，以使在一个编程脉冲期间因泄漏而使其升高的沟道电压降低的影响不会与后续编程脉冲相累加。在各种实施例中，每一编程脉冲均可为一多电平脉冲，并可在未选定字线及选择线上伴随有一相应的多电平脉冲，以首先将一未选定的NAND串偏置至一禁止电压、并随后使至少半选存储单元的沟道从偏置电压源解耦，以使所述沟道升高至高于禁止电压而不会对所述串内的其他存储单元沟道进行容性加载。在某些实施例中，这种多电平脉冲可使用两个具有不同大小且一同对应于单个编程脉冲的离散脉冲来实现。在本发明中所设想的所述复数个编程脉冲不同于在所属技术领域中所见到的对所选定电压进行多次额外读取及重新编程的作法。在被编程单元的连续读取作业之间施加多个编程脉冲，此会大大缩短对单元进行编程所需的总时间。在本发明的某些实例性实施例中，全局位线上的数据状态在所述复数个编程脉冲中的各个脉冲之间不发生变化。
在某些实例性实施例中，一快闪存储阵列包括串联的NAND存储单元晶体管串，所述存储单元晶体管具有一电荷存储电介质，例如(举例而言)为SONOS装置。每一NAND存储单元串均包括：一第一组至少一个选择装置，其将所述NAND串的一端耦合至一全局位线；及一第二组至少两个区块选择装置，其将所述NAND串的另一端耦合至一与所述串相关联的共享偏压节点。较佳地，所述选择装置也为SONOS装置并可与存储单元晶体管以相同的方式形成，从而减少每一NAND串所需的不同结构的数量。
在某些实施例中，存储阵列中一个层上一存储区块内的各对NAND串可共享同一全局位线。在其他实施例中，一区块内之每一NAND串均与一不与共享相同字线的其他NAND串共享的各自自身的全局位线相关联。
在某些实施例中，所述选择装置与存储单元装置为SONOS装置。这些装置涵盖一阈电压范围，但较佳形成为具有一耗尽模式的阈电压。甚至更佳地，所述选择装置及存储单元装置为具有-2至-3伏特热平衡阈电压的N沟道装置。对于存储单元而言，此种阈电压较佳对应于一被擦除数据状态，且存储单元被编程至一从-1伏特至0伏特的接近耗尽的阈电压。所述选择装置较佳地制作成具有相同的热平衡阈电压但保持处于一具有接近耗尽模式阈电压的被编程状态。
本发明在几个方面中尤其适用于在集成电路内构建—包括具有存储阵列的集成电路，适用于操作这些集成电路及存储阵列的方法，及适用于对这些集成电路或存储阵列的计算机可读媒体编码，所有这些均将在本文中更详细地加以说明及在随附权利要求书中提及。本发明具体地涵盖各种各样的此种集成电路，包括那些在衬底上形成有三维存储阵列的集成电路、在几个存储平面(即存储层)中的每一个形成有存储单元的集成电路。
以上是对本发明的概述，因此必然地包含简略的、一般化的说明并略去了细节内容。因此，所属技术领域的技术人员将了解，以上概述仅为例示性的，而决非旨在限定本发明。根据下文所述的具体实施方式，本发明的其他方面、发明性特征、及优点将变得显而易见，这些方面、发明性特征、及优点仅由权利要求书来界定。
附图说明
所属技术领域的技术人员通过参照附图，将更佳地了解本发明并易知本发明的众多目的、特征及优点。
图1绘示一种根据本发明某些实施例的非镜像式NAND串存储阵列构造的一部分。
图2绘示一种根据本发明某些实施例的镜像式NAND串存储阵列构造的一部分。
图3为一表示镜像式阵列中一特定NAND串的示意图。
图4为根据本发明的某些实施例，用于在对一毗邻NAND串进行编程时实现对一未选定NAND串的沟道进行容性升压的波形图。
图5为根据本发明的某些实施例，用于在对一毗邻NAND串进行编程时实现对一未选定NAND串的沟道进行容性升压的多电平波形的图式。
图6为根据本发明的某些实施例，用于在对一毗邻NAND串进行编程时实现对一未选定NAND串的沟道进行容性升压的双脉冲多电平波形的图式。
图7为根据本发明的某些实施例，用于在对一毗邻NAND串进行编程时实现对一未选定NAND串的沟道进行容性升压的一系列多个双脉冲多电平波形的图式。
图8为一曲线图，其绘示对于一实例性镜像式NAND串构造，在其中改变用于对一毗邻NAND串进行编程的编程脉冲数量的三种不同情况下，一未选定NAND串中未选定存储单元的扰动编程量相对于未选定字线上的通过电压的关系曲线。
图9为一曲线图，其绘示对于一在串的底部利用两个串联选择装置的第一NAND串及对于一在串的底部利用四个串联选择装置的第二NAND串，一未选定NAND串中未选定存储单元的扰动编程量相对于未选定字线上的通过电压的关系曲线。
图10为一曲线图，其绘示在一种对应于对一毗邻NAND串进行编程的第一情形及一种对应于一被禁止的NAND串的第二情形中，一未选定NAND串中未选定存储单元的扰动编程量相对于未选定字线上的通过电压的关系曲线，其中这两种情形均在各个串的底部利用单个选择装置。
图11为一曲线图，其绘示对于一在串的底部利用多个串联选择装置且每一此种装置均由各自的具有不同电压的信号来驱动的NAND串，一未选定NAND串中最底部的未选定存储单元的扰动编程量相对于未选定字线上的通过电压的关系曲线。
图12为一曲线图，其绘示对于一在串的底部利用多个串联选择装置且每一此种装置均由各自的具有不同电压的信号来驱动的NAND串，一所选定NAND串中最底部的所选定存储单元的编程量相对于未选定字线上的通过电压的关系曲线。
图13为一表示非镜像式阵列中一特定NAND串的示意图。
图14绘示根据本发明的某些实施例，一种在每一个串的一端均包含多个串联选择装置的非镜像式NAND串存储阵列构造的一部分。
图15为一适用于本发明实施例的多层式阵列结构的透视图，其显示由SONOS存储单元装置形成的串联NAND串。
图16为一包含一根据本发明的存储阵列的方块图。
图17A、17B、17C、17D及17E绘示适用于某些存储阵列构造中的各种布局结构。
图18绘示一镜像式NAND串的结构，其中一记忆区块具有两条共享的漏极线。
在不同图式中均使用相同的参考符号来表示相似或相同的项。
具体实施方式
现在参见图1，其显示一实例性存储阵列100的一部分的电气示意图。所示部分可代表一仅具有一个存储单元平面的二维阵列，或者可代表一具有不止一层(即不止一个平面)存储单元的三维存储阵列中的一个层。图中显示复数个串联的NAND晶体管串102、104、106。每一个串均包括复数个串联连接的SONOS晶体管，其中每一晶体管均由复数条字线117中相应的一条来选通。NAND串102还包括一用于根据一在节点113上传送的区块选择信号TOP SELECT将所述NAND串的一端耦合至一全局位线103的区块选择装置114，并进一步包括一用于根据一在节点115上传送的区块选择信号BOTTOM SELECT将所述NAND串的另一端耦合至一共享偏压节点101的第二区块选择装置116。
每一NAND串102、104、106均设置于所述存储阵列中的同一区块内，且各自分别耦合至其相关联的全局位线103、105、107。此种全局位线可由一位于所述阵列下面或所述阵列上面的布线层传送，或另一选择为位于所述阵列内的一布线层内(例如在一具有不止一个层的三维阵列中)。NAND串102、104、106可称作“毗邻”NAND串，因为其共享相同的字线(即在阵列中的同一区块内)，尽管其并不共享全局位线。在所示结构中，也可将共享的偏压节点101称作全局源极线。
所述区块选择信号TOP SELECT及BOTTOM SELECT、字线117、及全局源极线101全部沿同一方向(为方便起见，此处显示为沿水平方向)横穿存储阵列，从而可如下文所述更方便地将其解码及驱动至一合适的电平。全局位线103、105、107则大体沿一正交方向(为方便起见，此处显示为沿竖直方向)横穿存储阵列。图中仅绘示四条此种通过式字线111及一条所选定字线109，但应了解，在实际中，每一NAND串可包含许多此种字线，例如总共16条字线。
如上文所述，NAND串中的存储单元(即通过其中一条字线选通的那些存储单元)较佳为SONOS结构。本文中所用术语SONOS是在广义上使用且打算指代在栅极与下伏沟道之间具有电荷存储介电层的一般类别的晶体管装置，且并非以限定意义用于仅指字面意义上的硅-氧化物-氮化物-氧化物-硅层堆叠。例如，也可使用例如氮氧化物等其他种类的电荷存储介电层，以及其他种类的存储单元结构，此将在下文中更详细地加以说明。
基本的NAND串是一种非常有效的结构，能够实现一用于增量式晶体管存储单元的4F2布局。密度也会有所提高，这是因为区块选择线113、115可就像字线一样在阵列区块中以连续的多晶硅条带形式布线，而无需具有原本为使区块选择信号线接触在NAND串中所形成的某些但非所有区块选择晶体管所需的任何条件。
另一种有助于此种阵列结构的效率的因素是所述区块选择装置能够与存储单元装置同样地制成。换句话说，区块选择装置可就像存储单元装置一样为SONOS装置。在其中在半导体衬底上形成有不止一个存储层的3D阵列实施例中，每一存储层均因此包括仅一种类型的装置，从而进一步简化每一层的制作。区块选择装置的尺寸可确定成与存储单元装置相同，但在某些实施例中，可具有一更长的沟道长度(即用于区块选择信号的多晶硅条带更宽)，以提高区块选择装置的击穿电压。在其他实施例中，区块选择线可为不具有电荷存储介电层的正常TFT MOS装置。此将会增加工艺复杂度，但将能更好地优化选择装置以降低泄漏。
在一较佳实施例中，存储单元装置与区块选择装置二者均为SONOS装置，这些装置经过植入以使热平衡(即在氮化物中所陷获的负电荷最少)阈电压VT移至耗尽模式。较佳使用一种属于慢速扩散剂的耗尽模式植入剂(较佳为锑或砷)，这是因为与在晶体衬底中相比，这些掺杂剂在多晶体层中具有相对更高的扩散率，且还因为所述装置具有极小的尺寸。被擦除状态VT基本上为耗尽模式，较佳使阈值为-2V至-3V，而被编程状态VT则较佳约为0伏。存储单元根据数据状态被编程或擦除至这两种阈电压中的一种，而区块选择装置却较佳被编程至具有约1伏的阈电压并保持处于此种被编程状态。适合的制作方法阐述于Andrew J.Walker等人在2002年12月31日提出申请且名称为“用于制作包含有串联晶体管串的可编程存储阵列结构的方法(Method forFabricating Programmable Memory Array Structures Incorporating Series-ConnectedTransistor Strings)”的第10/335,089号美国申请案中，该美国申请案的全文以引用方式并入本文中。
在下文说明中，假定选择NAND串102进行编程，并假定存储单元108将接受编程。与所选定NAND串102相关联的全局位线103(即所选定的全局位线)通常被接至(或保持处于)地电平。将所述TOP SELECT信号及位于所选定存储单元108与选择装置114之间的其他字线(即“通过式”字线)驱动至一足够高的电压，以使每一个各别的装置导通并由此将全局位线电压耦合至所选定存储单元108的沟道。然后，通常将与所选定存储单元108相关联的字线109(即所选定字线)驱动至一高电平编程电压，例如约13V(对于某些实施例而言)。因此，在所选定存储单元(此处标记为一“S”单元)两端形成一编程电压，其大小等于字线编程电压(即VPROG)减去所选定沟道电压(例如地电平)，且所形成的该编程电压的持续时间等于施加至所选定字线的用于对所选定单元进行编程的编程脉冲的长度。
与所选定字线相关联的其他存储单元(例如存储单元112)会经受相同的字线编程电压，但应被禁止受到编程。此种单元112为“半选”单元且可称作“H”单元。为禁止对H单元112进行编程，通常使与未选定NAND串104相关联的全局位线105(即被禁止的全局位线)处于一介于地电平与编程电压之间的电压(例如一小于所述编程电压的正电压)—其可称为一禁止电压。将TOP SELECT信号及位于未选定存储单元112与选择装置118之间的通过式字线驱动至一足够高的电压，以使每一个各别的装置均导通并由此将所述禁止电压耦合至半选存储单元112的沟道。当所选定字线109被驱动至编程电压时，在所述半选存储单元两端形成的电压远小于所选定电压上的编程电压，且被禁止编程。例如，如果将一6V的禁止电压耦合至所述半选存储单元，则半选电压112上的“扰动”电压的大小等于字线编程电压(即VPROG)减去所选定沟道电压(例如6V)，且所形成的扰动电压的持续时间等于施加至所选定字线的编程脉冲的长度。
应了解，在选择禁止电压VINH与通过式字线电压VPASS时存在折衷。当这些电压接近编程电压时，施加至半选存储单元的扰动电压减小，且这些单元更不易受到无意间编程(即VINH扰动)。然而，在如此高的通过式字线电压情况下，所选定NAND串102内的其他存储单元(例如“F”单元110)更有可能受到无意间编程，因为其沟道就像所选定存储单元一样处于地电平(即VPASS扰动)。理想的结构及操作条件会实现这两种相互对立的现象之间的平衡。此外，将这些大的电路节点驱动至通常比集成电路所接收的上限电源电压还高的电压会消耗相当大的功率并要求使用大的电路结构来完成。此外，“U”单元120会同时受到VINH与VPASS电压二者的影响。较佳使VINH与VPASS电压彼此相差1伏或2伏以内，以使U单元两端的电压应力仅为1伏或2伏。U单元承受电压应力的循环次数多于F单元或H单元并由此因应力电压低而受益。
通过使用一更低的禁止电压及一更低的通过式字线电压(至少在字线编程脉冲期间)、并在所选定字线编程脉冲期间将H单元的沟道以容性方式耦合(即“升高”)至一更高的电压，可更容易地实现此种平衡。如此一来，F单元两端的电压应力就会因通过式字线电压降低而降低，而H单元两端的电压应力也会因其沟道在所选定字线编程脉冲方向上升高至一比其初始偏置电压更接近于所选定字线的电压而得到降低。由于字线与TFT沟道之间的电容相对高(与浮动栅极方法相比)、且TFT沟道与“地”之间的电容相对低(与在半导体衬底中制成的NAND串(即块材方法)相比)，因而可通过容性方式非常有效地升高被禁止串中装置的反相层的电压。
在经介电层隔离的TFT沟道条带中形成NAND串的优点是在实体上毗邻的NAND串之间不存在场泄漏电流。然而，将未选定的NAND串偏置至高的电压，尤其是在其中的一个或多个沟道容性耦合并保持浮动时，会使所述串更易于受到应该关断的薄膜晶体管(TFT)装置(例如未选定NAND串104内的区块选择装置119及所选定NAND串中的区块选择装置116))中大的场致泄漏电流的影响。由于这两个装置共享一共用漏极节点及一共用栅极节点，因而某些所选的栅极及漏极电压会形成一寄生路径，此可引起大的功率消耗，从而进一步限制对栅极及漏极上的电压的选择。此种状态会加剧NAND串的泄漏并可导致对未选定串内的存储单元进行局部编程(即“软”编程)。在下文中将阐述用于成功地降低这些效应的实例性电路结构及方法。
然而，在说明这些结构及方法之前，对一种另外的NAND串结构加以说明将有所帮助。现在参见图2，其绘示一镜像式NAND串结构160的示意图，其中两个区块中每一个区块中的两个不同的NAND串耦合至同一全局位线。同样，所示部分代表一仅具有一个存储单元平面的二维阵列，或者可代表一具有不止一个存储单元平面的三维存储装置中的一个层。
在下文说明中，假定左上角NAND串为所选定的NAND串。将所选定字线168驱动至一VWL电压，且所选定存储单元169由“S”表示。可将与所选定字线168处于同一区块中的其他未选定的字线166称作“通过式”字线，因为其通常被驱动至一无论其各自存储单元167中所存储的数据状态如何均适合使电流通过其各自存储单元167的VWLPASS电压。图中仅绘示两条这种通过式字线166及一条所选定字线168，但应了解，在实际中，每一NAND串可包含许多字线，例如总共16条字线。
所选定NAND串的一端通过一受一区块选择信号控制的选择装置165耦合至一全局位线162，所述区块选择信号在一在任一既定时刻皆具有一称作VBSELB电压的节点164上传送，所述信号可视为用于将所选定NAND串耦合至全局位线的区块选择信号。所选定NAND串的另一端通过一受一区块选择信号控制的选择装置171耦合至一共享偏压节点172，所述区块选择信号在一具有电压VBSELD的节点170上传送，所述信号可视为用于将所选定NAND串耦合至共享漏极线的区块选择信号。可将共享漏极线172的电压称作VDRAIN电压。
正好位于所选定区块上面的区块内的另一NAND串(未图示)也通过一受一区块选择信号控制的选择装置173耦合至全局位线162，所述区块选择信号在一在任一既定时刻皆具有称作VUNBSEL的电压的节点176上传送，所述信号可视为一未选定的区块选择信号。这两个选择装置173及165较佳共享一全局位线接点。
图中还绘示一刚好位于所选定NAND串右侧的毗邻的NAND串。如上文所述，这些毗邻的NAND串至少共享相同的字线，且在该结构中耦合至同一全局位线(尽管是通过经两个不同区块选择的信号)，但不共享同一共享偏压节点(即共享“漏极”节点)。此处，毗邻的NAND串包括装置181、183、185及187。该毗邻NAND串的下端通过选择装置187耦合至全局位线162，选择装置187受在节点170上传送的区块选择信号(在此处称作VBSELD)的控制。该毗邻NAND串的上端通过选择装置181耦合至一共享的偏压节点174，选择装置181受在节点164上传送的区块选择信号VBSELB控制。共享的漏极线174的电压可称作VDADJ电压，其代表一毗邻NAND串的漏极电压。
如在图1中所示的结构一般，所选定NAND串中耦合至所选定字线的存储单元(例如单元169)为“S”单元，所选定NAND串中耦合至一通过式字线的存储单元(例如单元167)为“F”单元，未选定(毗邻)NAND串中耦合至所选定字线的存储单元(例如单元185)为“H”单元，且未选定NAND串中耦合至一通过式字线的存储单元(例如单元183)为“U”单元。这些半选(H)存储单元及未选定(U)存储单元存在于所选定存储区块中其他未选定的NAND串中。这四种单元类型的偏压条件类似于在图1所示非镜像式结构中的偏压条件。
对此种镜像式结构160的其他说明，包括对此种阵列内的存储单元进行读取、编程及擦除的实例性操作条件，可见于上文所提及的由Walker等人所著的“用于制作包含串联晶体管串的可编程存储阵列结构的方法(Method for Fabricating ProgrammableMemory Array Structures Incorporating Series-Connected Transistor Strings)”中。在编程作业中，在图3中绘示一被禁止(未选定)的NAND串，其中所选定NAND串(未图示，其共享同一全局位线)内的所选定存储单元或者通过将全局位线驱动至地电平而得到编程，或者通过将全局位线驱动至一位线禁止电压VINH或VINHIBIT而被禁止编程。为方便起见，使用图中所示的更通俗的节点名称来利于在下文中与用于非镜像式NAND串阵列的类似技术相比较，并画出NAND串的视觉表示形式来显示一在所述串顶部具有较高的VmH电压、在所述串底部具有较低电压(泄漏电流可通过底部选择装置流向所述较低电压)的偏压条件。本文中所述“区块选择装置”、“存取装置”及单纯的“选择装置”全部通用，且因此“区块选择信号”、“存取信号”及单纯的“选择信号”也全部通用。
在图4中绘示一种升高此种镜像式NAND串存储阵列内一H单元的沟道电压的方法。简单地假定所有存储单元均具有相同的阈电压。进一步假定Bottom Access(底部存取)选择装置(例如图3中的装置187及图1中的装置119)关断，因而即使毗邻的全局位线处于地电平(以对所选定NAND串进行编程)，也将不会有电流流过底部选择装置。(如在下文中所将说明，并非必需如此。)使被禁止的NAND串顶部的漏极节点处于禁止电压VINH，并使所选定的字线及通过式字线全部处于一通过式字线电压VPASS。使所述NAND串内的所有源极/漏极节点、以及顶部选择装置及存储单元装置的沟道全部处于一低于VINH电压的阈电压(假定VPASS电压减去存储单元阈电压大于VINH电压减去选择装置阈电压)。此外，此时所述存取装置关断，从而使NAND串沟道与传送VINH电压的共享漏极节点解耦合。
然后，将所选定字线从VPASS电压进一步向上驱动至VPGM电压(在本文中亦称作VPROG电压)，从而将H单元的沟道向上耦合至一高于其初始偏压电平的电压。如果所有存储单元装置均导通，则沿所述串的所有沟道仍电耦合至H存储单元沟道，且所有这些沟道将容性耦合，直至所述存储单元装置中的一个或多个关断为止。此时，在所关断存储单元“以外”的沟道(即远离H存储单元的沟道)与所述升高的电压的任何进一步升高解耦合。可另外升高任何其他沟道(包括H单元自身)的电压，直至所选定字线达到其高电平为止。其中一个装置将具有最高的阈值并阻止所述串中其余装置的电压进一步从全局位线升高。由于某些单元可能具有低于其他单元的阈值(某些单元被编程而某些则被擦除)，因而沿所述串的一未知数量的单元沟道可能仍电连接至H单元的源极且该整个区域的电压将升高。如此一来，会因须向上“拖动”其他沟道的电压而使H单元沟道的升高的电压得到降低。
即使可能沿所述串仍有一定数量的单元沟道电连接至H单元的源极，沟道电压也会升高，因为所述选择装置瞬时导通而将被禁止NAND串的反相层的电位设定为一低于VDRAIN电位的阈电压，且其随后关断而使反相层与共享的漏极节点解耦合。一旦H单元沟道的电压升高，在H单元中穿隧氧化物两端形成的电位就会因此低至足以禁止编程。在该实例性实施例中，如果在所述串中存在N个存储单元，则有N-1条字线(即存储单元栅极)被驱动至通过电压且所选定字线在一延时之后进一步被驱动至编程电压以使沟道偏压能够沿所述串自行建立。
在某些实施例中，禁止电压VINH及顶部存取信号电压(在该实例性镜像式结构中，其也是用于将毗邻NAND串连接至接地的全局位线的存取装置的控制栅极)可设定为一相对低的电压并仍充分导通，以提高一连接至接地的全局位线的适当连接路径。例如，如果这些存取装置具有一大约为0V的阈电压，则区块选择信号的高电平(例如，在此处为顶部存取信号电压)可具有一介于约1V与3.3V(例如VDD电压)之间的实例性值，字线通过电压可自0V斜升至约5V，且字线编程电压可从0V斜升至所述通过电压并随后斜升至约13V。在某些较佳实施例中，将一NAND串中的各存储单元从所述串的“底部”(距其相关联的全局位线最远)到所述串的顶部依序编程，以使所述串中所有“高于”S单元的存储单元均处于低Vt状态(较佳为负Vt状态)。这样就能使用一更低的通过式字线电压，同时仍使所选定存储单元沟道区能够足够好地耦合至接地的全局位线以便恰当地进行编程。此外，这种更低的通过电压会防止出现无意间的F单元编程扰动(即VPASS扰动)，因为这些装置两端的电压应力远小于正被编程的S单元两端的电压应力。
因此，如上文所述升高未选定NAND串的沟道电压会大大降低H单元的扰动，但人们可能还期望进一步降低扰动。这对于沟道长度更短及/或栅极氧化物更薄的按比例缩放技术而言尤其如此，并可允许甚至更高的编程电压以有利于提高编程性能且不会不利地影响未选定NAND串的扰动编程。对H单元的进一步保护还允许沿所述字线有其他单元，这是因为在前一写入循环中所产生的逻辑1(例如一故意未编程的)状态-其在后面的编程循环中变成受害的H单元-受到扰动之前可接受在一既定字线上存在更多的编程循环。
由于所述串中的各装置既可能得到编程也可能未得到编程(即在所述串中各装置的阈电压中形成变化)，因而图像电荷并不总是正好位于H单元下面，而是可沿沟道散布。此会使一H单元的升高的电压变化很大。此外，在选择装置中还可能会出现泄漏路径(称作“场致泄漏电流”，与块材装置相比，在TFT装置中可能尤其显著)，此可导致未选定沟道串中升高的电压电平在所述串的底部处泄漏。在所选定NAND串底部处的“关断”的选择装置中也可能存在类似的泄漏电流，其可通过底部选择装置流入所选定的串中，从而升高所述串在底部处的电压并降低编程效率(由于沿所述串存在电压梯度，因而对于距全局位线最远的单元尤其如此)并增大功率消耗。
可通过将所述串中的其余部分与H单元解耦合并使H单元升高至一更高的电压(在本说明中，假定在所选定字线上存在正的编程脉冲)来对防止H单元扰动进行改善。例如，可像前面一样使顶部选择装置导通来沿被禁止的NAND串设定反向沟道的初始偏压。然后，关断所述装置以使沟道与禁止电压解耦合。在将所选定字线驱动至编程电压之前，还降低所选定单元两侧上字线的电压以关断位于所选定存储单元两侧上的存储单元装置，由此使H单元沟道与所述串中的其余部分解耦合。然后，当对所选定字线施加一编程脉冲时(即当将其从例如通过电压等电压驱动至编程电压时)，H单元沟道升高至一比以前更高的电压，且在H单元上所产生的编程扰动减小。
存在许多可用于如此仅使H单元沟道的电压升高增强的操作条件。可使所选定字线的两侧上的通过式字线接地，并使其余字线保持处于一通过电压。在所选定要编程的NAND串中，甚至在毗邻的通过式字线上为地电平时，仍可通过在串中使用一依序编程方案将所述编程位线电压(地电平)传递至所选定单元，所述依序编程方案确保使所选定单元的位线侧上的F存储单元(即其中一个其字线被接地的毗邻单元)处于其被擦除状态并具有一接近-3V的较佳阈电压。
现在参见图5，其绘示一种无论各个存储单元处于被编程状态还是擦除状态皆可实现此种解耦合的技术的代表性波形。此处，首先将顶部存取选择信号及所有字线驱动至一标称等于禁止电压VINH加上阈电压的电压，在此处显示约为7伏(对于一实例性实施例而言)。此种条件相当快地将整个串偏置于VINH电压，在此处显示为6V。然后，使顶部存取信号及除所选定字线以外的各字线降至一较低的通过电压VPASS，在此处显示约为4V。由此使H单元沟道与被禁止的NAND串解耦合。然后，将所选定字线从初始偏压电平(例如7V)向上驱动至满编程电压—在此处显示为13V，以对所选定的单元进行编程。使H单元沟道升高至一比以前更接近编程电压的单元(例如，在图中所示的实例性正编程脉冲中，升高至一比以前更高的电压)。如人们可了解，将字线驱动至一高到足以在开始时使未选定串的沟道处于禁止电压的初始电平(通过编程单元与未编程单元的任意组合)，并随后使其电压降低至少单元装置的最大Vt变化量，以便无论阈值变化如何均对H单元进行隔离。在所述编程脉冲期间使用一变低的通过电压还具有降低所选定串中F单元的电压应力的优点，否则在将所选定串拉至地电平以对S单元进行编程时，高的VPASS电压可使这些F单元受到扰动而离开被擦除状态。
只要VPASS电压小于VINH电压加上被擦除存储单元的阈电压，H电压周围的邻近单元就将关断且所述串就将在编程脉冲之前与H单元解耦合。而且，该通过电压可为任一大于位线编程电压(例如地电平)加上被擦除单元阈电压(例如-2V或-3V)的值。例如，在某些实施例中，一等于地电平的通过电压即可满足要求。在所选定要编程的NAND串中，甚至在其周围的字线上为地电平时，所述位线编程电压(地电平)也会传递至所选定单元，这是因为一较佳的依序编程方案可确保所选定存储单元的位线侧上的任何存储单元(即处于所选定单元与耦合至所述位线的选择装置之间的存储单元)仍处于被擦除状态。较佳将所述选择装置—其较佳保持被编程至至少一微正的阈电压(Vt)-的栅极电压驱动至高于其Vt加上禁止电压，以使其不为所述串中第一个要关断的装置(例如以使VINH电压传递至NAND串存储单元)。
如在图5中所示，传送至未选定字线的信号及传送至顶部选择装置的信号分别为多电平脉冲，其首先被驱动至一较高电压并随后被驱动至一较低电压。另一选择为，如在图6中所示，可使用两个顺序性脉冲：第一个脉冲被驱动至一较高电压，而第二个脉冲被驱动至一较低电压。在这两种情形中，较佳在使未选定字线的电压变低之前使所选定字线重新变回至至少VPASS电压，以减轻所选定存储单元附近的耦合。
在某些情形中，需要进行另外的保护来防止H单元受到扰动。这对于其中沟道长度更短及/或栅极氧化物更薄的按比例缩放技术而言尤其如此，且还可提供有利于提高编程性能的更高编程电压。此外，尽管在本说明中至此是假定将未选定的串底部的选择装置关断，然而常常并非如此。此种装置甚至在其栅极端子上为地电平时也仍可能出现足以对被禁止串内的沟道进行放电的泄漏，在所述沟道升高至(并保持浮动于)相对高的电平时尤其如此，且对于TFT装置(其可表现出比块状装置更大的泄漏)更是如此。
如在图7中所示，图中绘示一组实例性的编程波形，其中使用这些多电平脉冲(如在图6中所示)的多个循环。如此一来，就使每一单独的脉冲比此前短得多，且经过底部选择装置的任何泄漏电流对所述串进行放电的时间缩短。借助每一脉冲，在所述串内重新建立初始偏压，并随后以容性方式升高所述串(或至少H单元沟道)的电压。结果，当反复施加许多个变短的脉冲时，沟道会比以一长得多的脉冲施加一次时保持更接近其升高的电压的峰值，对于最接近底部存取装置的单元及当所述存取装置的另一侧处于地电平(如在镜像式构造中当对毗邻串进行编程时)时尤其如此。对于一所选定单元而言，只要总的编程电压应力时间保持不变，其编程就不会受到使用大量更短脉冲的影响。实例性编程脉冲的持续时间可短于1微秒，且对应的总编程时间长于10微秒。实例性编程电压处于10伏至16伏范围内，且较佳约为13V。
图8显示在一镜像式构造中，对于一种实例性NAND串技术而言，多脉冲编程对编程扰动的影响。假定为一如下串：其沟道在开始时被偏置至5V的禁止电压减去顶部选择装置181的阈电压。顶部选择装置181关断，且底部选择装置187承受偏压—假定全局位线162正向毗邻的NAND串载送一处于地电平的位线编程电压。该曲线图针对几种不同数量的编程脉冲(每一种情形都具有相同的总时间)绘示了在所述编程脉冲期间H单元阈电压的扰动偏移量随提供至未选定字线的通过电压VPASS的变化。如在任一种给定情形中所观察到，越高的VPASS电压会造成更高程度的扰动编程，这是因为经过底部选择装置的泄漏越大。另外，使用更多的编程脉冲会大大减轻扰动编程(即当使总的编程时间保持不变时)。例如，当使用4V的VPASS电压时，持续时间为1.2毫秒的单个编程脉冲会在H单元中造成1.05V的阈值偏移量，而使用60个持续时间分别为20微秒的脉冲会造成0.34V的阈值偏移量，且使用240个持续时间分别为5微秒的脉冲会造成0.2V的阈值偏移量。
通过在NAND串的一端或者两端处均使用多个串联的选择装置而非单个选择装置，可减小场致泄漏电流，尤其是TFT装置的场致泄漏电流。图9显示在一镜像式构造中对于一种实例性NAND串技术而言，存储单元位置对编程扰动的影响，所述镜像式构造在一种情形中在所述串的每一端处均使用两个串联的选择装置，而在另一种情形中则在所述串的底端处使用三个串联的选择装置。再次假定为一如下的串：其沟道在开始时被偏置至一5V的禁止电压。顶部选择装置201关断，且底部选择装置承受偏压-假定全局位线正向毗邻的NAND串传送一为地电平的位线编程电压。该曲线图针对在一由总共18个装置构成的串中的几个不同的存储单元位置绘示了在所述编程脉冲期间，H存储单元阈电压的扰动偏移量随提供至未选定字线的通过电压VPASS的变化。在每一种情形中，均施加总共240个编程脉冲。可以观察到，在具有三个串联选择装置204时所造成的扰动编程比在仅具有两个此种串联选择装置202时有所降低。此外，存储单元越接近于NAND串的底部，就会表现出越大的编程扰动。
通过使用多个串联选择栅极，编程扰动会进一步得到降低，虽然存在因在每一个串上需要额外的串联装置而使晶粒大小增大的代价。而且，串的电流ION也将减小(对于既定大小的存储单元装置及旋转装置而言)。
尽管前面两种情形所例示的多个串联选择装置是在NAND串一端处的这两个(或所有三个)串联装置上具有相同的电压，然而，也可通过对每一串联装置各自的栅极独立地施加偏压来进一步减小泄漏电流。使这两个栅极上为地电平并不能使泄漏最低。参见图10，其显示两种情形。左侧NAND串210中底部选择装置212的栅极被施以等于地电平的偏压且其源极(在镜像式构造中对应于毗邻串上的编程电压)接地。右侧的NAND串220则使一底部选择装置222在其栅极及源极二者上均被施以5V的偏压。在表示扰动编程-VPASS电压关系的曲线214中可清楚地看出流经底部选择装置212的泄漏电流。栅极接地的装置212具有更高的泄漏电流，这是因为最底部晶体管上所承受的高的漏极—源极电位会造成场致泄漏电流。尽管在被禁止NAND串220的底部选择装置222的栅极上施加例如5V的偏压是可接受的(因为其源极也为5V)，然而在一所选定NAND串的底部存取装置的栅极上施加例如5V的电压却是不可接受的，因为此种串可能会在其对置端处耦合至地(如果所选定单元要进行编程)。
如果使用多个串联选择装置，可使用多个栅极电压来减小泄漏电流。所述多个选择装置中的一个或多个可在其栅极上具有一较高的电压，例如4V至5V，以便最有效地减小场致泄漏电流。此一选择装置栅极电压也可与VPASS电压具有相同的值，但也可设定为一不同的值。至少一个所述栅极应处于低于存取装置的Vt的电压，以断开流入所选定串内的泄漏电流(例如对于镜像式结构而言)。在某些较佳结构中，具有接地栅极的存取装置是底部的存取装置，因为其栅极-源极电压具有最小的负数值，且更大的栅极-源极负电压将会使场致泄漏电流增大。在某些镜像式实施例中，NAND串底部的“源极电压”是毗邻的全局位线，其可为地电平也可为VINH电压。在某些较佳实施例中，可使用三个串联选择装置来减小泄漏电流及提供足够的扰动编程保护，尤其是对于按比例缩放得很小的装置。
图11显示最末存储单元231的编程扰动随最下方底部选择装置233的VPASS电压及栅极电压的变化。使最上方底部选择装置232的栅极电压保持处于地电平，且以一禁止电压VINH对NAND串230施以偏压，所述禁止电压VINH耦合至串的两端以禁止编程。由此实现极低的扰动及宽的编程条件。
图12显示当对NAND串施以偏压以进行编程时，最末存储单元231的可编程性随最下方底部选择装置233的栅极电压的变化。使最上方底部选择装置232的栅极电压保持处于地电平，且以耦合至所述串顶端的全局位线(即节点234)上一等于地电平的编程电压及耦合至所述串的底端的禁止电压VINH对NAND串230施加偏压。如在图12中可见，所选定的串230上最底部单元231的可编程性不会受到最下方底部选择装置233的栅极电压变化的不利影响。
前面很多说明中所用的措辞都是依据例如在图2中所示的实例性镜像式构造。然而，在这些图式及说明中所用的很多名称也适用于非镜像式构造，例如在图1中所示的构造。例如，所说的NAND串的顶端(即顶部选择装置)大体上对应于NAND串中耦合至禁止电压的端部，而NAND串的底端(即底部选择装置)大体上对应于与一可被偏置至低电压(例如地电平)的阵列线的连接，所述低电压可引起从未选定NAND串流入所述阵列线的有害的意外泄漏电流。
现在参见图13，其绘示一非镜像式NAND串250。此处，单个顶部存取装置252将所述串的一端耦合至全局位线251，全局位线251在串250被选定时可处于地电平以对一单元进行编程、或者可处于禁止电压VINH以禁止在一所选定或未选定NAND串中进行编程。单个顶部存取装置254将串250的另一端耦合至全局源极线253，全局源极线253可在对一所选定区块进行编程过程中保持浮动、或者较佳地可被偏置以一介于地电平与禁止电压之间的中间电压，所述中间电压更佳地约为禁止电压的一半。
在图14中绘示一改良的实施例，其显示一非镜像式串结构300(即具有在同一端处连接至各自全局位线的毗邻串)，其中在所述串的全局位线端处(此处显示为顶部)具有单个区块选择装置(也称作阵列选择装置或简称为选择装置)、并在所述串中与全局位线端相对的端处具有多个串联选择装置(此处显示为位于底端的两个此种选择装置)。
顶部选择装置114、118在防止泄漏方面不具有重要作用，因为对于被编程的NAND串302及被禁止的NAND串304二者，其均导通。因此，可使用单个顶部选择装置，并仍可在被禁止NAND串中实现最佳的编程扰动减轻情形及在被编程的NAND串中实现最佳的编程情形。顶部选择装置114、118是为将全局位线与也与全局位线相关联的未选定存储区块相隔离所需。每一未选定存储区块(例如区块310)均具有各自的顶部选择信号(例如选择信号312)，所述顶部选择信号较佳处于地电平，以将各个未选定存储区块内的每一NAND串(例如NAND串314)与其相关联的全局位线解耦合。此外，每一未选定存储区块中的字线(例如字线316)也较佳处于地电平，以使这些区块保持无效、断电、及不被编程。由于某些全局位线将处于VINH电压(以对所选定区块内的电压进行编程)，因而这些未选定区块中NAND串的沟道可向上泄漏。然而，此种泄漏是自限制性的，因为在未选定的NAND串开始升高(例如沟道节点319)时，其会使“泄漏”的选择装置(例如装置318)的漏极-源极电压降低，同时还会使选择装置的栅极-源极电压降低，从而进一步限制泄漏电流。这些未选定区块的各个串中的第一单元的扰动电位非常小，因为扰动是处于使Vt降低的方向上(擦除方向，因为源极电压高于栅极电压)，其比编程作业慢得多(至少对于本文所涵盖结构中的某些而言)。
必须由位于NAND串底部的“关断”的存取装置阻止的固有电压降如下两个电压之差：VINH加上H沟道所需的容性升压，与最可能低的全局位线电压—其为地电平(以对单元进行编程)。在镜像式构造中，如上文所述，在单个串两端可能会出现此种电位差。但在实例性非镜像式构造中，从处于升高的VINH电平的沟道至处于地电平的全局位线的最短路径涉及到两个NAND串，因为所述路径须穿过所述串底部的共享源极节点。因此，通过以一中间电压对全局源极节点101(即共享的源极节点)施加偏压，可减小穿过一被禁止串中底部选择装置(例如装置119A、119B)与一被编程串中底部选择装置(例如装置116A、116B)的串联组合的总的泄漏电流。如图所示，较佳将共享的源极节点驱动至一介于地电平与VINH电压之间的偏置电压，且在VINH电压为6-7V时更佳驱动至约4V-5V。
由于场致泄漏电流对于被禁止串与所选定串二者均是一可能的关切因素，因而较佳在该共享的源极节点101上使用此种中间电压而非VINH电压。所述共享源极节点的较佳大小是选择成使来自被禁止串的泄漏的负作用与流入被编程串内的泄漏的副作用达到平衡。如果共享的源极节点101过低，则从被禁止串304流出的场致泄漏电流(在相对长的编程脉冲期间，其是不间断的)会对所述串的升高的电平进行放电。如果共享的源极节点101过高，则在编程脉冲期间泄漏电流可能会流入所选定的串302内，并导致所述串中的编程电压降低(例如损失一可靠的地电平)—尤其是对于最底部的存储单元303，此会降低在所述单元两端形成的有效编程电压。此种效应与升高的电平的损失相比不太成问题，因为此种泄漏电流较小且甚至在所述串的总电阻较高时，另一端会耦合至地电平。因此，所选定的串302可容忍一定的泄漏，尽管较佳使底部存取装置116A、116B中至少一者的栅极保持低于所述存取装置的阈电压以便能够关断该装置。在某些实施例中，靠上的底部选择信号BOTACCESS A较佳高于地电平(例如约为5V)，而靠下的底部存取信号BOTACCESS B较佳为地电平。因此，处于地电平的Select B(选择B)信号使所选定NAND串302的泄漏路径关断，且处于VINH的Select A(选择A)与处于Vss(即地电平)的Select B相串联仍使场致泄漏路径足够充分地关断，以便能够在未选定的串304上进行自升压。如在本文所述的其他实施例中一样，当使用多个编程脉冲、在通过式字线与顶部存取信号上施加多电平脉冲时，此种构造的性能更佳，并可用于既实现足够低的扰动编程又实现足够低功率的编程。较佳地，对一选择存储区块内一较大数量的NAND串同时进行编程，以减小被禁止串上的累积扰动。例如，可在具有例如256至1024个NAND串的存储区块内同时对64至128个串进行编程。
在某些实施例中，以相同的通过电压或通过电压波形(如在本文中所述，其可为一多电平波形)来驱动一所选定区块内各NAND串的所有通过式字线。在其他实施例中，可能较佳以一比那些“高于”所选定字线的通过式字线低的电压来驱动“低于”(即位于所选定字线的与全局位线相对的一侧上的)所选定字线的通过式字线。编程电压(即地电平)仍很鲁棒地施加至所选定的存储单元，这是因为“上部”的未选定字线(即那些处于所选定存储单元与耦合至全局位线的选择装置之间的未选定字线)是受到更高VPASS电压的驱动。但此种结构会降低下部存储单元装置上的F单元编程电压应力(即所谓的VPASS扰动电压应力)。对于包含镜像式NAND串的实施例，一个NAND串的顶部就是其毗邻NAND串的底部，且因而顶部与底部在50％的时间内是颠倒的，因而所有单元的F单元电压应力均减半。对于包含非镜像式NAND串的实施例，每一NAND串各自的底部均对齐，因此靠近底部的单元将实际上承受比靠近顶部的单元小的VPASS应力。然而，底部单元在其NAND串未被选定时可能更易受到由泄漏电流引起的H单元编程扰动(即VINH扰动)的影响(因为其更靠近具有可能泄漏的选择装置的端部)，且升压的损失—尽管通过这些技术得以减小—并不为0。因此，非镜像式NAND串阵列也受益于底部单元具有更小的F单元电压应力，这是因为这些底部单元可容忍更高的H单元电压应力而不会超过因所有扰动机理所引起的总的Vt变化量。
在某些实施例中，一多层式存储阵列包括在数个存储平面或存储层中的每一个上所形成的存储单元。可将多于一个层上的NAND串连接至位于单个层上的全局位线。该全局位线层较佳设置于一单片式集成电路中一位于所有存储层下面的层上，以更方便地连接至存储阵列的支持电路—其可设置于所述阵列下面的衬底中。在某些实施例中，该全局位线层可位于各存储层的中间或所述阵列的上面，且可使用多于一个全局位线层。此外，也可将多于一个层上的NAND串连接至位于单个层上的共享偏压节点，所述单个层较佳设置于所有存储层上方。在某些实施例中，所述共享的偏压节点可位于各存储层的中间或位于所述阵列下面。所述共享的偏压节点可同样设置于多于一个层上。
由于所示的非镜像式NAND串对每一毗邻的NAND串利用一全局位线，因而全局位线的间距可能比其中各毗邻NAND串共享同一全局位线的其他实施例紧密。为缓解全局位线间距问题，在某些实施例中，可在两个或更多个层上布设全局位线。例如，可使偶数编号的NAND串与设置于一个全局位线层上的全局位线相关联，同时使奇数编号的NAND串与设置于另一全局位线层上的全局位线相关联。可使各个通路交错以有助于使NAND串的间距一致，且使所需的全局位线间距放宽至各个NAND串的间距的两倍。也可使用与多于两个垂直毗邻层相接触的垂直通路，特别是对于具有不止一个由NAND串形成的存储平面的三维阵列而言。也可方便地将此种垂直连接称为“zia”，以意指一种在z方向上连接不止一个层的通路型结构。较佳的zia结构及其相关的形成方法阐述于在2003年3月18日颁予Cleeves的第6,534,403号美国专利中，该美国专利的全部揭示内容以引用方式并入本文中。实例性zia的其他细节由Roy E.Scheuerlein等人阐述于上文中所提及的“包含串联连接的晶体管串的可编程存储阵列结构及其制作和操作方法(Programmable Memory Array Structure IncorporatingSeries-Connected Transistor Strings and Methods for Fabrication and Operation of Same)”中。
本发明涵盖各种各样的实施例。本发明明确地涵盖本文所述的镜像式及非镜像式两种构造。可使用其他共享方式来进一步降低任一给定区块所需的面积。例如，非镜像式构造中全局位线的接点可由两个存储区块共享：在所共享接点的每一侧上一个。此外，一个区块中的共享漏极线及其与NAND串端部的相关联接点可由毗邻区块中的NAND串共享。在其他实施例中，毗邻区块可具有独立的共享漏极节点以防止使未选定区块承受电压应力。
如在图17A、17B、17D及17E中所示，将各zia紧凑地布置成直线较佳，以节省与全局位线的接点的面积。对于图17A、17B及17C中所示的非镜像式NAND串布置，此尤其较佳。可将任何用于在NAND沟道区域的间距非常紧密的情况下形成zia的已知处理技术与图17A、17B、17D及17E所示的NAND串布置方式结合使用。在图17A中，非镜像式NAND串连接至位于存储线下面单个层上的全局位线并与存储线重合，因而其在图17A所示平面图中未显示出来。另一选择为，zia 1701可连接至一个层上的全局位线，而毗邻的zia 1702则可连接至位于一第二全局位线层上的全局位线。可使用一种形成一从一共用存储层级至两个布线层级的垂直交叠zia技术将NAND串连接至两个层上的全局位线，如在图17B中所示。这些垂直交叠zia技术由Roy E.Scheuerlein等人更详细地阐述于与本申请案同日提出申请且名称为“与放宽几何形状的层的高密度接触(High Density Contact to Relaxed Geometry Layers)”的第10/728,451号美国专利申请案中，该申请案的全文以引用方式并入本文中。这两个全局位线层可均位于存储阵列下面或均位于存储阵列上面。在图17C中，各zia位置交错布置以扩大zia孔之间的间距且在某些实施例中在NAND串沟道层及全局位线层上提供一焊垫区域。使用成直线排列的zia(如在上文所提及的“用于制作包含串联连接的晶体管串的可编程存储阵列结构的方法(Method for Fabricating ProgrammableMemory Array Structures Incorporating Series-Connected Transistor Strings)”中的图24、图25及图28中所示)还可在图17A、17B、17D或17E所示的布置中提供更紧密的zia间距，同时将zia连接至一所选定区块中的一NAND串及一毗邻区块中的一NAND串。多层式垂直zia孔(如在上文所提及的“用于制作包含串联连接的晶体管串的可编程存储阵列结构的方法(Method for Fabricating Programmable Memory ArrayStructures Incorporating Series-Connected Transistor Strings)”中的图29中所示)会形成紧凑的zia，这些紧凑的zia也适用于这些结构中的每一种。
如在图18中所示，一所选定NAND串区块中的镜像式串结构1800使所有毗邻的NAND串1811、1812、1813、1814、1815均连接至但在所述存储区块的交替侧上连接至对应的全局位线1801、1802、1803、1804、1805。顶部的漏极偏压节点1820及底部的漏极偏压节点1821可独立于全局位线电压承受偏压并较佳被偏压至一如在非镜像式NAND串结构中一样使所述串的泄漏电流减小的电压。这些全局位线可处于一个层或两个层上，并可处于存储层的上面或下面。
本文所述的各种技术，例如沟道升压、多个编程脉冲、多电平脉冲、及多个串联选择装置，既可单独使用也可组合使用，以减小H单元编程扰动、F单元编程扰动并实现鲁棒的S单元编程。
对于镜像式构造而言，一较佳实施例在每一串的每一端上使用三个串联选择装置，其中对顶部选择组使用两个独立的栅极电压、而对底部选择组使用两个独立的栅极电压。还对顶部选择器及通过式字线使用多电平栅极脉冲：一初始脉冲电平(VINH+max Vt)后随一降低的脉冲电平(VINH-min Vt)。较佳也使用多个编程脉冲，这均归纳于下表中：
VINH   顶部选择器(3个栅极) VPASS VPGM   底部选择器(3个栅极)   共用漏极  H单元扰动  F单元扰动   每一串中装置的总数量
5V 7V-＞4V 7V-＞4V 13V   外侧的2个栅极在0V时端接&内侧的1个栅极在4.5V时端接 0V ＜250mV ＜200mV 22
每一个串中使用总共22个装置：16个存储单元；位于所述串的顶部的3个串联选择单元；及位于所述串的底部的3个串联选择装置。通过式字线及顶部选择装置上的多电平脉冲在开始时为7V，然后在对所选定字线施加编程脉冲之前变低至4V。
对于非镜像式构造而言，一个较佳实施例在每一个串的顶端(即全局位线端)使用单个选择装置，并在每一NAND串的底端使用两个串联选择装置，其中对底部选择组使用两个独立的栅极电压。还对顶部选择器及未选定字线使用多电平栅极脉冲：一初始脉冲电平(VINH+max Vt)后随一降低的脉冲电平(VINH-min Vt)。较佳也使用多个编程脉冲，这均归纳于下表中：
VINH   顶部选择器1个栅极 VPASS VPGM  底部选择器(2个栅极)   源极(GSL)  H单元扰动  F单元扰动   每一串中装置的总数量
5V 7V-＞4V 7V-＞4V 13V  外侧栅极在5V时&内侧栅极在0V时 2.5V  ＜75mV  ＜100mV 19
每一个串中使用总共19个装置：16个存储单元；位于所述串的顶部的1个选择单元；及位于所述串的底部的2个串联选择装置。通过式字线及顶部选择装置上的多电平脉冲在开始时为7V，然后在对所选定字线施加编程脉冲之前变低至4V。
如在图1中所示，在某些非镜像式实施例中，每一NAND串可在其每一端上仅包含单个选择装置。可使用在下表中所述的较佳的一组操作状态来实现适宜性能，下
表表示阵列中各个信号的电压范围。“值”栏表示较佳的值。
  信号   读取   编程   擦除
  值   范围   值   范围   值   范围
  Vwu   1V   0V..3V   12V   7V..15V   OV   OV
  VwLPASS   5V   2V..6V   7V   2V..9V   OV   OV
  VwLUNSEL   0V   0V或浮动   0V   0V或浮动   10V   6V..13V或浮动
  VBSCLB   5V   2V..6V   5V   4V..10V   10V   6V..13V
  VBSELD   5V   2V..6V   0V   -3V..0V   10V   6V..13V
  VuNBSEL   0V   -3V..0V   0V   -3V..0V   10V   6V..13V
  VGBL   1V   0V..3V   0V/4V   0V/4V..10V   10V   6V..13V
  VDRAIN   1.5V   0V..3VV   4V   4V..10V或浮动   10V   6V..13V
在某些实施例中，共享的漏极线可为所有存储区块所共用。在其他实施例中，该共用节点(对于非镜像式构造而言，在本文中也称作全局源极线)可分裂成多个节点，且每一节点均独立地承受偏压。由于许多个未选定的NAND串连接至同一字线(通常Nst＝128至1024(通常为512)乘以层数Nla＝2至8(通常为8))，因而所有“关断”的区块选择晶体管(Nst*Nla)的泄漏均叠加至一被擦除单元的读取电流。当以Ibsleak指示一未选定串的泄漏、以Icer指示一被擦除单元的电流并以Icpgm指示一被编程单元的电流时，为正确地区分被擦除单元与被编程单元，必须满足下列方程式：
I cer > Ratio ( I bsleak N st N la + I cpgm ) &RightArrow; I bsleak < I cer Ratio - I cpgm N st N la &cong; 1 pA
其中典型值分别为：Ratio＝100，Icer＝500nA，Icpgm＝lnA，Nst＝512，及Nla＝8。
如果区块选择晶体管的泄漏大于由以上方程式所设定的限值，则可减少串的数量Nst。这样做的缺点是阵列效率变得最差，因为每当阵列中断时，均会导致效率低下。另一选择为，可将共用偏压节点分裂成多个节点。可将包含所选定串的VDRAIN偏压至一正常的VDRAIN电压(例如1.5V)。可将所有其他VDRAIN节点偏压至与全局位线相同的电压。通过这种方式，在VDRAIN为1V时，即使区块选择装置泄漏，在未选定的串中也不会有电流流动，因为在所述串两端不存在电压差。如果将共用节点分裂M次(即分裂成M个单独的节点)，则对Ibsleak的要求会相对于上述限值减小五分之四，从而无需断开全局位线。M的较佳值可为128，其使Ibsleak的限值为150pA。M的范围较佳为16至512，此视区块选择晶体管的泄漏而定。
上文所述的读取偏压条件将全局位线设定为源极并将共用节点设定为漏极。也可与此相反；使这两者的偏压条件颠倒(例如使全局位线为1.5V并使共用节点为1V)。
一种放宽对在每一层上具有on-pitch zias的要求的可能的变化形式是使两个串共享zias。这意味着像在图2所示的毗邻串中一样使各个串指向相反方向。在其他实施例中，并非具有on-pitch zias，而是可在存储阵列的顶部引入另一选路层(R4)。此种选路层将承载一半全局位线，而另一全局位线层将承载另一半全局位线。
如上文所述，对于许多存储阵列而言，且尤其是对于三维(3D)阵列而言，在被擦除时利用耗尽模式装置及在被编程时利用接近耗尽模式装置(即约1伏的VT，例如(举例而言)0.5至1.5V)在简化每一存储层的布局复杂度方面具有巨大的优点，如在下文中所述。而且，在被编程时利用接近耗尽模式装置会降低在读取一所选定存储单元时需要施加至未选定字线的电压。即使在未选定的存储单元得到编程时，单元电流也可更容易地流过所述串。此种电压降低有利于在许多预期的读取循环过程中降低扰动影响。例如，一得到擦除的未选定NAND串上的未选定存储单元可因字线上的电压变高而被缓慢扰动至一被编程状态。
根据本发明的NAND串可使用若干种不同的工艺制成。一集成电路可包括一具有单个存储平面的存储阵列，或者可包括一具有多于一个存储平面的存储阵列。在图15中绘示一个实例性结构。图中概念性地显示一三维视图，其绘示一根据本发明的两层式存储阵列400的一部分。在层1上，沿一第一方向形成复数个沟道条带(例如402)。一存储电荷介电层404，例如氧化物/氮化物/氧化物(ONO)堆叠，至少形成于沟道条带402的顶面上。复数个沿一不同于所述第一方向的第二方向延伸的栅极条带(例如406)形成于存储电荷介电层404上。较佳地，所述栅极条带—也称作字线条带—大体与沟道条带正交地延伸。一源极/漏极区(例如410)在各字线条带之间的外露区域(即不被字线条带覆盖的区域)中形成于所述沟道条带中，从而形成一串联的薄膜晶体管(TFT)串中。
这些沟道条带402较佳通过如下方式形成：沉积一非晶硅层并使用一沟道掩膜对所述层进行蚀刻以形成所述沟道条带，并对所述层进行退火来形成一薄膜晶体管沟道。字线条带106可由不止一个层的堆叠形成，例如为一多晶硅层覆盖有一硅化物层、或者可为一如在图中所示的三层式堆叠。
一层间介电层408形成于所述字线条带上方，以使其中一个层上的字线(例如在层1上所示的字线条带406)与下一更高层上的沟道条带(例如在层2上所示的沟道条带402)绝缘。还可使用一介电层来充填一既定层中各字线条带之间的空间。应可了解，此种结构在每一沟道条带402内形成复数个串联连接的晶体管。
此种NAND串中的晶体管可制作成在被编程状态中包含增强模式或耗尽模式的装置。在使用浮动栅极装置的其他类型的NAND存储阵列(而非SONOS装置)中，被擦除状态通常为0伏的阈电压(VT)或者甚至一耗尽模式的VT。浮动栅极装置可具有宽广范围的VT，这是因为浮动栅极可存储一宽广范围的电荷电平。此种耗尽模式编程状态由Takeuchi等人阐述于“一种用于可高度按比例缩放且具有优异的抗干扰性的高可靠性NAND快闪存储器的负Vth单元架构(A Negative Vth Cell Architecture forHighly Scalable，Excellently Noise-Immune，and Highly Reliable NAND FlashMemories)”(IEEE JSSC，第34卷，No.5，1999年5月，第675-684页)中。
本文的说明已着重于对存储单元的编程，而尚未阐述读取及擦除作业。在实例性构造中，一所选定的NAND串通常是通过在所述NAND串两端施加一电压来读取，以确保将两个由一个或多个区块选择装置构成的组都偏压至流过一电流，从而确保无论其中所存储的数据如何，所述NAND串中所有未选定的存储单元装置均被偏压至使一电流流过所述串、并将所选定字线偏压成使电流仅在这两种数据状态中的一种状态中流过所述NAND串。可通过在每一存储单元晶体管两端施加一大小足够大的负栅极-源极电压来擦除一所选定区块中的所有存储单元。例如，可将全局位线、任何共享的偏压节点、所有区块选择线及所有字线驱动至一例如10伏的擦除(VEE)电压。在留出时间使所选定区块中的中间节点基本上充电至在全局位线及共享漏极节点上所传送的擦除电压之后，使所选定区块中的字线变至地电平，以在所述区块中的每一存储单元两端施加一擦除偏压。关于读取及擦除镜像式构造的其他细节阐述于由Roy E.Scheuerlein等人阐述于上文中已提及的“包含串联连接的晶体管串的可编程存储阵列结构及其制作和操作方法(Programmable Memory Array Structure IncorporatingSeries-Connected Transistor Strings and Methods for Fabrication and Operation of Same)”中，且也可对非镜像式构造使用类似的技术。
本文所述各实施例中的一个或多个区块选择装置有时可被偏压以一负的栅极-源极电压。这会对此一区块选择装置施加一局部擦除偏压。如果这些区块选择装置是通过与一可编程单元(例如耗尽模式SONOS单元)相同的工艺步骤制成，则在对一所选定存储单元编程过程中所施加的该偏置电压可使这些区块选择装置被局部地“擦除”，此将会使所述区块选择装置的VT在若干个编程循环之后缓慢降低至负的区域内。此种阈电压可防止所述区块选择装置关断。
可使用额外的处理来移除区块选择装置中的电荷存储介电层(例如氮化物)，或者制作不同于存储单元装置的另一种类型的选择装置，但此会增加半导体工艺的复杂度。另一选择为，较佳在每一编程循环的末尾增加一编程后偏压条件，其中受影响的区块选择装置被“编程”一较低的程度，以使其VT变回至其最大值，例如约为0伏。这可通过如下方式来实现：使所选定区块中的所有字线变回至地电平(0伏)，使全局位线及共享的漏极节点(或者全局源极节点)接地，并将各个选择信号驱动至所述编程电压一较短的时间。为方便起见，可将所有区块选择信号驱动至编程电压，因为几乎不存在所述区块选择装置的阈值被过编程的问题。在一实例性SONOS工艺中，擦除时间远长于编程时间，因而甚至一相对短的“区块选择VT调整编程时间”也足以确保其VT保持在其最大值。此种区块选择VT调整的实例性持续时间约为1μs。
现在参见图16，图中显示一包含一存储阵列502的集成电路500的方块图，该图可用于表示本发明的不同实施例。在一个此种实施例中，存储阵列502较佳为一具有不止一个存储单元平面(或层)的可现场编程的三维非易失性存储阵列。存储阵列502的阵列端子包括一层或多层组织成行的字线、及一层或多层组织成列的全局位线。可将一字线组-每一字线均位于单独的层(即层面)上并基本上垂直对齐(虽然在某些层上存在小的横向偏移)—统称为一行。一行内的各字线较佳共享所述行地址的至少一部分。同样地，可将一全局位线组—每一字线均位于单独的层上并基本上垂直对齐(同样，虽然在某些层上存在小的横向偏移)—统称为一列。一列内的各字线较佳共享所述列地址的至少一部分。
集成电路500包括一行电路区块504，其输出508连接至存储阵列502中的相应字线。行电路区块504接收一组M个行地址信号、各个控制信号512，并通常包括例如用于读取及写入(即编程)两种作业的行解码器及阵列端子驱动器等电路。行电路区块还可包括用于控制区块选择线及共享漏极偏压线的电路，以通过所述M个行地址信号中的某些来决定区块选择。集成电路500还包括一列电路区块506，其输入/输出端510连接至存储阵列502的相应全局位线。列电路区块506接收一组N个列地址信号、各个控制信号512，且通常可包括例如列解码器、阵列端子接收器、读取/写入电路及I/O多工器等电路。例如行电路区块504及列电路区块506等电路对于其与存储阵列502中各个端子的连接而言可统称为阵列端子电路。
包含存储阵列的集成电路通常将所述阵列细分成有时大量较小的阵列—有时也称作子阵列。本文中所述的阵列是一组邻接的存储单元，其具有通常不会被解码器、驱动器、读出放大器及输入/输出电路隔断的邻接的字线及位线。一包括存储阵列的集成电路可具有一个阵列、多于一个阵列或者甚至很大数量的阵列。本文中所述的集成电路存储阵列是一种单片式集成电路结构，而不是封装在一起或紧密靠近或通过模片粘结在一起的多于一个集成电路。
尽管各种各样半导体工艺中的任一种均可有利地用于制作具有NAND串的存储阵列，然而上文所述的许多实施例是涵盖以薄膜晶体管形式形成于半导体衬底上的存储单元。用于制作这些存储阵列的较佳方法阐述于如下申请案中：由Andrew J.Walker等人于2002年12月31日提出申请且名称为“可确保阈电压具有低可变性的TFT装置中薄沟道的形成方法(Formation of Thin Channels for TFT Devices to Ensure LowVariability of Threshold Voltages)”的第10/334,649号美国申请案，该申请案以引用方式并入本文中；由Maitreyee Mahajani等人于2002年2月19日提出申请且名称为“集成电路的栅极介电结构及用于制作和使用这种栅极介电结构的方法(Gate DielectricStructures for Integrated Circuits and Methods for Making and Using Such Gate DielectricStructures)”的第10/079,472号美国申请案，该申请案以引用方式并入本文中；由Andrew J.Walker等人于2002年12月31日提出申请且名称为“用于制作包含串联连接的晶体管串的可编程存储阵列结构的方法(Method for Fabricating ProgrammableMemory Array Structures Incorporating Series-Connected Transistor Strings)”的第10/335,089号美国申请案，该申请案的全文以引用方式并入本文中；及由MaitreyeeMahajani等人于2003年9月23日提出申请且名称为“非易失性存储装置中存储层的优化(Storage Layer Optimization of a Non Volatile Memory Device)”的第10/668,693号美国申请案，该申请案的全文以引用方式并入本文中。其他适用的制作方法阐述于由James M.Cleeves等人提出申请且名称为“对衬底中及衬底上图案化形体的关键尺寸及间距的优化(Optimization of Critical Dimensions and Pitch of Patterned Features Inand Above a Substrate)”的第10/728,437号美国专利申请案中，该申请案与本申请案同日提出申请且其全文以引用方式并入本文中；及阐述于由Yung-Tin Chen等人提出申请且名称为“使用交替移相的具有内部非印刷视窗的光罩形体(Photomask Featureswith Interior Nonprinting Window Using Alternating Phase Shifting)”的第10/728,436号美国专利申请案中，该申请案与本申请案同日提出申请且其全文以引用方式并入本文中。
本文中所述的串联连接的NAND串包括复数个串联连接的装置及在各毗邻装置之间共享的源极/漏极扩散区。本文中所述的存储阵列可为一二维(平面式)存储阵列，其具有一形成于衬底中或形成于衬底上的存储层。所述衬底既可为一单晶体衬底-例如可包括存储阵列的支持电路，也可为另一种类型的不必包括存储阵列的支持电路的衬底。例如，本发明的某些实施例可使用一种绝缘层上覆硅(SOI)结构来构建，而其他实施例则可使用一种蓝宝石上覆硅(SOS)结构来构建。另一选择为，存储阵列可为一具有不止一个存储单元平面(即多于一个存储层)的三维阵列。各存储层可形成于一包含所述存储阵列的支持电路的衬底上面。本文中所述的具有三维存储阵列的集成电路假定为一单片式集成电路，而非多于一个单片式集成电路的组合。
本发明预计可有利地与各种各样存储阵列构造中的任一种一起使用，包括传统的存储阵列及多层式(即三维)存储阵列二者、且特别是那些具有非常稠密的X线或Y线间距要求的存储阵列。而且，本发明据信可适用于具有利用可修改电导的开关装置作为存储单元的串联连接NAND串的存储阵列，而非仅限于包含电荷存储介电层的存储单元。这些可修改电导的开关装置为三端子装置，其在其中两个端子之间的电导是可修改的，且进一步由通常连接至字线(或在某些实施例中连接至区块选择线)的第三端子或控制端子上的信号来“开关”或控制。所述电导可在制成后加以修改(即通过使用一穿隧电流进行编程，通过使用热电子电流进行编程等等)。所述可修改的电导常常表现为可修改的阈电压，但在某些技术中也可表现为可修改的跨导。
另一种实例性存储阵列可采用由例如铁电装置等“可极化介电装置”构成的NAND串，其中通过在栅极电极上施加一电压以改变铁电栅极材料的极化状态来修改装置特性。
另一种实例性存储阵列可采用由利用浮动栅极的可编程装置构成的NAND串，其中通过在控制栅极电极上施加一电压以使电荷存储于浮动栅极上、由此改变装置的有效阈电压来修改装置特性。
又一种实例性存储阵列可采用由所谓的“单电子”装置或“库伦堵塞效应(coulombblockade)”装置构成的NAND串，其中施加于字线上的电压会改变由沟道区中的硅纳米粒子或任何量子井结构所形成的电子陷阱的状态，从而改变NAND串装置的导通特性。在某些实施例中，NAND串的电荷存储区的结构也可位于一形成于栅极结构的源极或漏极边缘处的纳米尺寸(即从0.1至10奈米)的硅细丝中，以修改装置的特性。其他替代实施例可对沟道区使用一有机导电层并在一NAND串中形成有机材料装置，所述NAND串的导电状态是通过对字线施加一适当电压来选择性地改变。
因此，尽管上文所详细说明的各实施例是利用例如ONO堆叠等电荷存储介电层，然而本发明也涵盖其他存储单元，例如浮动栅极EEPROM编程阈值装置、可极化的介电装置、单电子或库仑堵塞效应装置、硅细丝电荷存储装置、及有机材料装置。而且，本发明并非仅限于具有正的编程电压的存储阵列，而是也适用于可能需要负的编程脉冲的其他单元技术。某些替代单元结构允许使用更低的编程电压。具有这些更低电压单元的实施例的各种线的节点将具有适用于既定单元类型的成正比降低的电压，例如VPASS及VINH。
在本文所述的本发明的各种实施例中，存储单元可由半导体材料构成，如在颁予Johnson等人的第6,034,882号美国专利、颁予Zhang的第5,835,396号美国专利、Knall的第09/560,626号美国专利申请案及Johnson的第09/638,428号美国专利申请案中所述，这些美国专利及申请案均以引用方式并入本文中。具体而言，抗熔的存储单元较佳。也可使用其他类型的存储阵列，例如MRAM及有机无源元件阵列。MRAM(磁阻式随机存取存储器)是基于磁性存储元件，例如磁性穿隧接面(MTJ)。MRAM技术阐述于如下文献中：K.Naji等人的“一种2556kb 3.0V ITIMTJ非易失性磁阻RAM(A 2556kb 3.0V ITIMTJ Nonvolatile Magnetoresistive RAM)”(在2001年IEEE国际固态电路会议的技术论文文摘中出版，ISSCC 2001/Session 7/Technology Directions：Advanced Technologies/7.6，2001年2月6日)及ISSCC 2001 Visual Supplement的第94-95页、第404-405页，这两处文献均以引用方式并入本文中。某些无源源极存储单元包含若干有机材料层，这些有机材料层包括至少一个具有二极管状导通特征及至少一种在施加电场时会改变导电率的有机材料的层。颁予Gudensen等人的第6,055,180号美国专利说明了有机无源元件阵列，该美国专利也以引用方式并入本文中。也可使用包含例如相变材料及非晶态固体等材料的存储单元。参见颁予Wolstenholme等人的第5,751,012号美国专利及颁予Ovshinsky等人的第4,646,266号美国专利，这两个美国专利均以引用方式并入本文中。
此外，尽管上文所详细说明的各实施例是提供对应于两种不同数据状态的两个电导值，并因此实现了每一存储单元存储一位数据，然而本发明也可用于在每一存储单元中提供不止一位数据。例如，电荷存储介电层可在若干个位置处存储电荷。对于某些结构及编程技术而言，当编程机理沿沟道均匀地作用(例如通过穿隧)时，电荷可沿装置的沟道长度基本均匀地存储，或者当使用例如热载流子注入等编程机理时，电荷可仅存储于源极或漏极边缘处。在热电子编程、单电子存储装置或者位于源极或漏极边缘处的硅细丝情况下，可通过在源极或漏极边缘处局部地存储电荷而在每一NAND串中存储多位信息。也可通过向电荷存储媒体内注入几种不同的电荷电平并使不同的电荷电平与不同的存储状态相关联来存储多位信息。
在上文所述的许多实施例中，区块选择装置是使用与存储单元相同的工艺流程来制成，以减少工艺步骤及在每一存储层处所制成的装置结构的数量。因此，区块选择装置形成为与存储单元具有相同的结构，尽管其可能具有不同的尺寸。本文中所述的这些区块选择装置可视为与存储单元装置在结构上基本相同，尽管可将各自的阈电压编程或擦除至不同的值。
应了解，本文中所述的各种偏置电压，包括负电压及高电压编程和擦除电压，可从外部源接收到，或者可使用若干种适当技术中的任一种在内部产生。还应了解，顶部、左侧、底部及右侧等称谓仅是用于表示存储阵列四个侧的方便的描述性说法。一区块中的各字线可构建为两个水平定向的叉指状字线组，且一区块中的各全局位线可构建为两个竖直定向的叉指状全局位线组。每一相应的字线组或全局位线组均可由位于阵列四个侧之一上的一相应的解码器/驱动器电路及一相应的检测电路来伺服。适宜的行及列电路阐述于在2002年11月27日提出申请的第10/306,887号美国专利申请案“利用具有双重用途驱动装置的存储阵列线驱动器的多端式解码器结构(Multi-Headed Decoder Structure Utilizing Memory Array Line Driver with Dual PurposeDriver Device)”及2002年11月27日提出申请的第10/306,888号美国专利申请案“特别适用于与具有极小布局间距的阵列线进行接口的树形解码器结构(Tree DecoderStructure Particularly Well Suited to Interfacing Array Lines Having Extremely SmallLayout Pitch)”中，这些申请案的全文以引用方式并入本文中。全局位线可由一位线驱动器电路驱动，所述位线驱动器电路既可直接耦合至全局位线也可由数条全局位线共享并通过解码电路耦合至一所需的全局位线。适宜的驱动器及解码器电路在所属技术领域中众所周知。
本文中所述字线及位线(例如包括全局位线)通常代表正交的阵列线，并遵循在所属技术领域中常用的假定：至少在读取作业期间，对字线进行驱动并对位线进行检测。因此，阵列中的全局位线也可称作所述阵列的检测线，并还可简称为全局阵列线(即纵使还存在其他阵列线)。对于使用这些用语的字词组织，不应得出特别的寓意。此外，本文中所述的“全局位线”是连接至多于一个存储区块中的NAND串的阵列线，但不应得出此种全局位线必须横跨整个存储阵列或者基本上横跨整个集成电路的特别推断。
各图式中各阵列线的方向性仅是为了便于对阵列中这两组交叉的线进行说明。尽管字线通常与位线正交，然而并不要求必需如此。此外，也可很容易地使存储阵列中字与位的组织形式颠倒。作为另一实例，阵列中的某些部分可对应于一既定字中的不同输出位。这些不同的阵列组织形式及构造在所属技术领域中众所周知，且本发明旨在包括各种各样的这些变化形式。
所属技术领域的技术人员应了解，当描述一包含各种信号的电路及所述电路内各节点的运行时，可能数种表达方式中的任一种均能同样好地适用，且不应在本说明中所使用的不同表达方式中硬加入细微的推断。逻辑信号常常是以一种传达哪一电平为现用电平的方式来命名。各信号及节点的示意图及相伴随的说明应在上下文中清晰明了。本文中所述的两个彼此“基本上相等”的不同电压具有各自的足够接近的值，以在所讨论的上下文中实现基本上相同的作用。可假定这些电压彼此相差约0.5伏以内，除非上下文要求为另一个值。例如，与5伏的禁止偏置电压相比，5伏或5.5伏的通过电压可产生基本上相同的作用，因而可认为5.5伏的通过电压基本上相同于5伏的禁止电压。
在电源方面，常常将用于为电路供电的单个正电源电压(例如2.5伏的电源)称为“VDD”电源。在集成电路中，晶体管及其他电路元件实际上是连接至VDD端子或VDD节点，VDD端子或VDD节点再以运作方式连接至VDD电源。例如“接至VDD”或“连接至VDD”等通俗的用法应理解为意指“连接至VDD节点”，而VDD节点通常再以运作方式连接成在集成电路使用期间接收VDD电源电压。
此种单电源电路的参考电压常常称作“VSS”。晶体管及其他电路元件实际上连接至VSS端子或VSS节点，VSS端子或VSS节点再在集成电路使用期间以运作方式连接至VSS电源。VSS端子常常连接至一接地参考电位或简称为“地电平”。将一节点描述成通过一特定晶体管或电路“接地”(除非另外加以规定)与通过所述晶体管或电路将其“拉低”或“拉至地电平”具有相同的含意。
根据本发明的教示内容，预计所属技术领域的技术人员将能够很容易地实践本发明。本文所提供的对各实施例的说明据信可实现对本发明的充分了解及提供本发明的细节，从而使所属技术领域的一般人员能够实践本发明。然而，为清除起见，并未显示及阐述本文所述实施形式的所有常规特征。当然，应了解，在开发任何此种实际的实施形式时，为实现开发者的特定目标，必须作出无数针对具体实施形式的决策，例如，符合与应用及商业有关的限制条件，且这些特定目标将因实施形式不同及研究者不同而有所不同。而且，应了解，此种开发工作可能既复杂又耗时，但对于受益于该揭示内容的所属领域的技术人员而言仍是一项常规工程设计任务。
例如，对如下所作的决定均据信为所属技术领域的技术人员在开发一种商业上可行的产品情况下实践本发明时所通常面临的工程设计决定：每一阵列或子阵列内存储单元的数量，字线及位线预解码器电路及位线检测电路所选的特定构造，以及字的组织。在所属技术领域中众所周知，可构建不同的行及列解码器电路来根据地址信号及可能其他控制信号选择存储区块、所选定存储区块内的NAND串、及所选定NAND串内的存储单元。同样，阵列区块的数量及存储平面的数量也是一在工程设计时需要决定的事项。然而，尽管据信在实践本发明时仅需要作出常规的工程设计努力，然而，这些工程设计努力可能需要进行其他的发明性努力，这在开发具有较高要求及竞争力的产品中常常遇到。
尽管通常假定为电路及实体结构，然而众所周知，在现代半导体设计及制作中，可将实体结构及电路实施为适于在后续设计、测试或制作阶段中以及在所形成的完工的半导体集成电路中使用的计算机可读描述形式。相应地，可将涉及到传统电路或结构的权利要求项与其特定语言相一致地视为计算机可读编码及其表示形式，无论是实施为媒体形式还是与适当的读取装置相组合，以便能够对对应的电路及/或结构进行制作、测试或设计改进。本发明打算包括所有在本文中所述及在随附权利要求书中所界定的电路、相关方法或操作、用于制作这些电路的相关方法、及这些电路及方法的计算机可读媒体编码。本文中所述的计算机可读媒体至少包括磁盘、磁带或其他磁性媒体、光学媒体、半导体媒体(例如快闪存储卡ROM)或电子媒体以及网络媒体、有线媒体、无线媒体或其他通信媒体。电路的编码可包括电路示意图信息、实体布局信息、性能仿真信息、及/或可包括任何可用于表示或传达电路的其他编码。
上文说明仅说明了本发明许多种可能实施方案中的几种。因此，本详细说明旨在作为例示性而非限定性说明。可根据本文所作的说明对本文所揭示实施例作出各种改动及修改，此并不背离本发明的范畴及精神。打算仅由下文的权利要求书—包括所有等价的权利要求—来界定本发明的范畴。具体而言，尽管本文是就一由TFT存储单元构成的三维存储阵列来说明许多实施例，然而除非明确阐明外，不应理解为在权利要求书中包含这些限制。此外，上文所述的各实施例是具体设想为单独使用以及以各种组合形式使用。相应地，本发明的范畴未必不包括未在本文中加以说明的其他实施例、变化形式及改良形式。

Claims (27)

1、一种用于操作一具有一存储阵列的集成电路的方法，所述存储阵列包含布置成复数个串联连接的NAND串的存储单元，所述存储单元包括可修改电导的开关装置，所述方法包括以脉冲使一所选定字线达到一编程电压若干次以达到用于一所选定存储单元的一总的编程时间、同时将各单个编程脉冲限制至持续时间明显小于所述总的编程时间，由此限制一所选定区块的NAND串内的泄漏电流效应。
2、如权利要求1所述的方法，其进一步包括仅在至少两个编程脉冲之后执行一读取作业。
3、如权利要求1所述的方法，其进一步包括在各个编程脉冲之间在相关联的阵列线上保持一禁止电压。
4、如权利要求1所述的方法，其中所述泄漏电流效应包括原本在一长的编程脉冲期间可能出现的在一NAND串内一个或多个位置处的电压偏压的变化。
5、如权利要求4所述的方法，其进一步包括在每一此种编程脉冲之前在一所选定区块中所选定的及未选定的NAND串内重新建立一各自的偏压条件。
6、如权利要求1所述的方法，其进一步包括：
将一所选定存储区块内未选定的NAND串耦合至传送一禁止电压的相关联阵列线上，以在这些未选定的NAND串内建立一偏压条件；及
如果尚未解耦合，则将所述所选定存储区块内未选定的NAND串与传送不同于所述禁止电压的偏置电压的相关联阵列线解耦合。
7、如权利要求6所述的方法，其进一步包括在各个编程脉冲之间在所述相关联的阵列线上保持所述禁止电压。
8、如权利要求6所述的方法，其进一步包括：
在将未选定的NAND串耦合至传送所述禁止电压的所述相关联阵列线的同时将所述所选定的字线驱动至一低于所述编程电压的电压；然后
将所述未选定的NAND串与传送所述禁止电压的所述相关联的阵列线解耦合；及然后
以脉冲使所述所选定字线达到所述编程电压。
9、如权利要求8所述的方法，其中：
在将未选定的NAND串与传送所述禁止电压的所述相关联的阵列线解耦合之前使所述所选定的字线接地，并然后将其驱动至所述编程电压。
10、如权利要求6所述的方法，其中所述将未选定的NAND串解耦合的步骤包括关断所述所选定NAND串一端处的复数个串联选择装置中的至少一个。
11、如权利要求1所述的方法，其进一步包括：
将所述所选定的NAND串耦合至一传送如下两个电压之一的相关联阵列线：一用于对所述所选定存储单元进行编程的位线编程电压或一用于禁止对所述所选定存储单元进行编程的位线禁止电压；及
将所述所选定的NAND串与其他相关联的阵列线解耦合。
12、如权利要求11所述的方法，其中所述将所述所选定的NAND串解耦合的步骤包括关断所述所选定NAND串一端处的复数个串联选择装置中的至少一个。
13、如权利要求10或12所述的方法，其中构成每一NAND串的各自的所述复数个选择装置及存储单元装置在结构上基本相同。
14、如权利要求12所述的方法，其中所述关断步骤包括将对应于所述所选定NAND串的所述端处的所述复数个串联选择装置中至少两个相应选择装置的各个选择信号驱动至不同的电平。
15、如权利要求14所述的方法，其中所述不同电平中的其中一个为地电平，且所述不同电平中的另一个为一介于地电平与一在一所选定字线上传送的编程电压之间的电压。
16、如任一前述权利要求所述的方法，其中所述各单独编程脉冲短于一微秒，且所述总的编程时间长于十微秒。
17、如任一前述权利要求所述的方法，其中所述编程电压处于10至16伏范围内。
18、如任一前述权利要求所述的方法，其中所述可修改电导的开关装置包括至少某些时候具有一耗尽模式阈电压的晶体管。
19、如任一前述权利要求所述的方法，其中所述可修改电导的开关装置包括薄膜晶体管(TFT)装置。
20、如任一前述权利要求所述的方法，其中所述存储单元开关装置具有多于两个标称电导值，以使每一存储单元存储多于一位数据。
21、如任一前述权利要求所述的方法，其中所述可修改电导的开关装置包括具有一电荷存储介电层的晶体管。
22、如权利要求21所述的方法，其中所述存储单元晶体管在两种数据状态中的至少一种中具有一耗尽模式阈电压。
23、如任一前述权利要求所述的方法，其中所述存储阵列包括一具有至少两个形成于一衬底上的存储单元平面的三维存储阵列。
24、如权利要求23所述的方法，其中所述衬底包括一包含耦合至所述存储阵列的电路的单晶体衬底。
25、如权利要求24所述的方法，其中一既定存储平面中的NAND串包括形成于所述衬底上面的选择装置。
26、一种集成电路，其包括：
一存储阵列，其包括布置成复数个串联连接的NAND串的存储单元，所述存储单元包括可修改电导的开关装置；及
耦合至所述存储阵列的阵列支持电路；
其中所述集成电路经配置以执行如在任一前述权利要求中所述的方法。
27、如权利要求26所述的集成电路，其实施为适用于设计、测试或制作所述集成电路的计算机可读描述形式。
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