KR940008204B1 - 낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법 - Google Patents

낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법 Download PDF

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Abstract

내용 없음.

Description

낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법
제1도는 종래의 낸드형 플래쉬 메모리에서 단위 스트링의 등가회로도.
제1(a)도는 제1도에서 소거, 라이트 및 리이드방식을 보여주는 상태도.
제1(b)도는 제1도에서 소거된 셀과 라이트된 셀의 전류-전압 특성도.
제1(c)도는 제1도에서 소거된 셀들의 문턱전압 분포도.
제2도는 본 발명에 따른 낸드형 불휘발성 메모리에서 단위스트링의 등가회로도.
제2(a)도는 본 발명에 따른 소거, 라이트 및 리이드 방식을 보여주는 상태도.
제2(b)도는 제2도의 전류공급원의 전류-전압 특성도.
제2(c)도는 제2도에서 1차소거된 셀들의 전류-전압 특성도.
제2(d)도는 제2도의 1차소거된 셀들의 문턱전압 분포도
제2(e)도는 제2도에서 2차소거시 선택된 셀의 등가회로도.
제2(f)도는 2차소거완료후 셀들의 문턱전압 분포도.
제3도는 본 발명에 따른 일실시예.
제4도는 본 발명에 따른 전압 상태도.
본 발명은 낸드형의 불휘발성 플래쉬 메모리 장치에 관한 것으로, 특히 낸드논리로 구성된 메모리 셀들의 정보를 소거하는 장치 및 방법에 관한 것이다.
불휘발성 메모리 장치의 하나인 이이피롬(EEPROM : Electrically Erasable and Programmable ROM)은 집접화의 요구에 따라 낸드논리의 구조를 일반적으로 이용하고 있다. 이러한 낸드구조는 하나의 비트를 독출하는 단위인 스트링에서 이루어진다. 하나의 단위 스트링은 스트링 선택트랜지스터와 접지연결 트랜지스터 사이에 직렬 연결된 셀 트랜지스터들(8개 또는 16개)을 가지고 있다. 하나의 셀은 플로팅 게이트 트랜지스터로 이루어지고, 각 셀의 프로그램상태(플로팅게이트에서의 전하존재유무)에 따라 필요한 정보를 독출한다. 셀이 소거된 상태와 프로그램된 상태에 따라 선택된 셀의 문턱전압이 달라짐을 감지함으로써 정보를 읽어내게 된다. 종래의 낸드구조의 아이피롬에서는 IEEE Journal of Solid-State Circuit(89년 8월분 1238-1243면, 90년 4월분 417-424면)에 개시된 것이다.
제1도는 상기 논문에 개시된 종래의 낸드구조 이이피롬의 단위 스트링의 등가회로를 보여준다. 하나의 스트링은, 각 스트링을 선택하는 스트링 선택트랜지스터(ST)와, 직렬연결된 8개의 셀 트랜지스터들(CT1-CT8)과, 프로그램(또는 라이트)시에는 셀전류가 흐르는 것을 방지하고 리이드시에는 상기 셀전류를 접지전압단(Vss)으로 연결하는 접지연결 트랜지스터(GT)로 구성된다. 상기 스트링 선택트랜지스터에의 게이트에는 스트링선택신호 SSL이 인가된다. 셀 트랜지스터들(CT1-CT8)의 게이트들에는 워드라인들(WL1-WL8)이 연결되어 있다. 접지연결 트랜지스터(GT)의 게이트에는 접지선택신호 GSL이 인가된다.
제1(a)도를 참조하여 상기 제1도에서의 동작을 설명한다. 먼저 소거(erase)모드에서는, 비트라인 BL에는 0V, 접지선택신호 GSL은 5V의 전위가 인가되고, 워드라인들(WL1-WL8)에는 소거전업 Ver(13V)이 인가된다. 그 결과로, 상기 셀 트랜지스터들의 기판으로부터 전자들이 플로팅 게이트로 F-N터널링(fowler-nordhim tenneling)되어 모든 셀들의 정보는 소거된다. 이때 셀 트랜지스터들의 문턱전압은 2~3V가 된다. 6번째의 셀 CT6을 선택하여 프로그램동작(또는 라이트동작)을 수행할 경우, 스트링 선택신호 SSL과 5번째까지의 워드라인들WL1-WL5에는 프로그램전압 Vpr(20V)의 전위가 형성되고, 선택된 워드라인 WL6와 워드라인 WL7, WL8 및 접지 선택라인 GSL에는 0V가 인가된다. 그러면, 상기 선택된 셀 트랜지스터 CT6에서는 플로팅 게이트로부터 드레인으로의 전계가 형성됨에 의하여, 플로팅 게이트에 있던 전자들이 드레인으로 빠져나간다. 이때의 상기 셀 트랜지스터 CT6의 문턱전압은 -4~-3V전도가 된다. 상기 선택된 셀 CT6의 정보를 리이드하는 경우에는, 워드라인 WL6에만 0V를 인가하고, 나머지의 워드라인들(WL1-WL5, WL7, WL8)과 스트링선택라인 SSL 및 접지 선택라인 GSL에는 5V가 인가된다. 그러면 선택된 셀 CT6의 소오스-드레인 전압차(또는 문턱전압)가 비트라인 BL상에 나타나게 된다. 감지된 문턱전압이 2~3V의 범위에 있으면 데이타 "1"로 감지되고(이는 플로팅 게이트에 전자가 존재함을 의미함). -4~-3V의 범위에 있으면 데이타 "0"로 읽혀진다(이는 플로팅 게이트에 전자가 없음을 의미함).
제1(b)도를 참조하면, 소거된 셀(커브 12)과 프로그램된 셀(커브 11)의 전류-전압특성이 도시되어 있다. 소거된 셀의 문턱전압 Vther은 2~3V의 범위에, 프로그램된 셀의 문턱전압 Vthpr은 -4~-3V사이에 설정되어 있음을 알 수 있다.
전술한 과정에 따라 소거된 셀들의 문턱전압의 분포를 세부적으로 나타낸 제1(c)도를 참조하면, 소거후에는 2-3V의 범위에 문턱전압이 설정되어야 함에도 불구하고, 2V 이하 또는 3V 이상의 문턱전압을 가지는 셀들(21,22,23)이 존재한다. 이는 고집적화로 인한 셀들의 비균일성 때문에 유발된다. 소거동작은 스트링내에 있는 모든 셀들에 대하여 동시에 이루어지기 때문에, 열등소거된(under-erased ; 문턱전압 2V이하) 셀들과 과도소거된 (over-erased ; 문턱전압 3V이상)셀들을 적정한 문턱전압으로 만들기 위하여 소거시간을 늘리면, 과도소거된 셀들은 더욱 높은 문턱전압을 가지고 만다. 예를들어, 세번째셀 트랜지스터 CT3가 과도소거되어 그 문턱전압이 5V이상의 값을 가지고 있는 상태에서 제1(b)와 같은 리이드동작이 수행된다면, 상기 셀 트랜지스터 CT3에서는 게이트전압이 문턱전압보다 낮은 레벨에 있기 때문에 톤온될 수 없음으로 인하여 선택된 셀 프로그램 CT6의 상태를 리이드할 수가 없는 결과를 초래하게 된다. 또한 상기 과도소거된 셀을 프로그램시키는 경우에도, 원하는 데이타가 저장되지 않음도 당연하다.
따라서 본 발명의 목적은 소거된 셀들의 문턱전압을 최적화시킬 수 있는 낸드구조 플래쉬 이이피롬장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명은, 하나의 비트라인과, 소정 갯수의 워드라인들과, 상기 비트라인과 접지전압단사이에 채널들이 직렬로 연결되고 상기 소정갯수의 워드라인들의 각각에 게이트가 접속된 소정갯수의 셀 트랜지스터들을 가지는 메모리 스트링과, 상기 비트라인과 메모리 스트링 사이에 연결되고 제1고전압을 출력하는 고전압 공급수단과, 상기 고전압 공급수단과 상기 메모리 스트링 사이에 채널이 연결되고 비트라인 선택신호에 게이트가 연결된 비트라인 선택트랜지스터와, 제1소거동작시에는 상기 비트라인 선택트랜지스터의 게이트에 제1전압을 인가하고 상기 소정갯수의 셀 트랜지스터들의 게이트들에 소거전압을 인가하며, 제2소거동작시에는 상기 셀 트랜지스터들중 선택된 셀 트랜지스터의 게이트에는 제2전압을 인가하고 상기 선택된 셀 트랜지스터와 접지전압단사이에 위치한 일군의 셀 트랜지스터들의 게이트들에 제3전압을 인가하고 상기 비트라인과 선택된 셀 트랜지스터사이에 위치한 다른 일군의 셀 트랜지스터들의 게이트들과 상기 비트라인 선택트랜지스터의 게이트에 제2고전압을 인가하는 수단을 구비함을 특징으로한다.
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 메모리 스트링의 등가회로도를 보여준다. 도시된 바와같이, 스트링 선택트랜지스터 ST 및 접지연결 트랜지스터 GT와 8개의 셀 트랜지스터들(CT1~CT8)의 구성은 제1도의 것과 동일함을 알 수 있다. 그러나, 본 발명에서는 전원전압단 Vpb와 비트라인 BL사이에, 고전압 공급수단(100)과 비트라인 선택트랜지스터(200)이 직렬로 연결되어 있다. 제2(a)도는 본 발명에 따른 소거동작시에 사용되는 인가전압들의 상태를 보여준다. 제2(b)도에서는 제1소거동작(전체소거)과 제2소거동작(소거조정)으로 나뉘어져 있음을 알 수 있다. 여기서 제1 소거동작은 상기 제1도의 경우와 동일하게 이루어짐을 알아두기 바란다. 제2(c)도는 제2도에 도시된 고전압 공급수단(100)의 전류-전압특성을 보여준다. 제2도에서는 고전압 공급수단(100)으로 독립전류원을 사용하였으나, 상기 제2(b)도와 같은 전류-전압특성을 가지는 것이라면 어느 것이나 가능하다. 제2(c), (d), (e), (f)도는 하술하는 동작설명상에서 참조될 것이다.
제3도는 본 발명을 실제의 이이피롬셀어레이상에서 사용한 실시예를 보여준다. 제4도의 전압파형도에서는 제3도의 회로에서 사용되는 신호들의 전압레벨이 어떻게 설정되는지를 나타낸다. 본 발명에 따른 소거동작은 두가지 단계로 나뉘어진다. 즉, 제1소거동작은 종래의 방식과 같은 메모리 스트링단위로 셀들을 소거하는 과정이며 제2소거동작은 전술한 바와 같이 과도소거된 셀 트랜지스터의 문턱전압을 소망의 문턱전압레벨(2-3V)로 조정하기 위한 과정이다.
제2(a)도 및 제4도를 참조하면, 제1소거동작시에는 배트라인 BL과 비트라인 선택트랜지스터 SBG의 게이트에 0V가 공급된다. 그 결과로 상기 비트라인 선택트랜지스터 SBG가 턴오프상태이므로, 고전압 발생수단(100)의 출력인 고전압 Vpp는 비트라인에 영향을 미치지 못한다. 스트링 선택트랜지스터 ST와 접지 선택트랜지스터 GT의 게이트에는 5V가 인가되고, 모든 셀 트랜지스터(CT1~CT8)의 게이트들에는 소거전압 Ver(13V)가 인가되어 전술한 제1도의 경우와 같은 소거동작이 수행된다.
제1소거동작이 완료된 후, 각 셀들의 전류-전압특성과 문턱전압들의 분포가 제2(c)도 및 제2(d)도에 각각 나타나 있다. 도시된 바와 같이, 소거된 셀들의 문턱전압은 적정한 문턱전압 Vthec보다 더 높은 전위인 Vthec'에 위치해 있음을 알 수 있다. 즉 과도소건된 상태에 있는 것이다. 상기 제2(c)도 및 제2(d)도에서는 하나의 스트링에 있는 모든셀들이 과도소거된 것으로 표시하였으나, 일부만이 과도소거될 수도 있다. 이는 본 발명을 효과적으로 설명하기 위한 것임을 알아두기 바란다.
제2소거동작은, 제1소거동작에 의하여 과도소거된 셀들의 문턱전압을 소망의 적정한 문턱전압 Vthec로 최적화시키는 동작이다. 이는 8번째의 셀 CT8로부터 첫번째의 셀 CT1으로 순차적으로 이루어진다. 먼저, 셀 트랜지스터 CT8의 문턱전압을 상기 최적문턱전압 Vthec로 조정하기 위하여, 비트라인 선택트랜지스터(200)의 게이트에 인가되는 SBG신호를 게이팅용 고전압 Vppb레벨로 인가하고,첫번째부터 일곱번째 까지의 셀 트랜지스터들(CT1~CT7)의 게이트에도 Vppb를 인가하며, 또한 스트링 선택트랜지스터 SST의 게이트에도 Vppb를 인가한다. 그러면, 고전압 공급수단(100)으로부터 만들어지는 전송용 고전압 Vpb가 상기 셀 트랜지스터 CT8의 드레인에 나타난다. 이때 CT8의 게이트에는 상기 소망의 최적문턱전압 Vthec가 공급된다. 여기서, 상기 게이팅용 고전압 Vppb의 레벨은 상기 고전압 Vpp가 CT8의 드레인으로 충분히 전달 될 수 있는 레벨이 되어야 하며, 상기 최적문턱전압 Vthec의 레벨은 2-3V의 레벨로 설정할 수가 있다.
이를 보다 명확하게 이해하기 위하여, 제2(e)도를 참조한다. 셀 트랜지스터 CT8의 드레인에 설정된 고전압 Vpb의 전위레벨이 게이트에 인가된 Vthec보다 높기 때문에, 플로팅 게이트에 남아있던 전자들(제1소거후 문턱전압을 크게 만드는 요인임)이 드레인쪽으로 터널링된다. 즉 문턱전압이 Vthec 만큼 될 때까지 프로그램동작이 수행되는 것이다. 셀 트랜지스터 CT8의 문턱전압이 상기 Vthec 레벨에 도달하면, CT8은 턴온되어 상기 고전압 공급수단(100)에 의한 전류 Ipb를 흘린다. 상기 전류 Ibp가 턴온된 셀 트랜지스터 CT8을 통하여 접지전압단 Vss로 흐르기 때문에, 셀 트랜지스터 CT8의 드레인에 설정된 고전압 Vpp의 레벨은 제2(b)도의 고전압공급수단의 전류-전압 특성에 의해 떨어지게 된다. 따라서 셀 트랜지스터 CT8에서는 더이상의 자동프로그램동작이 일어나지 않음을 알 수 있다. 그 다음에 이어지는 셀 트랜지스터 CT7, …, CT1에 대한 동작과정도 마찬가지로 이루어진다. 즉, 제2소거동작이 행해지는 셀 트랜지스터의 게이트에만 상기 최적문턱전압 Vtnec가 인가최고, 해당하는 셀 트랜지스터와 비트라인사이에 위치한 셀 트랜지스터들의 게이트들에는 상기 게이팅용 고전압 Vppb가 인가되며, 해당하는 셀 트랜지스터와 접지전압단 사이에 위치한 셀 트랜지스터들(이미 제2소거과정이 완료되어 적정의 문턱전압을 가지는 것들)의 게이트들에는 턴온전압(5V)이 인가되는 것이다. 이러한 조작에 의하여, 제2(f)도에 도시한 바와 같이, 셀 트랜지스터들의 문턱전압은 적정한 레벨 Vthec로 최적화 될 수 있음을 알 수 있다.
제3도는 본 발명의 일실시예를 보여준다. 도시된 바와 같이, 제3도의 메모리셀 어레이의 등가회로도에서는, 고전압 공급수단(100)으로서 피형 모오스 트랜지스터를 사용하였다. 상기 피형 모오스 트랜지스터의 게이트를 제어하는 회로(110)는 클럭에따라 출력이 결정된다. 제4도로부터 알 수 있는 바와 같이, 상기클럭의 레벨이 5V로 되어 엔모오스 트랜지스터(101)을 턴온시켜야만이 제2소거동작이 수행된다. 하나의 워드라인에 연결된 셀 트랜지스터들은 하나의 페이지를 이루고 있으며, 전술한 제2소거동작은 8페이지로부터 1페이지까지 페이지단위로 이루어진다.
상술한 본 발명의 실시예에서 사용된 게이팅용 고전압 Vppb는 이이피롬내에서 통상적으로 사용되는 고전압 발생회로를 이용하여 만들 수 있으며, 고전압 공급수단(100)은 본 발명의 참조도면 제2도 및 제3도에 도시된 것들외의 것들도 제2(b)도의 출력특성을 가진다면 채용이 가능하다.
상술한 바와 같이, 본 발명은 낸드구조의 이이피롬에서 과도소거된 셀들을 최적의 문턱전압으로 조정할 수 있기 때문에, 셀들의 비균일성을 극복하고 과도소거를 방지함으로써 이이피롬의 신뢰성을 향상시키는 효과가 있다.

Claims (11)

  1. 낸드구조의 플래쉬 이이피롬장치에 있어서, 적어도 하나의 비트라인과 소정갯수의 워드라인들을 가지며 상기 비트라인과 접지전압단 사이에 채널들이 직렬로 연결되고 상기 소정갯수의 워드라인들 각각에 게이트가 접속된 소정갯수의 셀 트랜지스터들을 가지는 메모리 스트링과 ; 상기 비트라인과 메모리 스트링사이에 연결되고 제1고전압(Vpb)을 출력하는 고전압 공급수단과 ; 상기 고전압 공급수단과 상기 메모리 스트링 사이에 채널이 연결되고 비트라인 선택신호에 게이트가 연결된 비트라인 선택트랜지스터와 ; 제1소거동작시에는 상기 비트라인 선택트랜지스터의 게이트에 접지전압을 인가하고 상기 소정갯수의 셀 트랜지스터들의 게이트들에 대응 워드라인을 통하여 소거전압을 인가하며, 제1소거동작후 연속되어지는 제2소거동작에서는 상기 셀 트랜지스터들 중 선택된 셀 트랜지스터의 게이트에는 소망문턱전압(Vthec)을 인가하고 상기 선택된 셀 트랜지스터와 접지전압단 사이에 위치한 일군의 셀 트랜지스터들의 게이트들에는 턴온전압을 인가하고 상기 비트라인 선택트랜지스터의 게이트에 제2고전압(Vppb)을 인가함으로써 선택된 셀 트랜지스터의 드레인에 상기 제1고전압(Vpb)이 인가하도록 하는 제어수단을 구비함을 특징으로 하는 낸드구조 플래쉬 이이피롬장치.
  2. 제1항에 있어서, 상기 소망문턱전압이 2-3볼트임을 특징으로 하는 낸드구조 플래쉬 이이피롬장치.
  3. 제1항에 있어서, 상기 고전압 공급수단이 상기 제2소거동작시에만 상기 비트라인 선택트랜지스터를 통하여 상기 비트라인으로 상기 제1고전압을 출력함을 특징으로 하는 낸드구조 플래쉬 이이피롬장치.
  4. 제1항 또는 제3항에 있어서, 상기 제2고전압은 적어도 상기 제1고전압과 같은 전압레벨을 가짐을 특징으로 하는 낸드구조 플래쉬 이이피롬 장치.
  5. 복수개의 워드라인들과 복수개의 비트라인을 가지는 이이피롬에 있어서, 상기 비트라인들의 각각에 연결되고 제1고전압을 출력하는 고전압 공급수단과, 상기 제1고전압을 채널의 일단으로 공급받고 제2고전압 레벨의 비트라인 선택신호에 게이트가 연결된 비트라인 선택트랜지스터와, 상기 비트라인 선택트랜지스터의 채널의 타단으로부터 채널들이 직렬연결되고 게이트들이 상기 제2고전압에 공통으로 연결된 일군의 비선택 셀 트랜지스터들과, 접지전압단에 채널의 일단이 연결되고 제3전압에 게이트가 연결된 접지연결 트랜지스터와, 상기 접지연결 트랜지스터의 채널의 타단으로부터 채널들이 직렬연결되고 상기 제3전압에 게이트들이 공통으로 연결된 다른 일군의 비선택 셀 트랜지스터들과, 상기 일군의 비선택 셀 트랜지스터들과 상기 다른 일군의 비선택 셀 트랜지스터들 사이이에 채널이 직렬로 연결되고 제2전압에 게이트가 연결된 선택 셀 트랜지스터를 구비함을 특징으로 하는 낸드구조 플래쉬 이이피롬장치.
  6. 제5항에 있어서, 상기 제1전압 및 제3전압이 각각 접지전압 및 전원전압이 됨을 특징으로 하는 낸드구조 플래쉬 이이피롬장치.
  7. 제5항에 있어서, 상기 제2전압이 상기 선택 셀 트랜지스터의 소망문턱전압임을 특징으로 하는 낸드구조 플래쉬 이이피롬장치.
  8. 제5항에 있어서, 상기 제2고전압은 적어도 상기 제1고전압과 같은 전압레벨을 가짐으로 특징으로 하는 낸드구조 플래쉬 이이피롬장치
  9. 하나의 비트라인으로부터 접지전압단 사이에 채널들이 직렬로 연결되고 각각의 게이트는 대응되는 워드라인들에 접속되는 소정갯수의 셀 트랜지스터들로 구성된 메모리 스트링을 가지며 스트링 선택트랜지스터를 통하여 비트라인에 접속되는 낸드구조 플래쉬 이이피롬의 소거방법에 있어서, 상기 비트라인에 접지전압을 공급하고 스트링 선택 선택트랜지스터에 턴온전압을 공급하며 상기 셀 트랜지스터들의 게이트들에 공통으로 소정레벨의 소거전압을 인가하여 셀 트랜지스터들을 소정의 문턱전압을 갖도록 소거하는 제1소거과정과, 상기 비트라인에 제1고전압을 인가하고 스트링 선택트랜지스터에 제2고전압을 인가하며 선택된 셀 트랜지스터의 게이트에는 소망의 문턱전압을 인가함과 동시에 상기 스트링 선택트랜지스터와 선택된 셀 트랜지스터의 사이에 위치하는 일군의 비선택 셀 트랜지스터들의 게이트들에는 상기 제2고전압을 인가하고 상기 선택된 셀 트랜지스터와 접지전압단 사이에 위치하는 다른 일군의 비선택된 셀 트랜지스터들에는 턴온전압을 인가하는 과정을 모든 셀 트랜지스터에 대하여 순차적으로 수행함으로써 제1소거동작에 따른 각 셀 트랜지스터의 문턱전압을 소망문턱전압으로 조정하는 제2소거과정을 구비하여, 상기 제1소거과정후 제2소거과정이 연속적으로 이루어짐을 특징으로 하는 낸드구조 플래쉬 이이피롬의 소거최적화 방법.
  10. 제9항에 있어서, 상기 소망소거전압이 2-3볼트임을 특징으로 하는 낸드구조 플래쉬 이이피롬의 소거방법.
  11. 제9항 또는 제10항에 있어서, 상기 제2고전압은 적어도 상기 제1고전압과 같은 전압레벨을 가짐을 특징으로 하는 낸드구조 플래쉬 이이피롬의 소거방법.
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