CN105719695A - 用于在闪速存储器中的擦除禁止的时域斜坡率控制 - Google Patents

用于在闪速存储器中的擦除禁止的时域斜坡率控制 Download PDF

Info

Publication number
CN105719695A
CN105719695A CN201510815119.9A CN201510815119A CN105719695A CN 105719695 A CN105719695 A CN 105719695A CN 201510815119 A CN201510815119 A CN 201510815119A CN 105719695 A CN105719695 A CN 105719695A
Authority
CN
China
Prior art keywords
transistor
programmable threshold
voltage
erasing
string
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510815119.9A
Other languages
English (en)
Other versions
CN105719695B (zh
Inventor
K.S.M.路易
K.古延
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Corp
SanDisk Technologies LLC
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of CN105719695A publication Critical patent/CN105719695A/zh
Application granted granted Critical
Publication of CN105719695B publication Critical patent/CN105719695B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

当在具有NAND类型的结构的闪速型非易失性存储器进行擦除时，呈现了用于在选择的字线、可编程选择晶体管的选择线或这些的某种组合上禁止擦除的技术。沿着选择的控制线的电压初始地以在相应的输入线上的电平斜升，但是然后通过与阱结构电容耦合使其电压升高到擦除禁止电平。这些输入信号的电平随施加到阱结构的擦除电压斜升，但是具有基于控制线和阱之间的耦合比的延迟。

Description

用于在闪速存储器中的擦除禁止的时域斜坡率控制
技术领域
本申请涉及可重新编程的非易失性存储器系统的操作，所述系统诸如使用贮存在存储器单元的电荷贮存元件中的电荷来记录数据的半导体闪速存储器。
背景技术
能够非易失性地贮存电荷的固态存储器——特别是以封装为小型卡的形式的EEPROM和闪速EEPROM——近来在多种移动和手持装置(尤其是信息家电和消费电子产品)中变为贮存的选择。不同于也是固态存储器的RAM(随机存取存储器)，闪速存储器是非易失性的，即使在断开电源后仍可以保留其贮存的数据。此外，不同于ROM(只读存储器)，闪速存储器类似于磁盘贮存装置可以被重新写入。尽管更高的成本，但闪速存储器被越来越多地用在大容量贮存应用中。
闪速EEPROM类似于EEPROM(电可擦除并且可编程只读存储器)之处在于其是可以被擦除并且使得新的数据写入或者“编程”到其存储器单元中的非易失性存储器。两者在场效应晶体管结构中使用放置在半导体基板中的沟道区域之上的在源极和漏极区域之间的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。晶体管的阈值电压特征由保留在浮置栅极上的电荷的量来控制。就是说，对于在浮置栅极上的给定电平的电荷，存在在晶体管被“导通”以允许在其源极和漏极区域之间的传导之前必须施加到控制栅极的相应的电压(阈值)。诸如闪速EEPROM的闪速存储器允许在同一时间擦除整块的存储器单元。
浮置栅极可以保持一些电荷并且从而可以被编程到在阈值电压窗口中的任何阈值电压电平。阈值电压窗口的大小由装置的最小和最大阈值电平界定，这又对应于可以编程到浮置栅极上的电荷的范围。阈值窗口一般取决于存储器装置的特征、操作条件和历史。在窗口中的每个有区别的、可分辨的阈值电压电平范围理论上可以被用于指定单元的明确的存储器状态。
为了改善读取和编程性能，在阵列中的多个电荷贮存元件或存储器晶体管被并行读取或编程。因此，存储器元件的“一页”被一起读取或编程。在现有的存储器架构中，一行通常包含几个交织的页或者其可以构成一页。一页的所有存储器元件被一起读取或编程。
用具有用于贮存电荷的电介质层的存储器单元制造非易失性存储器装置。替代于之前所述的导电浮置栅极元件，使用电介质层。ONO电介质层延伸穿过源极和漏极扩散之间的沟道。一个数据位的电荷位于电介质层中靠近漏极，并且其它数据位的电荷位于电介质层中靠近源极。例如，非易失性存储器单元可以具有夹在两个二氧化硅层之间的俘获电介质。多状态数据贮存器通过分别读取在电介质中空间上分开的电荷贮存器区域的二进制状态而实现。
发明内容
一种非易失性存储器电路包括被形成在公共沟道结构上的一串多个串联连接的可编程阈值晶体管，以及沿着其连接所述可编程阈值晶体管的控制栅极的多个控制线。驱动器电路可连接到控制线以及到沟道结构，并且多个输入线连接到驱动器电路。驱动器电路可选择地通过输入线通过共同控制的译码晶体管可连接到控制线。译码器电路可连接到所述译码晶体管的控制栅极，其中所述输入线的每一个通过所述译码晶体管中的相应的一个译码晶体管而连接到所述控制线中的相应的一个控制线。当对所述串进行擦除操作时，所述译码电路将选择电压施加到所述共同控制的译码晶体管的栅极。通过所述译码晶体管导通，所述驱动电路：将擦除使能电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接到被选择用于擦除的可编程阈值晶体管的控制栅极的所述输入线；将斜升到擦除电平的电压施加到所述沟道结构；并且对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接的所述输入线，其中在延迟之后所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的一个译码晶体管的电平。延迟的量是取决于向其施加所述擦除禁止电压的可编程阈值晶体管在串中的位置的多个值之一。
还呈现了操作非易失性存储器电路的方法，其中所述非易失性存储器电路具有一串多个串联连接的可编程阈值晶体管，所述可编程阈值晶体管被形成在公共沟道结构上并且具有沿控制线连接的控制栅极，其中所述控制线通过多个共同控制的译码晶体管连接到多个输入线。所述方法包括对所述串进行擦除操作。所述擦除操作将选择电压施加到所述共同控制的译码晶体管的栅极。当施加所述选择电压到所述共同控制的译码晶体管的栅极时，将擦除使能电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接到被选择用于擦除的一个或多个可编程阈值晶体管的所述控制栅极的所述输入线；将斜升到擦除电平的电压施加到沟道结构；并且对于选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接的所述输入线。在延迟之后所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的一个译码晶体管的电平，其中延迟的量是取决于向其施加所述擦除禁止电压的可编程阈值晶体管在串中的位置的多个值之一。
各个方面、优点、特征和实施例被包括在其示例性示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文字、其它公开物、文件和事物在此为了全部目的通过引用结合于此。到在所结合的公开物、文件或事物以及本申请之间的定义和术语的使用中的任何不一致或矛盾的程度，本申请中的应占优势。
附图说明
图1示意性地示出了适用于实现在下面所描述的各个方面的存储器系统的主硬件组件。
图2示意性地示出了非易失性存储器单元。
图3示出了对于在固定的漏极电压处浮置栅极可以在任一时间选择性地贮存的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。
图4示意性地示出了组织为NAND串的一串存储器单元。
图5示出了存储器单元的NAND阵列210的示例，包含诸如图4中所示的NAND串50。
图6示出了组织为NAND配置、被并行感测或编程的存储器单元的页。
图7A-7C示出了编程多个(apopulationof)存储器单元的示例。
图8示出了3-DNAND串的物理结构的示例。
图9-12着眼于NAND类型(更具体的“BiCS”类型)的特定单片三维(3D)存储器阵列。
图13示出了可编程阈值晶体管的擦除过程。
图14A和14B分别示出了擦除使能和擦除禁止的情况。
图14C和14D示出了在2D对3D存储器结构中的擦除。
图15A和15B示出了直接偏压擦除禁止技术。
图16A和16B示出了耦合擦除禁止技术。
图17是在垂直的NAND布置中的字/选择线到字/选择线的耦合比的变化的示意性表示。
图18A和18B示出了使用电容耦合用于擦除禁止的一方法。
图19A-C示出了使用电容耦合用于擦除禁止的示例性实施例。
具体实施方式
存储器系统
图1示意性地示出了实现如下的存储器系统的主硬件组件。存储器系统90通常通过主机接口与主机80操作。存储器系统可以以诸如存储器卡的可拆卸的存储器的形式，或者可以以嵌入的存储器系统的形式。存储器系统90包括存储器102，存储器102的操作由控制器100控制。存储器102包括分布在一个或多个集成电路芯片上的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、ROM(只读-存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124和额外的组件。控制器通常形成为ASIC(专用集成电路)，并且被包含在这样的ASIC中的组件通常取决于特定应用。
关于存储器区102，半导体存储器装置包括易失性存储器装置——诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(其也可以被认为是EEPROM的子集)、铁电体随机存取存储器(“FRAM”)以及磁性电阻式随机存取存储器(“MRAM”)；以及能够贮存信息的其它半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以以NAND或NOR配置来配置。
存储器装置可以以任何组合由被动和/或有源元件形成。以非限制性示例的方式，被动半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换贮存器元件——诸如反熔丝、相变材料等；以及可选地包括操纵元件——诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪速存储器装置元件，其在一些实施例中包括具有电荷贮存区域的元件——诸如浮置栅极、导电纳米粒子或电荷贮存电介质材料。
多个存储器元件可以被配置为使得它们串联连接或者使得可以单独访问每个元件。以非限制性示例的方式，在NAND配置(NAND存储器)中的闪速存储器装置通常包含串联连接的存储器元件。NAND存储器阵列可以被配置为使得阵列由多个串的存储器构成，其中一串由共享单个位线并且可以作为一组被访问的多个存储器元件构成。可替换地，存储器元件可以被配置为使得每个元件被独立地访问，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以以其它方式配置。
位于基板中和/或之上的半导体存储器元件可以被布置为二维或三维，诸如二维存储器结构或三维存储器结构。
在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器装置级中。通常，在二维存储器结构中，存储器元件被布置在平面中(例如，在x-z方向平面中)，所述平面基本上平行于支撑存储器元件的基板的主表面延伸。基板可以是在其上或在其中形成存储器元件的层的晶片，或者它可以是在存储器元件被形成之后附接到存储器元件的载体基板。作为非限制性示例，基板可以包括诸如硅的半导体。
存储器元件可以以有序的阵列、诸如以多个行和/或列而布置在单个存储器装置级中。但是，存储器元件以非规则的(non-regular)或非正交的配置来列阵(array)。存储器元件每一个可以具有两个或更多电极或接触线，诸如位线和字线。
三维存储器阵列被布置为使得存储器元件占据多个平面或者多个存储器装置级，从而在三维中(即，在x、y和z方向中，其中y方向是基本上垂直的，并且x和z方向基本上平行于基板的主表面)形成结构。
作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器装置级的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为多个垂直的列(例如，基本上垂直于基板的主表面延伸的列，即，在y方向中)，其中每一列具有在每一列中的多个存储器元件。可以在二维配置中布置所述列，例如，在x-z平面中，得到使得元件在多个垂直地堆叠的存储器平面上的存储器元件的三维布置。在三维中的存储器元件的其它配置还可以构成三维存储器阵列。
以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以耦合在一起以在单个水平的(例如，x-z)存储器装置级中形成NAND串。可替换地，存储器元件可以耦合在一起以形成横穿多个水平的存储器装置级的垂直的NAND串。可以设想其它三维配置，其中一些NAND串在单个存储器级中包含存储器元件，而其它串包含跨过多个存储器级的存储器元件。三维存储器阵列也可以以NOR配置中和ReRAM配置设计。
通常，在单片三维存储器阵列中，一个或多个存储器装置级被形成在单个基板之上。可选地，单片三维存储器阵列还可以具有至少部分在单个基板中的一个或多个存储器层。作为非限制性示例，基板可以包括诸如硅的半导体。在单片三维阵列中，构成阵列的每个存储器装置级的层通常被形成在阵列的下层(underlying)存储器装置级的层上。但是，单片三维存储器阵列的邻近的存储器装置级的层可以被共享或者具有在存储器装置级之间的中间层。
然后再次，二维阵列可以被分开形成，并且然后被封装在一起以形成具有存储器的多个层的非单片存储器装置。例如，非单片堆叠的存储器可以通过在分开的基板上形成存储器级并且然后彼此之上堆叠存储器级来构造。基板可以在堆叠之前变薄或者从存储器装置级移除，但是由于存储器装置级最初被形成在分开的基板上，所得到的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以被形成在分开的芯片上并且然后封装在一起以形成芯片堆叠的存储器装置。
通常需要相关联的电路以用于存储器元件的操作以及用于与存储器元件的通信。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可以与存储器元件在相同的基板上和/或在分开的基板上。例如，用于存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的基板上。
将认识到，下述不限于所述的二维和三维示例性结构而是覆盖如这里所述的精神和范围中的所有的相关的存储器结构。
物理存储器结构
图2示意性地示出了非易失性存储器单元。存储器单元10可以由具有电荷贮存单元20的场效应晶体管实现，所述电荷贮存单元20诸如浮置栅极或电荷俘获(电介质)层。存储器单元10还包括源极14、漏极16和控制栅极30。
存在许多商业上成功的非易失性固态存储器装置现今正被使用。这些存储器装置可以采用不同类型的存储器单元，每种类型具有一个或多个电荷贮存元件。
典型的非易失性存储器单元包括EEPROM和闪速EEPROM。此外，存储器装置的示例使用电介质贮存器元件。
实践中，通常通过感测当将参考电压施加到控制栅极时的穿过单元的源极和漏极电极的传导电流来读取单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定的电荷，可以检测关于固定的参考控制栅极电压的相应的传导电流。类似地，可编程到浮置栅极上的电荷的范围定义相应的阈值电压窗口或相应的传导电流窗口。
可替换地，替代于在分区的电流窗口之间检测传导电流，可以对在控制栅极处的测试下的给定存储器状态设置阈值电压并且检测传导电流是否低于或高于阈值电流(单元-读取参考电流)。在一个实现方式中，通过检验传导电流通过位线的电容而放电的速率来实现相对于阈值电流的传导电流的检测。
图3示出了对于浮置栅极可以在任一时间处选择性地贮存的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。通过固定的漏极电压偏压，四条ID相对于VCG的实曲线表示可以编程到存储器单元的浮置栅极上的七个可能的电荷电平中的四个，分别对应于四个可能的存储器状态。作为示例，多个单元的阈值电压窗口的范围可以从0.5V到3.5V。七个可能的编程的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”，以及擦除的状态(未示出)可以通过将阈值窗口分区为每个具有0.5V的间隔的区域来划分。例如，如果如所示使用参考电流、2μA的IREF，则用Q1编程的单元可以被认为在存储器状态“1”中，因为其曲线与IREF在由VCG＝0.5V和1.0V划分的阈值窗口的区域中相交。类似地，Q4在存储器状态“5”中。
如可以从上述描述中看到的，存储器单元贮存状态的越多，其阈值窗口被划分得越精细。例如，存储器装置可以具有存储器单元，所述存储器单元具有范围从–1.5V到5V的阈值窗口。这提供6.5V的最大宽度。如果存储器单元将贮存16个状态，每个状态可以在阈值窗口中占据从200mV到300mV。这在编程和读取操作中将需要更高的精度以便于能够实现需要的分辨率。
NAND结构
图4示意性地示出了组织为NAND串的一串存储器单元。NAND串50包括通过它们的源极和漏极菊花链接的一系列的存储器晶体管M1、M2、…Mn(例如，n＝4、8、16或更高)。一对选择晶体管S1、S2分别控制存储器晶体管链通过NAND串的源极端子54和漏极端子56到外部世界的连接。在存储器阵列中，当源极选择晶体管S1被导通时，源极端子耦合到源极线(见图5)。类似地，当漏极选择晶体管S2被导通时，NAND串的漏极端子耦合到存储器阵列的位线。在链中的每个存储器晶体管10用作存储器单元。它具有电荷贮存元件20以贮存给定量的电荷以便于表示所期望的存储器状态。每个存储器晶体管的控制栅极30允许对读取和写入操作的控制。如将在图5中看到的，一行NAND串的相应的存储器晶体管的控制栅极30全部连接到相同的字线。类似地，选择晶体管S1、S2的每一个的控制栅极32分别通过其源极端子54和漏极端子56提供对NAND串的控制访问。类似地，一行NAND串的相应选择晶体管的控制栅极32全部连接到相同的选择线。
当在NAND串中的寻址的存储器晶体管10在编程期间被读取或验证时，其控制栅极30被供应了合适的电压。同时，在NAND串50中的剩下的未寻址的存储器晶体管通过在其控制栅极上施加足够的电压而被完全导通。以此方式，从单个存储器晶体管的源极到NAND串的源极端子54并且类似的对于单个存储器晶体管的漏极到单元的漏极端子56有效地创建了导电路径。
图5示出了从诸如图4中所示的NAND串50构成的存储器单元的NAND阵列210的示例。沿着NAND串的每一列，诸如位线36的位线耦合到每个NAND串的漏极端子56。沿着每一条(bank)NAND串，诸如源极线34的源极线耦合到每个NAND串的源极端子54。此外，沿着在一条NAND串中的一行存储器单元的控制栅极被连接到诸如字线42的字线。沿着在一条NAND串中的一行选择晶体管的控制栅极被连接到诸如选择线44的选择线。在一条NAND串中的整行的存储器单元可以通过在所述条的NAND串的字线和选择线上的合适的电压来寻址。
图6示出了组织为NAND配置的一页存储器单元被并行感测或编程。图6基本上示出了在图5的存储器阵列210中的一条NAND串50，其中每个NAND串的细节在图4中明确地示出。物理页——诸如页60——是能够被并行感测或编程的一组存储器单元。这可以由感测放大器212的相应的页实现。所感测的结果被锁存在相应的一组锁存器214中。每个感测放大器可以通过位线耦合到NAND串。所述页由共同连接到字线42的该页单元的控制栅极来使能，并且每个单元可以由可通过位线36访问的感测放大器访问。作为示例，当分别感测或编程单元60的页时，感测电压或编程电压与在位线上的合适电压一起被分别施加到公共字线WL3。
存储器的物理组织
闪速存储器和其它类型的存储器之间的一个区别在于单元从擦除的状态编程。就是说，浮置栅极首先清空电荷。编程然后将所期望的量的电荷添加回浮置栅极。它不支持从浮置栅极移除一部分的电荷以从较多地编程的状态变为较少编程的状态。这意味着更新的数据不能覆盖(overwrite)现有的数据，且被写入到之前的未写入的位置。
此外，擦除是从浮置栅极清空所有的电荷，并且一般需要相当可观的时间。由于该原因，逐个单元甚至是逐页擦除将是繁琐并且非常缓慢的。实践中，存储器单元的阵列被分为大量块的存储器单元。如对于闪速EEPROM系统来说常见的，所述块是擦除的单元。就是说，每块包含被一起擦除的最小数量的存储器单元。虽然在块中聚集将被并行擦除的大量的单元将改善擦除性能，但大型尺寸的块还需要处理大量的更新和废弃的数据。
每个块通常被分为多个物理页。逻辑页是包含等于在物理页中的单元的数量的多个位的编程或读取的单元。在每单元贮存一位的存储器中，一物理页贮存一个逻辑页的数据。在每单元贮存两位的存储器中，一物理页贮存两个逻辑页。在物理页中贮存的逻辑页的数量因此反映每单元贮存的位的数量。在一个实施例中，单个页可以被分为分段，并且所述分段可以包含作为基本编程操作而一次写入的最少数量的单元。一个或多个逻辑页的数据通常被贮存在存储器单元的一行中。一页可以贮存一个或多个扇区(sector)。扇区包括用户数据和开销数据。
所有位、全序列MLC编程
图7A–7C示出了编程多个4-状态存储器单元的示例。图7A示出了可编程到分别表示存储器状态“0”、“1”、“2”和“3”的四个不同分布的阈值电压的多个存储器单元。图7B示出了已擦除的存储器的“擦除的”阈值电压的初始分布。图6C示出了在许多存储器单元被编程之后的存储器的示例。实质上，单元初始地具有“擦除的”阈值电压，并且编程将其移动到由验证电平vV1、vV2和vV3划分的三个区中的更高的值。以此方式，每个存储器单元可以被编程到三个编程的状态“1”、“2”和“3”的一个，或者保持在“擦除的”状态中未被编程。随着存储器得到更多的编程，在图7B中示出的“擦除的”状态的初始分布将变窄并且擦除的状态由“0”状态表示。
具有低位和高位的2-位码可以被用于表示四个存储器状态的每一个。例如，“0”、“1”、“2”和“3”状态分别由“11”、“01”、“00”和“10”表示。可以通过在“全序列”模式中感测而从存储器中读取2-位数据，其中通过相对于分别在三个子通道中的读取划分阈值rV1、rV2和rV3来感测以一起感测这两位。
3-DNAND结构
对传统的二维(2-D)NAND阵列的替换布置是三维(3-D)阵列。相比于沿着半导体晶片的平表面形成的2-DNAND阵列，3-D阵列从晶片表面向上延伸并且通常包括向上延伸的存储器单元的堆叠、或列。各种3-D布置是可能的。在一个布置中，垂直地形成NAND串，其中一端(例如源极)在晶片表面处并且另一端(例如漏极)在顶上。在另外的布置中，NAND串被形成为U-形，使得NAND串的两端可在顶上访问(access)，从而促进这样的串之间的连接。
图8示出了在垂直的方向中延伸的、即在z-方向中、垂直于基板的x-y平面延伸的NAND串701的第一示例。存储器单元被形成在垂直的位线(局部位线)703穿过字线(例如WL0、WL1等)的地方。在局部位线和字线之间的电荷俘获层贮存电荷，这影响由其包围的垂直的位线(沟道)而耦合到字线(栅极)而形成的晶体管的阈值电压。这样的存储器单元可以通过形成字线的堆叠、并且然后蚀刻其中形成存储器单元的存储器空穴来形成。存储器空穴然后与电荷俘获层排列成行(lined)，并且用适当的局部位线/沟道材料(用适当的电介质层以用于隔离)来填充。
至于平面的NAND串，选择栅极705、707位于所述串的任意一端以允许NAND串被选择性地连接到外部元件709、711或者与外部元件709、711隔离。这样的外部元件通常是诸如服务大量NAND串的公共源极线或位线的导电线。垂直的NAND串可以用与平面的NAND串类似的方式来操作，并且SLC和MLC两个操作是可能的。虽然图8示出了具有32单元(0-31)串联连接的NAND串的示例，但是在NAND串中的单元的数量可以是任何合适的数量。为了清楚性而没有示出所有的单元。应理解的是，额外的单元被形成在字线3-29(未示出)与局部垂直位线相交的地方。
不严格的说，可以通过将图5和6的分别的结构50和210向上倾斜以垂直于x-y平面来形成3DNAND阵列。在该示例中，每个y-z平面对应于图6的页结构，其中m个这样的平面在不同的x位置处。(全局)位线(BL1-m)每一个从顶部穿过到相关联的感测放大器SA1-m。字线(WL1-n)以及源极和选择线SSL1-n和DSL1-n然后在x方向中延伸，其中NAND串在底部处连接到公共源极线CSL。
图9-12着眼于NAND类型(更具体的“BiCS”类型)的特定单片三维(3D)存储器阵列，其中更具体地，一个或多个存储器装置级被形成在单个基板之上。图9是这样的结构的部分的斜投影，示出了对应于图5中的两个页结构的部分，其中，取决于实施例，这些的每一个可以对应于分开的块或者作为相同的块的不同的“触指(finger)”。这里，替代于位于公共y-z平面中的NAND串，它们在y方向中被挤在一起，使得NAND串在x方向中有些交错。在顶部上，NAND串沿着跨过在x方向中延伸的阵列的多个这样的子区域的全局位线(BL)而连接。这里，全局的公共源极线(SL)还在x方向中穿过多个这样的结构，并且在NAND串的底部处连接到源极，所述NAND串通过用作单个触指的局部公共源极线的局部互联(LI)而连接。取决于实施例，全局的源极线可以跨过阵列结构的整个或者仅部分。相比于使用局部互联(LI)，变化可以包括以U类型结构形成的NAND串，其中串的一部分自己向上向后退(backup)。
图9的右边是来自左边的结构的垂直的NAND串之一的元件的表示。多个存储器单元通过漏极选择栅极SGD在顶部处而连接到相关联的位线BL并且通过相关联的源极选择栅极SDS而连接到相关联的局部源极线LI到全局的源极线SL。通常使选择栅极具有比存储器单元的更大的长度是有用的，其中这可替换地可以通过具有串联的几个选择栅极来实现(如在于2013年6月24日提交的美国专利申请号13/925,662中所描述的)，有助于对层的统一处理。此外，选择栅极可编程以使得其阈值电平被调节。该示例性实施例还包括在端部处的不被用于贮存用户数据的一些虚(dummy)单元，由于它们靠近选择栅极使得它们更加易受干扰。
图10示出了在示例性实施例中的两块的结构的俯视图。示出了两块(BLK0在上、BLK1在下)，每一块具有从左向右延伸的四个触指。每一级(level)的字线和选择栅极线也从左向右延伸，其中相同块的不同触指的字线被共同地连接在“台阶(terrace)”处，并且然后导通以通过在WLTr处的字线选择栅极来接收它们的各个电压电平。在块中的给定的层的字线也可以共同地连接在离开台阶的远端上。所选择的栅极线对于每一级可以是单独的，而不是共同的，以允许触指被单独地选择。位线被示出为上下延伸该页并且连接到感测放大器电路上，其中，取决于实施例，每个感测放大器可以对应于单个位线或者被多工复用到几条位线。
图11示出了也是具有四个触指的一块的侧视图。在该示例性实施例中，在NAND串的任意一端的选择栅极SGD和SGS由四层形成，在其间具有字线WL，全部被形成在CPWELL之上。通过设置其选择栅极到VSG电平来选择给定的触指，并且根据操作来偏压字线，其中所述操作诸如用于被选择的字线的读取电压(VCGRV)以及用于未选择的字线的读取-通过电压(VREAD)。然后，未选择的触指可以通过相应地设置其选择栅极而被截止。
图12示出了单个单元的一些细节。电介质核在垂直的方向中延伸，并且由沟道硅层围绕，所述沟道硅层进而由隧道电介质(TNL)并且然后由电荷俘获电介质层(CTL)围绕。在这里，单元的栅极由钨形成，其由金属阻挡层围绕并且通过阻挡氧化层(BLK)以及高K层而与电荷俘获层分开。
可编程晶体管的擦除
擦除的目标是清除在电荷-俘获层中收集的电子。通过将沟道升高到高电压，并且向栅极施加低电压，创建了电场。电子被推出到电荷俘获层之外回到多晶硅中。这在图13中示意性地示出，其中0.5V和20V的示例值被分别施加到晶体管的栅极和沟道。
存在当希望可以擦除在擦除过程中被升高到高电压的共享的多晶硅上的一些但不是全部的单元或其它可编程晶体管的情况。例如，上述BiCS结构使用可编程选择栅极，以及当擦除块的数据单元时，可能不希望擦除块的任何选择栅极或虚字线(即，字线，通常不贮存用户数据的端字线或字线组)。图14A和14B示出了具有一些示例电压的两个情况。图14A示出了擦除使能的情况，其中通过将低电压施加到栅极，创建了强电场，并且在电荷俘获层中的电子被推回到多晶硅中。图14B着眼于擦除禁止的情况：通过将高电压施加到栅极，没有电场或者非常弱的电场被创建，并且电场不够强以将电子推出电荷俘获层之外，从而所述单元保持相同。
如分别在图14D和14C中所示的，用于3D/BiCS-型的存储器的擦除过程不同于用于2DNAND型的存储器的擦除过程。在3D/BiCS中，没有主体(body)，导致沟道必须被穿过，并且沟道由空穴组成。
为了禁止可编程晶体管的擦除，无论存储器单元还是选择栅极，高电压被施加到相应的控制线(字线或选择栅极线)。这可以通过直接偏压或者耦合来实现。图15A和15B示出了直接偏压的情况。如在图15A中示意性地示出的，字线503通过由晶体管505表示的译码电路而连接到输入线。字线电容性地耦合到阱结构。为在字线上设置擦除禁止电压(在该示例中15V)，将电压施加到输入线上，并且将相对较高的通过(pass)电压VERAH施加到译码晶体管503的栅极以将电压从输入线完全地传递到字线。当CP阱电压被设置为擦除电压VERA(在该示例中＝23V)时，将字线(或选择线)如此偏压。图15B示出了各种波形。
图15A和15B示出了耦合的情况。图15A再次示出了通过由晶体管505表示的译码电路而连接到输入线的字线503。字线电容性地耦合到阱结构。晶体管505与NAND串或块的其它字线和选择线共享译码，使得505的栅极和共享译码的其它线需要被设置得足够高以在选择的IN线上传递低电压(诸如0-3V)。这里，5V被施加到块选择(BLKSEL)晶体管的栅极。IN线再次处于较高的电压(这里V＝15)，但是一旦在字线上的电压大于BLKSET减505的阈值电压，WL>5V-Vt，块选择晶体管将截止，使得字线(或选择线)浮置。由于电容性耦合到阱，因为字线浮置，随着CPWELL升高，它也将耦合字线或选择线以被擦除禁止。
直接偏压布置具有字线电压被准确地设置为直接地偏压的优点，但是具有选择晶体管栅极需要被置于引入高压力电平(highstresslevel)并且消耗功率的高电压电平的缺点。耦合布置引起较小的压力并且消耗较少的功率，但是由于最终电压取决于CPWELL和控制线之间的耦合比，因此较不准确；并且如果字/选择线电平不准确，则晶体管可能被擦除或者经受电介质击穿。
如关于图17示意性的示出的，该字线到字线的耦合比的变化可能在3D/BiCS类型存储器的垂直NAND布置中特别显著。由于存储器空穴的宽度变化，电容可以在顶部的字/选择线(其中耦合比可以类似是75％)和在底部的字/选择线(其中耦合比可以类似是50-60％)之间变化。底部的线可以具有非常低的耦合比，使得难以耦合到期望的擦除禁止电平。因此，该情形在数据字线将被擦除、但是选择栅极、虚字线或者两者由于它们是最顶部的和最底部的线而不被擦除的情况中特别严重。(在顶部和底部字线之间的这种变化也可能影响读取和编程操作，如在美国专利申请号14/328,018；14/486,152；和14/508,352中进一步讨论的。)
用于擦除禁止的时域斜升率控制
如上所述，垂直地布置的NAND存储器、诸如BiCS类型在顶部的和在底部的字/选择线之间的电容有很大的区别。此外，在底部的处的线可以具有低的耦合比，使得在耦合擦除期间的字线电压电平难以变得准确以及带来高电压电平。本章节着眼于用于处理问题的技术。
进一步考虑耦合擦除，并且参照图18A的布置，其中图18A再次示出了电容性耦接到阱并且通过块译码开关505连接到输入线501的字线503，关于图18B所述的一个方法是当CPWELL升高到Vdetect电平以上时将IN保持在VSS处。当CPWELL>Vdetect时，标志将变为高。当CPWELL>Vdetect时，IN将升高到比BLKSEL更高的电压，由于(BLKSEL–IN)<Vt，截止在该侧的晶体管，其中Vt是块选择晶体管505的阈值电压。字线将初始地充电到BLKSEL-Vt，然后WL将由CPWELL耦合到其最终的电平，其中字线被耦合的量由耦合比确定。
该布置有一些限制。第一个是Vdetect电平必须大于(BLKSEL-Vt)。如果不是，则当字线充电到(BLKSEL-Vt)时，它将高于CPWELL；并且如果WL>CPWELL，沟道不能通过空穴。此外，擦除的字线电压可能为0V，并且由于电介质击穿其邻近者不能过高。该布置的另一限制是其具有对Vt的直接的依赖，因此取决于特定装置的工艺角(processcorner)，Vt将改变，并且这将对最终电平具有直接的影响。此外，由于第一个限制，字线的最终电平可能不够高。
为改善该情况，本章节介绍使用时间延迟以建立在阱上的VERA电平和字/选择线电压之间的电压差(差值，Delta)的耦合擦除的方法。它还使用斜升率控制使得输入信号将以与VERA相同的斜率斜升。更具体地，对于将被擦除禁止的晶体管，IN电平的升高被延迟，直到CPWELL达到某个差值，在此之后IN以与CPWELL相同的斜率升高。字/选择线将被直接地偏压，直到IN达到BLKSEL-Vt，在此之后WL耦合到如由耦合比确定的其最终的电平。
图19A示出了将附接到NAND串的字线和选择线，其中仅示出了最末端上的漏极和源极选择线(SGD、SGS)以及一对中间的字线。这些线全部电容性地耦合到阱，并且通过块选择晶体管连接到它们相应的IN线，诸如通过SGD线905的开关903连接的IN线901。(在具有多个源极和/或漏极选择栅极的布置下，多于一个晶体管可以是IN线并且也可能是开关)。译码电路907连接到块选择晶体管的栅极，并且IN电平以及阱电压由驱动器909提供。在该示例中，选择栅极将被擦除禁止，并且中间的字线将被擦除。因此，字线使得它们相应的IN线设置为低的擦除使能电压，其中该电平足够低以充分地传递到字线。
图19B示出了相对于被施加到阱的擦除电压VERA而延迟IN值。在一时间延迟之后，IN斜升并且只要它低于BLKSEL-Vt，它将在相应的字或选择栅极线上设置电平。一旦达到BLKSEL-Vt，开关断开，并且然后所述线如虚线所示地被拉高到下面的电平：
V＝(VERA-(BLKSEL-Vt)-Delta)*Cr+BLKSEL-Vt
＝(VERA-Delta)*Cr+(1-Cr)*(BLKSEL-Vt)，
其中Cr是耦合比。在图19B中，示出耦合的虚线示出了对于不同延迟但是对于相同耦合比的情况。因此，具有不同的耦合比的线可以使用不同的延迟以得到相同的电平。在图19B中，一旦达到BLKSEL-Vt，IN的值不被示出，因为开关在该点断开，但是其可以继续到BLKSEL，作为方便的值或者某个较低的电平，该方便的值或者某个较低的电平因为对所有的开关需要其至少是BLKSEL-Vt，因此被偏移到诸如BLKSEL-1/2Vt的某个较低的电平。
返回图19A，在两个示出的字线将被擦除同时禁止两个示出的选择栅极的情况下，使用该示例。在BiCS的示例中，如上关于图17所讨论的，NAND串的底部通常具有比顶部处更低的耦合比；并且由于选择栅极处于NAND串的端部，源极和漏极侧选择栅极之间的耦合比的区别可能是显著的。因此，在漏极侧处的IN1具有比在源极处的IN0更长的延迟。这在图19C处示出。
在图19A-C的示例中，字线被选择为被擦除，而选择栅极被擦除禁止，但是可以选择选择栅极和字线(保持数据的那些和虚字线两者)的各种组合。就对于不同的字线和选择线的延迟的量来说，这些不需要单独地设置，而是以邻近的组设置：例如，所有的源极侧选择线可以使用相同的延迟，并且所有的漏极侧选择线可以使用共同的(但是不同于在源极侧的)延迟；并且如果期望的是擦除禁止字线，邻近的字线的区域的所有的字线的延迟可以具有共同的值。可替换地，如果期望特别准确的耦合擦除，可以单独地设置延迟，但是以能够为每个字/选择线产生合适的值为代价。可以基于装置特征来确定各种延迟值。
在该布置下，没有Vdetect需要大于(BLKSEL-Vt)的在上文中关于图18B讨论的那种限制。对差值(delta)没有限制，所以它可以被调节以提供所需要的最终的电平。此外，字和选择线电平将低于CPWELL电平，使得沟道保持用于整个串的其导电性。
此外，如在上述等式中可以看到，块选择晶体管的阈值电压的拐点(corner)对文件电平具有减小的影响，因为其乘以了(1-Cr)。由于耦合比(Cr)通常相对较高，因此Vt值对最终的电平具有较小的影响。相对于图18B的布置的另外的优点在于，由于不需要检测阱电平以便于确定何时升高IN的电路，减少了面积的要求。
结论
为了说明和描述的目的呈现了前述相似的描述。并不意欲是穷举性的或者将上述限制到所公开的精确形式。鉴于上述教导许多修改和变化是可能的。所述的实施例被选择以便于解释所涉及的原理以及其实际应用，从而使他人能够最佳地使用各种实施例并且具有适用于所构思的特定使用的各种修改。所意欲的是，所述范围由所附权利要求定义。

Claims (30)

1.一种非易失性存储器电路，包括：
一串多个串联连接的可编程阈值晶体管，被形成在公共沟道结构上；
多个控制线，沿着所述多个控制线连接所述可编程阈值晶体管的控制栅极；
驱动器电路，可连接到所述控制线以及可连接到所述沟道结构；
多个输入线，连接到所述驱动器电路；
多个共同控制的译码晶体管，通过其所述驱动器电路可选择地通过所述输入线可连接到所述控制线；以及
译码器电路，可连接到所述译码晶体管的控制栅极，其中所述输入线的每一个通过所述译码晶体管中的相应的一个译码晶体管而连接到所述控制线中的相应的一个，
其中，当对所述串进行擦除操作时，所述译码电路将选择电压施加到所述共同控制的译码晶体管的栅极，并且，
其中，通过所述译码晶体管导通，所述驱动电路：
将擦除使能电压施加到通过所述译码晶体管中的相应的译码晶体管而连接到被选择用于擦除的可编程阈值晶体管的控制栅极的所述输入线，
将斜升到擦除电平的电压施加到所述沟道结构，并且
对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的译码晶体管而连接的所述输入线，其中在延迟之后，所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的译码晶体管的电平，其中延迟的量是取决于在施加所述擦除禁止电压的所述串中的所述可编程阈值晶体管的位置的多个值之一。
2.如权利要求1所述的非易失性存储器电路，其中被选择为不被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择用于擦除的所述可编程阈值晶体管包含存储器单元。
3.如权利要求1所述的非易失性存储器电路，其中被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择用于擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。
4.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含存储器单元。
5.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为不被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。
6.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。
7.如权利要求1所述的非易失性存储器电路，其中所述擦除禁止电压至少斜升到施加到所述共同控制的译码晶体管的栅极的选择电压。
8.如权利要求1所述的非易失性存储器电路，其中所述擦除禁止电压斜升到在施加到所述共同控制的译码晶体管的栅极的选择电压之下的电平偏移，其中所述偏移与所述共同控制的译码晶体管的阈值电压有关。
9.如权利要求1所述的非易失性存储器电路，其中所述存储器电路是单片二维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的单个物理级中并且包含电荷贮存介质。
10.如权利要求9所述的非易失性存储器电路，其中沟道结构在所述基板中。
11.如权利要求1所述的非易失性存储器电路，其中存储器电路是单片三维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的多个物理级中并且包含电荷贮存介质。
12.如权利要求11所述的非易失性存储器电路，其中所述串被形成在阱结构之上并且相对于所述基板在垂直的方向中延伸，并且其中所述驱动电路通过所述阱结构将斜升到擦除电平的电压施加到所述沟道结构。
13.如权利要求1所述的非易失性存储器电路，其中在多个串联连接的可编程阈值晶体管的串的漏极侧上的所述可编程阈值晶体管的延迟的量大于在多个串联连接的可编程阈值晶体管的串的源极侧上的所述可编程阈值晶体管的延迟的量。
14.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元。
15.如权利要求1所述的非易失性存储器电路，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的一个或多个第一选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含一个或多个第二选择栅极晶体管。
16.一种操作非易失性存储器电路的方法，所述非易失性存储器电路具有被形成在公共沟道结构上的一串多个串联连接的可编程阈值晶体管，并且具有沿控制线连接的控制栅极，所述控制线通过多个共同控制的译码晶体管连接到多个输入线，所述方法包括：
对所述串进行擦除操作，包括：
将选择电压施加到所述共同控制的译码晶体管的栅极；以及
当施加所述选择电压到所述共同控制的译码晶体管的栅极时：
将擦除使能电压施加到通过所述译码晶体管中的相应的译码晶体管而连接到被选择用于擦除的一个或多个可编程阈值晶体管的所述控制栅极的所述输入线；
向所述沟道结构施加斜升到擦除电平的电压；以及
对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的译码晶体管而连接的所述输入线，
其中在延迟之后所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的译码晶体管的电平，其中延迟的量是取决于向其施加所述擦除禁止电压的可编程阈值晶体管在串中的位置的多个值之一。
17.如权利要求16所述的方法，其中被选择为不被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择用于擦除的所述可编程阈值晶体管包含存储器单元。
18.如权利要求16所述的方法，其中被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择用于擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。
19.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含存储器单元。
20.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为不被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。
21.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含虚拟的存储器单元，并且被选择为不被擦除的所述可编程阈值晶体管包含被用于贮存用户数据的存储器单元。
22.如权利要求16所述的方法，其中在多个串联连接的可编程阈值晶体管的串的漏极侧上的所述可编程阈值晶体管的延迟的量大于在多个串联连接的可编程阈值晶体管的串的源极侧上的所述可编程阈值晶体管的延迟的量。
23.如权利要求16所述的方法，其中所述擦除禁止电压至少斜升到施加到所述共同控制的译码晶体管的栅极的选择电压。
24.如权利要求16所述的方法，其中所述擦除禁止电压斜升到在施加到所述共同控制的译码晶体管的栅极的选择电压之下的电平偏移，其中所述偏移与所述共同控制的译码晶体管的阈值电压有关。
25.如权利要求16所述的方法，其中所述存储器电路是单片二维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的单个物理级中并且包含电荷贮存介质。
26.如权利要求25所述的方法，其中沟道结构在所述基板中。
27.如权利要求16所述的方法，其中存储器电路是单片三维半导体存储器装置，其中所述可编程阈值晶体管被布置在硅基板之上的多个物理级中并且包含电荷贮存介质。
28.权利要求27所述的方法，其中所述串被形成在阱结构之上并且相对于所述基板在垂直的方向中延伸，并且其中所述驱动电路通过所述阱结构将斜升到擦除电平的电压施加到所述沟道结构。
29.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含虚拟的存储器单元。
30.如权利要求16所述的方法，其中被选择为被擦除的所述可编程阈值晶体管包含所述串的一个或多个第一选择栅极晶体管，并且被选择为不被擦除的所述可编程阈值晶体管包含一个或多个第二选择栅极晶体管。
CN201510815119.9A 2014-12-18 2015-11-23 非易失性存储器电路和操作该非易失性存储器电路的方法 Active CN105719695B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/574,832 US9361990B1 (en) 2014-12-18 2014-12-18 Time domain ramp rate control for erase inhibit in flash memory
US14/574,832 2014-12-18

Publications (2)

Publication Number Publication Date
CN105719695A true CN105719695A (zh) 2016-06-29
CN105719695B CN105719695B (zh) 2020-03-31

Family

ID=56083207

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510815119.9A Active CN105719695B (zh) 2014-12-18 2015-11-23 非易失性存储器电路和操作该非易失性存储器电路的方法

Country Status (3)

Country Link
US (2) US9361990B1 (zh)
CN (1) CN105719695B (zh)
DE (1) DE102015117496A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113168873A (zh) * 2019-06-27 2021-07-23 桑迪士克科技有限责任公司 非易失性存储器的位线升压

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354737B2 (en) 2017-06-22 2019-07-16 Western Digital Technologies, Inc. Non-volatile memory sub-block erasure disturb management scheme
US10984871B2 (en) 2017-11-22 2021-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of erasing the same
KR102341260B1 (ko) 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
WO2022188057A1 (en) * 2021-03-10 2022-09-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device erase operation

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1503268A (zh) * 2002-11-27 2004-06-09 株式会社瑞萨科技 可稳定地进行数据写入的存储装置
CN1910701A (zh) * 2003-12-05 2007-02-07 桑迪士克3D公司 包含对各个存储单元的多写入脉冲编程的nand存储阵列及其操作方法
JP2011222085A (ja) * 2010-04-09 2011-11-04 Toshiba Corp 不揮発性半導体記憶装置及びその試験方法
CN103226973A (zh) * 2012-01-30 2013-07-31 群联电子股份有限公司 Nand快闪存储器单元、nand快闪存储器阵列及其操作方法
US20130229871A1 (en) * 2011-09-26 2013-09-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
CN103578552A (zh) * 2012-08-10 2014-02-12 三星电子株式会社 用可变存储单元状态定义的非易失性存储器件和操作方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
US5343063A (en) 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5661053A (en) 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6958936B2 (en) * 2003-09-25 2005-10-25 Sandisk Corporation Erase inhibit in non-volatile memories
US7177190B2 (en) * 2004-11-26 2007-02-13 Aplus Flash Technology, Inc. Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US7408804B2 (en) * 2005-03-31 2008-08-05 Sandisk Corporation Systems for soft programming non-volatile memory utilizing individual verification and additional soft programming of subsets of memory cells
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7499317B2 (en) * 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7535766B2 (en) * 2006-10-13 2009-05-19 Sandisk Corporation Systems for partitioned soft programming in non-volatile memory
US8072811B2 (en) * 2008-05-07 2011-12-06 Aplus Flash Technology, Inc, NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array
US8369158B2 (en) * 2009-12-23 2013-02-05 Micron Technology, Inc. Erase operations and apparatus for a memory device
JP5378255B2 (ja) 2010-02-02 2013-12-25 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
KR101742790B1 (ko) 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
US8897070B2 (en) 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US8988941B2 (en) 2012-12-18 2015-03-24 SanDisk Tehcnologies Inc. Select transistor tuning
WO2014137928A2 (en) * 2013-03-04 2014-09-12 Sandisk Technologies Inc. Dynamic erase depth for improved endurance of non-volatile memory
JP5678151B1 (ja) * 2013-09-18 2015-02-25 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその制御方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1503268A (zh) * 2002-11-27 2004-06-09 株式会社瑞萨科技 可稳定地进行数据写入的存储装置
CN1910701A (zh) * 2003-12-05 2007-02-07 桑迪士克3D公司 包含对各个存储单元的多写入脉冲编程的nand存储阵列及其操作方法
JP2011222085A (ja) * 2010-04-09 2011-11-04 Toshiba Corp 不揮発性半導体記憶装置及びその試験方法
US20130229871A1 (en) * 2011-09-26 2013-09-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
CN103226973A (zh) * 2012-01-30 2013-07-31 群联电子股份有限公司 Nand快闪存储器单元、nand快闪存储器阵列及其操作方法
CN103578552A (zh) * 2012-08-10 2014-02-12 三星电子株式会社 用可变存储单元状态定义的非易失性存储器件和操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113168873A (zh) * 2019-06-27 2021-07-23 桑迪士克科技有限责任公司 非易失性存储器的位线升压

Also Published As

Publication number Publication date
US9361990B1 (en) 2016-06-07
DE102015117496A1 (de) 2016-06-23
US9490020B2 (en) 2016-11-08
CN105719695B (zh) 2020-03-31
US20160260488A1 (en) 2016-09-08
US20160180939A1 (en) 2016-06-23

Similar Documents

Publication Publication Date Title
US9922716B2 (en) Architecture for CMOS under array
CN105895160B (zh) 具有减少的读取干扰的边界字线搜索和开放的块读取方法
US10014063B2 (en) Smart skip verify mode for programming a memory device
US9721652B2 (en) State dependent sensing for wordline interference correction
US9318209B1 (en) Digitally controlled source side select gate offset in 3D NAND memory erase
US9711229B1 (en) 3D NAND with partial block erase
US8897070B2 (en) Selective word line erase in 3D non-volatile memory
US9978456B2 (en) Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349458B2 (en) Biasing of unselected blocks of non-volatile memory to reduce loading
CN105845181B (zh) 感测期间的字线突跳：修整和相邻的字线
KR20160019848A (ko) 서브 블록 이레이즈
US20160012903A1 (en) Segmentation of Blocks for Faster Bit Line Settling/Recovery in Non-Volatile Memory Devices
US9318204B1 (en) Non-volatile memory and method with adjusted timing for individual programming pulses
CN105719695A (zh) 用于在闪速存储器中的擦除禁止的时域斜坡率控制
CN110800059A (zh) 减小选择栅极阈值电压移位的电场
JP5468489B2 (ja) 半導体記憶装置の動作方法
US9595338B2 (en) Utilizing NAND strings in dummy blocks for faster bit line precharge
US9947395B2 (en) Programming techniques for non-volatile memories with charge trapping layers
CN105810249A (zh) 用于非易失性存储器装置的操作参数的快速适应性整理
US10978152B1 (en) Adaptive VPASS for 3D flash memory with pair string structure
US10910069B2 (en) Manage source line bias to account for non-uniform resistance of memory cell source lines
CN106796817A (zh) 对漏极侧字线进行编程以减少编程干扰和电荷损失
US9569143B1 (en) In block data folding for 3D non-volatile storage
US11107540B1 (en) Program disturb improvements in multi-tier memory devices including improved non-data conductive gate implementation

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: texas

Applicant after: DELPHI INT OPERATIONS LUX SRL

Address before: texas

Applicant before: Sandisk Corp.

COR Change of bibliographic data
GR01 Patent grant
GR01 Patent grant