CN103578552A - 用可变存储单元状态定义的非易失性存储器件和操作方法 - Google Patents

Abstract

本发明涉及使用可变存储单元状态定义的非易失性存储器件和操作方法。一种操作非易失性存储器件的方法包括连续地编程存储单元而不物理擦除该存储单元。每次对存储单元的连续编程使用不同的擦除状态区来指示该存储单元的擦除状态。

Description

用可变存储单元状态定义的非易失性存储器件和操作方法

相关申请的交叉引用

本专利申请要求于2012年8月10日提交的韩国专利申请第10-2012-0087834号的优先权，其全部内容通过引用合并于此。

技术领域

本发明构思涉及半导体存储器件和对半导体存储器件编程的方法。更具体地，本发明构思涉及包括非易失性存储单元的半导体存储器件以及用于该半导体存储器件的编程方法。在特定实施例中，本发明构思涉及具有非易失性存储单元的三维（3D）存储单元阵列的半导体存储器件和用于该半导体存储器件的编程方法。

背景技术

通常可以根据半导体存储器件的工作性质将半导体存储器件分类为易失性的或非易失性的。易失性存储器件在没有施加电力时丢失存储的数据，而非易失性存储器件即使在不再施加电力时也能保持存储的数据。

存在各种非易失性存储器件，包括例如掩膜型只读取存储器（maskread-only memory，MROM）、可编程只读取存储器（PROM）、可擦除可编程只读取存储器（EPROM）和电可擦除可编程只读取存储器（EEPROM）。

闪速存储器是一种具体类型的EEPROM，其已被采用以在多种多样的数字系统中使用，如计算机、蜂窝电话、PDA、数码相机、摄像录像机、话音记录器、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等等。使闪速存储器在现代电子设备中被广泛使用的一个因素是其高数据密度。数据密度可以被理解为存储器件或存储系统所占用的每单位面积能够存储的数字数据比特的数量。

近来对于进一步增加诸如闪速存储器件的非易失性存储器件的数据密度的努力已经导致所谓的多电平存储单元（multi-level memory cell，MLC）以及相关的编程技术的发展和使用。一般使用术语“多电平存储单元”或“MLC”来表示能够存储（具体来说是意图存储）多于一个比特的二进制数据的一类非易失性存储单元。相反，“单电平存储单元”或“SLC（single-level memorycell）”被设计为，具体来说是可操作以存储仅仅一比特的二进制数据（例如，“1”或“0”）。在某些应用中，MLC和SLC之间的区别更多的涉及应用于存储单元的具体的编程、擦除和/或读取技术，而不是存储单元的物理结构。尽管如此，提供具有MLC而非SLC的非易失性存储单元阵列已经导致总体数据密度的显著增加。

最近进一步增加诸如闪速存储器件的非易失性存储器件的数据密度的其他努力已经导致所谓的三维（3D）存储单元阵列的发展。历史上，存储单元阵列被实现为存储单元、字线和位线的平面（2D）排列。然而，3D存储单元阵列本质上是堆叠多个2D存储单元阵列，从而提高了作为结果的结构的数据密度。

传统上理解特定类型的非易失性存储单元在被编程和/或擦除超过规定循环数量后会经历操作压力（operational stress）或疲劳。这种“损耗的（worn）”非易失性存储单元不能可靠地存储和提供数据。

发明内容

在一个实施例中，本发明构思提供一种用于包括主区域和缓存区域的非易失性存储器的编程方法，该方法包括：根据擦除状态和编程状态之一使用单比特编程操作在缓存区域的非易失性存储单元中编程第一数据；使存储在该非易失性存储单元中的第一数据无效；以及之后重新定义擦除状态。

在另一个实施例中，本发明构思提供一种非易失性存储器件的操作方法，该方法包括；使用一组第一到第M擦除状态当中的第N擦除状态、以及一组第一到第M编程状态当中的第N编程状态，在非易失性存储单元中编程第一数据，其中，“N”是范围从1到M的整数；确定对非易失性存储单元发生了擦除重新定义事件；将第N擦除状态重新定义为第（N+1）擦除状态；将第N编程状态重新定义为第（N+1）编程状态；以及在非易失性存储单元中编程第一数据之后，在物理擦除该非易失性存储单元之前，根据第（N+1）擦除状态和第（N+1）编程状态在非易失性存储单元中编程第二数据。

在另一个实施例中，本发明构思提供一种用于非易失性存储器件的操作方法，包括：对非易失性存储单元进行连续编程而不物理地擦除该存储单元，其中，对存储单元的每次连续编程使用相应地扩展的擦除状态区来指示该存储单元的擦除状态。

在另一个实施例中，本发明构思提供一种非易失性存储器，包括：第一存储器，其包括根据多条字线和多条位线排列的非易失性存储单元的阵列；以及第二存储器，其存储第一存储器的非易失性存储单元的状态信息，该状态信息定义具有第一擦除状态区的第一擦除状态和具有比第一擦除状态区宽的第二擦除状态区的第二擦除状态。

在另一个实施例中，本发明构思提供一种非易失性存储器，包括：控制逻辑，其响应于状态信息控制第一编程操作和第二编程操作的连续执行；非易失性存储单元的存储单元阵列；以及电压生成器，其在控制逻辑的控制下操作，在第一编程操作期间提供第一编程电压以根据第一擦除状态编程被选非易失性存储单元，并且在第二编程操作期间提供高于第一编程电压的第二编程电压以根据不同于第一擦除状态的第二擦除状态编程被选非易失性存储单元。

在另一个实施例中，本发明构思提供一种存储系统，包括：非易失性存储器件；以及控制器，其被配置成根据所存储的状态信息控制非易失性存储器件的操作，其中，状态信息为非易失性存储器件的非易失性存储单元定义具有第一擦除状态区的第一擦除状态和具有比第一擦除状态区宽的第二擦除状态区的第二擦除状态，该控制器还被配置成进行控制以使用第一擦除状态针对被选非易失性存储单元执行第一编程操作、以及使用第二擦除状态针对非易失性存储单元执行第二编程操作，在第一编程操作之后，在被选非易失性存储单元的物理擦除之前，第二编程操作连续地执行。

附图说明

下面将参照附图描述本发明构思的特定实施例。

图1是图示在非易失性存储器件的缓存区域中执行的擦除操作的框图。

图2是图示根据本发明构思的一些实施例的非易失性存储器件的框图。

图3是图示可以结合到图2的非易失性存储器件中的三维（3D）存储单元阵列的一个可能的例子的透视图。

图4是进一步图示图3的3D存储单元阵列的一个存储块的透视截面图。

图5是图4的存储块的等效电路图。

图6是概述根据本发明构思的实施例的非易失性存储器件的操作方法的流程图。

图7是概述根据本发明构思的另一个实施例的非易失性存储器件的操作方法的流程图。

包括图8A、图8B和图8C的图8是进一步图示根据本发明构思的实施例的特定控制方法的概念图。

图9是概述根据本发明构思的再一个实施例的非易失性存储器件的操作方法的流程图。

图10是进一步图示图9的流程图中扩展擦除状态区的步骤的一个例子的流程图。

图11是进一步图示图9的流程图中擦除存储单元的步骤的一个例子的流程图。

图12是进一步图示根据本发明构思的实施例的重新定义擦除状态区的特定方法的概念图。

图13是图示可以在本发明构思的特定实施例中用于编程非易失性存储单元的可能的编程电压和验证电压的电压图。

图14是进一步图示根据本发明构思的实施例的特定编程方法的概念图。

图15是进一步图示根据本发明构思的实施例的特定编程方法的概念图。

图16是图示根据本发明构思的实施例的非易失性存储器件的框图。

图17是图示根据本发明构思的另一个实施例的非易失性存储器件的框图。

图18是图示根据本发明构思的实施例的存储系统的框图。

图19是图示根据本发明构思的特定实施例的存储系统的框图。

图20是图示根据本发明构思的特定实施例的固态驱动器（solid statedrive，SSD）的框图。

图21是图示根据本发明构思的特定实施例的存储卡的框图。

图22是图示根据本发明构思的特定实施例的计算系统的框图。

具体实施方式

现在将参照附图描述本发明构思的特定实施例的一些附加细节。然而，本发明构思可以以许多不同的形式来具体实现，不应被解释为仅仅局限于所图示的实施例。相反，提供这些实施例作为例子，以使本公开全面和完整，并充分地向本领域技术人员传达本发明构思的概念。从而，关于一些图示的实施例可能不会具体描述传统的已理解的过程、元件和技术。除非另作说明，否则贯穿附图和说明书使用相同的参考数字和标记来表示相同或相似的元件。

将会理解，尽管此处可能使用词语“第一”、“第二”、“第三”等等来描述不同的元件、组件、区、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区、层或部分与另一个元件、组件、区、层或部分区分开来。因而，下面讨论的第一元件、第一组件、第一区、第一层或第一部分也可以被称为第二元件、第二组件、第二区、第二层或第二部分而不会偏离本发明构思的教导。

为了便于描述，此处可能使用空间关系词，如“在...之下”、“下方”、“下”、“下面”、“上方”、“上”等等，来描述图中示出的一个元件或特征与另外的元件或特征的关系。将会理解，所述空间关系词意图涵盖除了附图中描绘的方向之外的、器件在使用或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”、“之下”或“下面”的元件的方向将变成在所述其他元件或特征的“上方”。因而，示例性词语“下方”和下面”可以涵盖上方和下方两个方向。可以使器件具有其他方向（旋转90度或其他方向），而此处使用的空间关系描述词应做相应解释。另外，还将理解，当一层被称为位于两层“之间”时，它可以是所述两层之间唯一的层，或者也可以存在一个或多个居间的层。

此处使用的术语仅仅是为了描述特定实施例，并非意图限制本发明构思。这里使用的单数形式也意图包括复数形式，除非上下文明确地给出相反指示。还将理解，当在本说明书中使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。此处使用的术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。此外，词语“示例性的”意图表示例子或例示。

将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接”或“耦接”到另一元件或层、或者“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。相反，当一个元件被称为“直接”在另一元件或层之上、“直接连接到”或“直接耦接到”另一元件层、或者“紧邻”另一元件或层时，不存在居间的元件或层。

除非另外定义，否则此处使用的所有术语（包括技术术语和科学术语）所具有的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。

图1是图示在包括指定的“缓存”区域和“主”区域的传统的非易失性存储器件10中运行的擦除操作的一个例子的框图。缓存区域可以用于接收、聚集（aggregate）和临时存储传入数据，而主区域可以用来存储从缓存区域提供的数据。典型地，缓存区域显著小于主区域。

例如，假设构成非易失性存储器件10的存储单元阵列包括64条字线（WL）与主数据区域相关联，而仅有2条WL与缓存区域相关联。进一步假定主区域的非易失性存储单元被作为3比特MLC（或TLC）操作（例如，编程、读取和/或擦除），而缓存区域的非易失性存储单元被作为单比特SLC操作。最后，假定非易失性存储器件10中的每个非易失性存储单元是闪速存储单元，其在重新编程之前必须被擦除。也就是说，在每个闪速存储单元的初始编程之后，对闪速存储单元的每次后续编程都要求预先擦除该闪速存储单元。在这些传统假设之下，对主区域中的3比特闪速MLC的单次擦除要求对缓存区域中的相应SLC进行高达96次的对应擦除。也就是说，擦除主区域的3比特MLC中所存储的每比特数据都要求将缓存区域中相应SLC擦除高达32次。

这个结果显示了传统非易失性存储器件的真实的潜在问题，该传统非易失性存储器件包括具有相对高速的缓存SLC的缓存区域，其向具有相对低速的MLC的主区域传送编程数据。本领域技术人员将认识到，非常频繁地擦除缓存区域中的存储单元例如将使非易失性存储器件的性能迅速退化。对于以擦除时间相对较长为特征的与垂直NAND闪速（vertical NAND flash，VNAND）存储器件相关联的存储单元尤其如此。

考虑到必然导致非易失性存储单元严重损耗的上述和其他的传统存储系统配置和工作参数，本发明构思的实施例提供了要求对构成的非易失性存储单元进行频率较低的物理擦除（或较少的物理擦除）的操作方法和存储系统。此处引入术语“物理擦除”以更好地区别用于对非易失性存储单元重新编程的传统方法。也就是说，本领域技术人员理解，先前编程的非易失性存储单元（即，已经被编程到阈值电压状态、而不是处于擦除状态的非易失性存储单元）必须首先通过施加将非易失性存储单元的阈值电压恢复到擦除状态的特定控制电压而被物理擦除。使用闪速存储单元的例子，可以施加特定控制电压（在现有技术中被定义为具有不同的电平和持续时间）来从闪速存储单元的栅极结构基本上去除（或放电）电荷，从而将闪速存储单元的阈值电压恢复到擦除状态。

相反，本发明构思的特定实施例提供可以被理解为，在连续编程过程中的某个点处，在不得不对非易失性存储单元进行物理擦除之前，对连续编程的非易失性存储单元执行一个或多个“逻辑擦除”。实质上通过重新定义用来对非易失性存储单元进行编程、验证和/或读取的不同状态来完成这样的逻辑擦除。例如，对于非易失性存储单元可以定义1到M个有效擦除状态。在非易失性存储单元的第一次编程过程中，可以使用由非易失性存储单元的可能阈值电压分布的相应第一擦除状态区所指示的第一擦除状态定义。然后，在非易失性存储单元的第二连续编程期间，可以使用由非易失性存储单元的阈值电压分布的相应第二擦除状态区所指示的第二擦除状态定义，该第二擦除状态区不同于第一擦除状态区。通过使用对非易失性存储单元的擦除状态（例如，与SLC中的数据值‘1’相对应的状态）的不同定义，存储系统的控制逻辑避免了在第二次编程操作之前首先物理擦除非易失性存储单元的传统要求。下文中将以一些附加细节来扩展这一概念。

返回参照图1描述的例子，如果许多传统上要求的物理擦除可以被逻辑擦除替代，则不需要以这样的频率物理擦除用于向主区域存储单元传送编程数据的缓存区域存储单元。在连续编程操作期间，缓存存储器的存储单元的擦除和编程状态容易受到定义的影响，因为一旦数据已经被成功传送到主区域的存储单元，就可以使缓存区域的SLC中存储的单比特数据无效。在本文上下文中使用术语“无效”是指实质上允许将所存储的数据看作是冗余的、过时的、不再需要或不再准确的许多事件。这样的事件包括从缓存区域传送数据、将数据复制到新的位置、数据的合并或聚集（例如，垃圾收集）、错误检测，等等。

在任意事件中，一旦“迁移的”数据或“错误的”数据不再被认为是有效的，就可以重新定义缓存区域存储单元的擦除状态和/或编程状态，以便在逻辑上擦除缓存区域存储单元。将在下文中以一些附加的细节来描述重新定义擦除和编程状态的若干可能的方法。

应当注意，本发明构思的范围不仅仅局限于使用缓存存储器的存储器件、存储系统和编程方法。本发明构思的范围也不局限于闪速存储单元以及相关的系统和方法，尽管下文中描述的若干具体实施例假设使用闪速存储单元。

相反，本发明构思的范围覆盖能够重新定义擦除状态和/或编程状态、从而能够省略在至少两个连续编程操作之间对构成的存储单元进行物理擦除操作的所有非易失性存储器件。

例如，在本发明构思的特定实施例中可以获得与应用于存储元数据的存储单元相同的技术效果。本领域技术人员将会理解，元数据被频繁地更新。可以重新定义用于存储元数据的非易失性存储单元的擦除和/或编程状态，以实现充当后续物理擦除的逻辑擦除，而不是响应于每个元数据更新请求都物理地擦除存储单元。用这样的方式，应用于存储元数据的非易失性存储单元的（物理）擦除操作的数量可以显著地减少。

图2是图示根据本发明构思的特定实施例的非易失性存储器件的框图。参照图2，非易失性存储器件100通常包括存储单元阵列110、行译码器120、页缓存130、控制逻辑140和电压生成器150。

存储单元阵列110包括以行和列方向布置在衬底上的多个单元串。每个单元串包括在垂直于衬底的方向上堆叠的多个存储单元。也就是说，可以沿行方向和列方向在衬底上提供存储单元，并且存储单元可以在垂直于衬底的方向上堆叠以形成三维结构。存储单元阵列110包括多个非易失性存储单元，每个非易失性存储单元能够存储每存储单元一个或多个比特。根据本发明的示范性实施例，多个非易失性存储单元中的每一个可以是电荷俘获闪速（CTF）存储单元。

例如，图2的存储单元阵列110可以包括：主数据区域110c，用于存储非易失性存储器件100接收到的数据；缓存区域110b，用于临时存储将要存储在主数据区域110c中的数据；以及元区域110a，用于存储与元信息相关的数据。主数据区域110c的存储单元可以被作为MLC使用（例如，编程、读取和擦除），而缓存区域110b的存储单元和元区域110a的存储单元可以被作为SLC使用。

行译码器120通过多条字线（WL）连接到存储单元阵列110，并且可以被配置成响应于由控制逻辑140提供的控制信号并且响应于从外部提供的地址（ADDR）来操作。也就是说，行译码器120可以被配置为响应于接收到的地址的行地址译码器，其中，行译码器120选择多条字线当中由接收到的地址中的解码的行地址部分所指示的一条或多条字线。

在该配置中，行译码器120能够响应于解码的行地址和从控制逻辑140接收到的控制信号，将由电压生成器150提供的控制电压供应到被选字线和未选字线。例如，行译码器120可以接收通过电压（pass voltage，Vpass）、编程电压（Vpgm）、读取电压（Vread）等等并将其选择性地提供给多条字线。

页缓存130通过多条位线BL连接到存储单元阵列110，并且响应于控制逻辑140提供的控制信号操作，以便从多条位线当中选择一条或多条位线。在特定实施例中，根据定义的架构，页缓存130可以包括连接到一条或多条位线的多个单独的页缓存电路。每个页缓存电路可以包括数据锁存器和重排锁存器（rearrange latch）。

在控制逻辑140的控制下，行译码器120和页缓存130协作以执行编程和读取操作。也就是说，通过由行译码器120选择性地控制字线以及由页缓存130选择性地控制位线，在执行编程操作或读取操作期间可以在存储单元阵列110中选择一个或多个存储单元。如本领域技术人员所理解的，在编程操作期间，可以执行验证读取操作。页缓存130进一步被配置成提供作为读取操作或验证读取操作的结果的读取数据，以及在编程操作期间接收编程数据（DATA）。

由页缓存130接收的编程数据将被写入存储单元阵列110。也就是说，页缓存130可以被用于将数据编程到缓存区域110b，随后将临时存储的编程数据传输到主区域110c和/或元区域110a。可替换地，可以将存储在页缓存130中的编程数据直接写入主区域110c或元区域110a中。可以使用特定的传统上已理解的操作来“打扫”存储单元阵列110的不同区域，所述操作包括（例如）垃圾收集操作、回写（copy-back）操作，等等。

电压生成器150可以被用于在控制逻辑140的控制下生成不同的电压。例如，电压生成器150可以生成通过电压（Vpass）、编程电压（Vpgm）、读取电压（Vread）以及验证电压（Vvfy）。值得注意的是，本发明构思的特定实施例要求，取决于擦除状态定义和/或编程状态的当前定义，在编程、读取和擦除操作期间提供处于许多不同电平之一的这些控制电压中的一个或多个。

控制逻辑140被配置成控制非易失性存储器件100的总体操作（例如，编程、读取和擦除操作）。控制逻辑140可以响应于特定的从外部提供的控制信号（CTRL）和/或命令（CMD）操作。控制逻辑140可以从页缓存130接收验证读取操作的结果，以便例如确定哪些存储单元编程通过或编程失败。

此外，控制逻辑140可以被用于根据擦除状态和/或编程状态的当前定义确定在存储单元阵列110的非易失性存储单元中存储的数据的性质或有效性。例如，在数据无效事件（例如，来自缓存存储器的数据传输或元数据更新请求）之后，控制逻辑140可以被用于重新定义缓存区域存储单元的擦除状态和/或编程状态，以便使缓存区域存储单元在被再次编程之前不需要物理擦除。

在本发明构思的特定实施例中，“重新定义”擦除状态或编程状态的功能将涉及控制逻辑140改变存储在状态寄存器141中的相关状态信息。这样的状态信息可以随后被用于定义在连续编程操作期间使用的控制电压的电平，或被用于在连续读取操作期间解释存储的数据。从而，在本发明构思的特定实施例中，控制逻辑140可以参考一个或多个状态信息的表，和/或控制逻辑140可以改变状态信息寄存器中的一个或多个条目，以便实现擦除状态和/或编程状态的重新定义。此外，由控制逻辑140解释的状态信息可以指示需要对特定非易失性存储单元进行物理擦除操作。

例如，在本发明构思的特定实施例中，控制逻辑140可以扩展指示擦除状态的阈值电压分布的范围。这样，初始定义的在第一编程操作期间指示擦除状态的第一擦除阈值电压分布可以被扩展为更宽的第二擦除状态阈值电压分布，该第二擦除状态阈值电压分布在第一编程操作之后的第二编程操作期间指示擦除状态。实际上，为了提供逻辑擦除操作，增加了非易失性存储单元的总阈值电压分布范围中的擦除状态区，从而避免了执行物理擦除操作的必要性。

当然，非易失性存储单元的总阈值电压分布范围（即，从非易失性存储单元的最小阈值电压到最大阈值电压的范围）确立了擦除状态区可以被扩展的次数的实际限制。一旦达到非易失性存储单元的最大擦除状态区（或最大擦除状态阈值电压分布），下一次重新使用（例如，下一次编程操作）将要求预先物理擦除非易失性存储单元。物理擦除具有将擦除状态的定义返回（或重新初始化）到初始（例如，最窄宽度）的擦除状态阈值电压分布的效果。状态信息也可以被用来定义（或重新定义）与具有重新定义的擦除和/或编程状态的连续编程操作和读取操作相关联的控制电压。

状态信息可以由控制逻辑140管理，并且可以存储在控制逻辑140的状态寄存器141中和/或存储在存储单元阵列110的元区域110a中。可以在逐个页的基础上和/或在逐个存储块的基础上管理包括擦除状态信息、编程状态信息和控制电压信息中的至少一个的状态信息。

因此，根据本发明构思的实施例的像图2的存储系统100的存储系统能够编程存储单元阵列中的一个或多个非易失性存储单元而不需要一对一地执行擦除操作。结果，可以减少应用于非易失性存储单元的擦除操作的频率，从而明显延缓了非易失性存储单元的退化，并且避免了操作速度因传统上应用的许多擦除操作而降低。

图3是图示图2的存储单元阵列110的一个可能的例子的透视图。参照图2和图3，存储单元阵列110包括多个存储块BLK1到BLKz。每个存储块BLK具有三维结构（或垂直结构）。每个存储块BLK可以包括在第一到第三方向上延伸的结构。每个存储块BLK可以包括在第二方向上延伸的多个单元串（未示出）。多个单元串可以沿第一方向和第三方向相互分离。

一个存储块中的单元串连接到多条位线BL、多条串选择线SSL、多条字线WL、一条或多条地选择线GSL、以及公共源极线（未示出）。多个存储块BLK1到BLKz的单元串可以共用多条位线BL。多条位线BL沿第二方向延伸以便被多个存储块BLK1到BLKz共用。

存储块BLK1到BLKz可以被行译码器120选择。行译码器120能够选择存储块BLK1到BLKz当中与接收到的地址ADDR相对应的存储块。在被选存储块中执行编程、读取和擦除操作。将参照图4更详细地描述存储块BLK1到BLKz。

图4是进一步图示图3的存储单元阵列110的一个存储块的透视截面图。参照图4，沿垂直于衬底（SUB）的方向形成第一存储块（BLK1）。在衬底中形成n+掺杂区。在衬底上交替地沉积（deposit）栅电极层和绝缘层。

在栅电极层和绝缘层之间形成信息存储层。在图示的例子中信息存储层包括隧道绝缘层、电荷存储层和阻挡绝缘层。

当在垂直方向上形成栅电极层和绝缘层的图案之后，形成V形柱。柱穿透栅电极层和绝缘层以连接到衬底。柱的内部是填充电介质模式（filing dielectricpattern），并且可以由诸如硅氧化物的绝缘材料构成。柱的外部是垂直有源模式(vertical active pattern)，并且可以由沟道半导体构成。

参照图4图示的例子，存储块BLK1的栅电极层连接到地选择线GSL、多条字线WL1到WL8以及串选择线SSL。存储块BLK1的柱可以连接到多条位线BL1到BL3。在图4中，一个存储块BLK1被图示为具有两条选择线GSL和SSL、八条字线WL1到WL8以及三条位线BL1到BL3，但本发明构思不局限于此。

图5是图4的第一存储块BLK1的等效电路图。参照图5，NAND（与非）串NS11到NS33连接在位线BL1到BL3和公共源极线CSL之间。每个NAND串（例如，NS11）包括串选择晶体管SST、多个存储单元MC1到MC8和地选择晶体管GST。

串选择晶体管SST连接到串选择线SSL1到SSL3。多个存储单元MC1到MC8分别连接到字线WL1到WL8。地选择晶体管GST连接到地选择线GSL。串选择晶体管SST连接到位线BL，并且地选择晶体管GST连接到公共源极线CSL。

参照图5，布置在衬底上方相同“高度”处的字线（例如，WL1）公共连接，并且串选择线SSL1到SSL3相互分离。当对连接到第一字线WL1并且属于NAND串NS11、NS12和NS13的一组存储单元（下文中，“一页”）编程时，第一字线WL1和第一串选择线SSL1被选择。

不管符合本发明构思的实施例的非易失性存储器件的存储单元阵列是2D存储单元阵列还是3D存储单元阵列，都可以根据减少应用于非易失性存储单元的擦除操作的数量的操作方法对构成的非易失性存储单元进行连续编程。

例如，图6是概述根据本发明构思的实施例的非易失性存储器件的操作方法的流程图。参照图6，该操作方法以将第一数据编程到非易失性存储器件的第一非易失性存储单元的相关部分开始（S110）。更具体地，响应于具有包括缓存区域和主区域的存储单元阵列的非易失性存储器件接收到的第一编程命令（或指令）执行第一编程操作，其中，步骤S110使用第一编程电压Vpgm1和相应的第一验证电压Vvfy1在缓存区域的SLC中编程第一数据。

然后，确定第一数据是否已经被成功地从第一非易失性存储单元传输到主区域中的第二非易失性存储单元（S120=是）。假定主区域的第二非易失性存储单元是MLC。确定第一数据被从缓存区域成功传输到主区域有效地使存储在第一非易失性存储单元中的数据无效，并且是多个可能的“数据无效事件”或多个可能的“状态重新定义事件”的一个例子。

从而，当确定了第一数据已经被成功地传输到主区域中的第二非易失性存储单元——其作为第一非易失性存储单元的状态重新定义事件——时，操作方法至少重新定义用于下一次在第一非易失性存储单元中存储数据的擦除状态（S130）。有多种方式来重新定义擦除状态（或编程状态）。在一种方法中，第一（或初始）擦除状态阈值电压分布（假定第一非易失性存储单元的单个在先编程）可以被扩展为第二擦除状态阈值电压分布，该第二擦除状态阈值电压分布比第一擦除状态阈值电压分布宽并且包含该第一擦除状态阈值电压分布。在本发明构思的特定实施例中，第二擦除状态阈值电压分布包含因施加第一编程电压Vpgm1而得到的第一编程状态阈值电压分布。因此，这个结果使得必需相应地将编程状态从第一编程状态阈值电压分布重新定义为更高的（在第二擦除状态阈值电压分布之外）第二编程状态阈值电压分布，以使得第一非易失性存储单元可以在下一个连续编程操作期间被重新编程。

当完成对缓存区域的第一（SLC）非易失性存储单元重新定义擦除状态和编程状态后，可以使用第二编程电压Vpgm2和相应的第二验证电压Vvfy2，根据第二擦除状态和第二编程状态将该第一非易失性存储单元编程为具有第二数据（S140）。这里，第二编程电压将具有足够的电平以将编程后的SLC的阈值电压置于第二编程状态阈值电压分布中，而第二验证电压具有足够的电平以便区分第二擦除状态和第二编程状态。

作为擦除状态和编程状态重新定义步骤的一部分，例如，可以在控制逻辑140的状态寄存器141中和/或在存储单元阵列110的元区域110a中更新表征第一非易失性存储单元的状态信息。

根据图6的操作方法，图2的非易失性存储器件100的各个非易失性存储单元例如可以被连续编程而无需执行物理擦除操作。也就是说，两个或更多的编程操作可以被连续地应用于非易失性存储单元而无需插入物理擦除。这样的对物理擦除操作的省略增加了非易失性存储器件100的操作速度，并且减少了存储单元损耗，从而延缓了存储系统性能退化。

图7是图示根据本发明构思的另一个实施例的非易失性存储器件的操作方法的流程图。这里，假定正在更新图2的元区域110a中的SLC。

首先用数据对元区域110a中的非易失性存储单元编程（S210）。然后，接收到对存储在非易失性存储单元中的元数据的更新请求（S220）。这个更新请求被当做数据无效事件，因此是状态重新定义事件。因此，非易失性存储单元的擦除状态（以及可能的编程状态）被重新定义（S230）。然后，可以根据重新定义的擦除和/或编程状态，将存储在非易失性存储单元中的数据更新为新的数据（S240）。

可以如上所述地重新定义擦除状态和编程状态以及相应的控制电压和状态信息。

包括图8A、图8B和图8C的图8是进一步图示根据本发明构思的特定实施例的操作方法的示图。

参照图8A，为单电平非易失性存储单元假定初始（第一）擦除状态（例如，擦除状态E0）。可以使用第一读取电压Vread1区分第一擦除状态和初始（第一）编程状态（例如，编程状态P1）。第一擦除状态被名义上假定为高斯分布曲线E0，但是被假定为在非易失性存储单元的总阈值电压分布中扩展到不高于第一最大电压V1。因此，总阈值电压分布内的第一擦除状态区（ESR0）扩展到第一最大电压V1。

当出现状态重新定义事件（例如，来自缓存存储器的数据传输或在元存储器中的数据更新）时，如图8B所示，将非易失性存储单元的擦除状态从第一ESR0重新定义为扩展到第二最大电压V2的第二ESR1，该第二ESR1不仅包含第一擦除状态区，而且还包含第一编程状态区P1。

相应地，如图8C中所示，必需重新定义非易失性存储单元的编程状态，因为落在第一编程状态阈值电压分布内的阈值电压现在将被解释成落在（重新定义的第二）擦除状态内。因此，第二编程状态阈值电压分布P2被定义为高于第一编程状态阈值电压分布P1，并且在第二擦除状态区ESR1之外。此外，第二编程电压Vpgm2被定义为足以将非易失性存储单元的阈值电压置于第二编程状态中，并且第二读取电压Vread2被定义为区分第二擦除状态和第二编程状态。

因而，在重新定义擦除状态区的步骤中，图2的非易失性存储器件100可以从第一擦除状态区ESR1扩展擦除状态区，以使编程状态P1（第一编程状态）被读取为擦除状态。也就是说，非易失性存储器件100可以将擦除状态区从第一擦除状态区扩展到第二擦除状态区（ESR0→ESR1），以使指示第一编程状态P1的名义上的阈值电压分布落在非易失性存储单元的重新定义的擦除状态区内。

在这种情况下，为了区分非易失性存储单元的重新定义的擦除状态和重新定义的编程状态，必须将相关控制电压（即，读取电压Vread）的电平调节到超过第二擦除状态区ESR1的最大值V2。由于现在所确定的重新定义的读取电压Vread2高于第一编程状态P1的最大阈值电压，所以在使用读取电压Vread2的读取操作中，被编程到第一编程状态P1的存储单元将被读取为擦除状态。用这种方式，对非易失性存储单元执行逻辑擦除操作，而不需要实际上物理地擦除该存储单元。

一旦图8中图示的重新定义步骤完成，可以根据（关于）重新定义的擦除状态和编程状态在第二编程操作期间对非易失性存储器件100进行编程。

在第二编程操作完成之后，非易失性存储器件100可以使用第二读取电压Vread2执行随后的读取操作，该第二读取电压Vread2区分指示数据值‘1’的第二擦除状态区（ESR1）和指示数据值‘0’的第二编程状态（P2）。

图9是概述根据本发明构思的再一个实施例的非易失性存储器件的操作方法的流程图。参照图9，该方法再次以使用第一编程电压和第一编程验证电压将第一数据编程到非易失性存储单元（S310）开始。根据表征SLC的第一擦除状态和第一编程状态的一组定义来执行第一数据的编程。

然后，检测是否发生状态重新定义事件（320）。如上所述，可以将非易失性存储器件100内发生的许多不同的事件（即，条件或操作）检测为状态重新定义事件。一些重新定义事件使非易失性存储单元中存储的第一数据无效。其他重新定义事件将最终改写或更新非易失性存储单元中存储的第一数据。

当检测到重新定义事件时（S320=是），操作方法确定擦除状态重新定义（ESR）计数值是否超过规定限制或参考值（S330）。描述存储单元阵列中的每个非易失性存储单元的状态信息可以包括当前的ESR计数值。

例如，在编程第一数据期间，非易失性存储单元可以具有0或1的ESR计数值。如果假定非易失性存储单元100具有如其状态信息所指示的ESR计数值0，则非易失性存储器件100的控制逻辑140将确定应当根据初始擦除状态区ESR0和初始编程状态P0对该非易失性存储单元进行编程。相反，如果假定非易失性存储单元具有如其状态信息所指示的ESR计数值1，则控制逻辑140将确定应当根据第二擦除状态区ESR1和第二编程状态P1对该非易失性存储单元进行编程。

用于检查当前的ESR计数值（S330）的参考值可以与非易失性存储单元的擦除状态和编程状态可以被重新定义的最大次数相关。例如，在非易失性存储单元的总的阈值电压分布内将存在擦除状态和/或编程状态的电平的实际上限（存储单元的基本特征）。一旦在ESR计数值所计数的连续扩展之后擦除状态区达到最大宽度，非易失性存储单元将需要进行物理擦除（即，需要重新初始化擦除状态和相关的编程状态），以便被再次编程。

然而，只要ESR计数值小于参考值（S330=是），非易失性存储器件100的控制逻辑140就会确定非易失性存储单元的擦除状态区可以被扩展（S340）。

一旦非易失性存储单元的擦除状态（以及相应的编程状态）被重新初始化（S350）或者被扩展（S340），就可以用第二数据对非易失性存储单元再次编程（S360）。

如前所述，可以定义并更新必要的控制电压和状态信息，以反映非易失性存储单元的当前状态。

根据非易失性存储器件100的上述操作方法，仅仅在需要时，并且仅仅在通过扩展擦除状态区并根据扩展的擦除状态区向上重新定义编程状态而实现了至少一次逻辑擦除之后，才需要执行各个存储单元（或定义的存储单元组——例如，一页存储单元）的物理擦除。

图10是进一步图示图9中扩展擦除状态区的步骤（S340）的一个例子的流程图。这里，非易失性存储器件100的控制逻辑140扩展非易失性存储单元的擦除状态区（S341），然后递增在例如非易失性存储单元的状态信息中包含的ESR计数值（S342）。如上所述，可以在非易失性存储单元的编程期间参考ESR计数值来生成适当的控制电压，并且可以参考ESR计数值来确定非易失性存储单元是否需要通过执行物理的擦除操作来重新初始化。

图11是进一步图示图9中物理地擦除存储单元的步骤（S350）的一个例子的流程图。这里，使用例如传统的擦除操作和控制电压定义来物理地擦除非易失性存储单元（S351）。然后，可以更新非易失性存储单元的状态信息以定义初始擦除状态区ESR0（或恢复初始擦除状态区ESR0的定义）（S352）并且将ESR计数值复位到‘0’（S353）。

图12是进一步图示根据本发明构思的实施例的可用来重新定义擦除状态区的示例性操作方法的概念图。参照图12，现在假定所讨论的非易失性存储单元其可作为MLC操作，虽然在存储单元阵列的（例如）缓存区域或元区域内以SLC能力使用该非易失性存储单元。因此，按照传统理解，应当根据擦除状态E0以及第一到第四编程状态P1、P2、P3和P4来对非易失性存储单元编程。

然而，按照本发明构思的特定实施例，通过逐渐地扩展擦除状态区（即，ESR1、ESR2和ESR3），可以连续包含MLC的四（4）个“可编程”状态中的至少三（3）个，（例如，）P1、P2、P3。因而，在第一SLC编程操作期间（第1PGM），使用初始擦除状态区ESR0和第一编程状态P0。这些状态由ESR计数值0指示。在第二SLC编程操作（第2PGM）期间，使用第一擦除状态区ESR1和第二编程状态P2。这些状态由ESR计数值1指示。在第三SLC编程操作（第3PGM）期间，使用第二擦除状态区ESR2和第三编程状态p3。这些状态由ESR计数值2指示。最终，在第四SLC编程操作（第4PGM）期间，使用第三擦除状态区ESR3和第四编程状态P4。这些初始状态由ESR计数值3指示。假定ESR参考值为4，则下一个编程操作将导致在编程之前对非易失性存储单元阵列进行物理擦除。一旦非易失性存储单元被物理擦除并且状态信息被复位，则过程再次从头开始。

图12还图示了可以结合非易失性存储单元的特定ESR计数值使用的逐渐增大的编程验证电压和读取电压的定义。从前面的描述将理解到，扩展擦除状态区和增加编程状态要求对相关控制电压的电平进行相称的变化。

根据上述实施例，仅仅在四个连续的编程操作之后需要进行非易失性存储单元的物理擦除。这种编程方法大大减少了非易失性存储单元老化，并且延长了存储单元的有效寿命。它还实现了使存储系统以增加的速度操作，因为许多物理擦除操作被省略。

图13是图示根据本发明构思的特定实施例的可以用于编程非易失性存储单元的不同的编程电压和验证电压的电压图。

在图13中，第一编程电压211和第一验证电压212是在第一编程操作期间使用的电压。非易失性存储器件100可以参考（例如，）ESR计数值来确定第一编程电压211和第一验证电压212的电平。

在第一编程操作之后，存储单元的擦除状态区被重新定义为第一擦除状态区ESR1。在重新定义擦除状态区之后，执行第二编程操作。在第二编程操作期间，使用第二编程电压221和第二验证电压222。非易失性存储器件100参考（例如，）ESR计数值来确定第二编程电压221和第二验证电压222的电平。

在第二编程操作期间，在第一编程操作期间使用的擦除状态区之上扩展擦除状态区。因而，第二编程电压221和第二验证电压222将分别高于第一编程电压211和第一验证电压212。

在第二编程完成之后，将擦除状态区再次重新定义为第二擦除状态区ESR2。在重新定义擦除状态区之后，执行第三编程操作。在第三编程期间，使用第三编程电压231和第三验证电压232。再一次，非易失性存储器件100可以参考（例如，）ESR计数值来确定第三编程电压231和第三验证电压232的电平。

在第三编程操作期间，在第二编程操作期间使用的擦除状态区之上进一步扩展存储单元的擦除状态区。因而，第三编程电压231和第三验证电压232将分别高于第二编程电压221和第二验证电压222。

图14是进一步图示根据本发明构思的特定实施例的非易失性存储器件的操作方法的概念图。参照图14，假定在单个编程操作期间能够将非易失性存储单元从初始擦除状态E0精确地编程到第三编程状态P3。在这种情况下，没有必要每次在作为擦除状态重新定义的结果而逐渐改变擦除状态时都逐渐改变编程状态（P3）。相反，在每个实例中使用阈值电压分布P3来指示作为SLC操作的非易失性存储单元的编程状态。同时，可以使用直到ESR2的不同的（例如，逐渐向上调整的）擦除状态区来指示非易失性存储单元的擦除状态。

进一步地，在这样的实例中，非易失性存储器件100的控制逻辑140可以通过参考存储单元的当前擦除状态区来确定适当的编程电压以在编程非易失性存储单元时使用。因而，相对较高的编程电压被应用于具有第二擦除状态区ESR2的非易失性存储单元，从而在单个编程操作中存储单元能够被编程到具有高阈值电压的第三编程状态P3。

图15是进一步图示根据本发明构思的特定实施例的可以对非易失性存储单元执行的物理擦除操作的概念图。参照图15，假定ESR计数值已经达到4——最大可允许ESR计数值。因而，在紧邻的前一个编程操作中，非易失性存储单元被根据第四（并且是最高的）编程状态P4编程。

为了在这些条件下再一次重新编程，非易失性存储单元必须首先经历对其擦除状态区和编程状态区的排序（sort）的唯一的重新定义。由于不可能进行附加的对擦除状态区的向上重新定义，和/或不可能有更高的编程状态，所以非易失性存储单元必须经历物理擦除（或复位重新定义）。如上所述，物理擦除操作可以是应用于非易失性存储单元或定义的非易失性存储单元组的传统的擦除操作。结果，通过重新定义擦除状态区被复位到其初始擦除状态区ESR0。在非易失性存储单元的物理擦除时也可以复位编程状态。

可以使用非易失性存储器件100的控制逻辑140来参考非易失性存储单元的擦除状态区确定擦除电压。因而，可以将相对较高的擦除电压应用于非易失性存储单元。例如，如果非易失性存储单元先前已经被编程到具有高阈值电压的第四编程状态P4，则复位非易失性存储单元所需的擦除电压将相对较高。

容易理解，通过施加高擦除电压执行物理擦除操作会增加存储单元的压力。尽管如此，根据本发明构思操作的存储系统减少了施加到给定非易失性存储单元的物理擦除操作的数量，这会显著减少施加到存储单元的总压力。此外，可以考虑本发明构思来调整和修改传统理解的损耗平衡方法，以便更好地在存储单元阵列110的众多构成存储单元上分配存储单元压力。

了解了这种方法，图16是图示根据本发明构思的再一个实施例的非易失性存储器件的框图。参照图16，非易失性存储器件300类似地包括存储单元阵列310、行译码器320、页缓存330、控制逻辑340和电压生成器350。（比较图2）。

可以使用元区域310a来存储存储单元阵列310的存储单元的状态信息。状态信息可以包括描述各个存储单元的擦除状态信息的信息。因此，当重新定义存储单元的擦除状态和/或编程状态时，控制逻辑340可以参考并更新相应的状态信息。状态信息还可以存储在控制逻辑340中包括的寄存器341中。当对存储单元阵列310的存储单元执行编程或读取操作时，控制逻辑340可以通过参考状态信息来为诸如编程电压、通过电压、读取电压或验证电压的必要控制电压确定适当的电平。

如前所述，控制逻辑340可以被用于通过更新状态信息来重新定义存储单元阵列310中的任何存储单元的擦除状态区，从而使状态信息对应于重新定义的擦除状态区。

除了上述内容之外，非易失性存储器件300还可以在元区域310a和/或状态寄存器341中存储损耗信息（WI）。为了最小化施加到任何一个存储单元（或定义的存储单元组，例如，页）的压力，可以使用控制逻辑340、通过参考损耗信息（WI）来（例如）在页单位的基础上管理存储单元所经历的损耗程度。

假定在块单位的基础上擦除存储单元阵列310的存储单元。当任何一个存储页的擦除状态区达到最大值从而需要物理擦除时，同一块中包括的其他存储页也将被擦除，而不管它们当前的ESR计数值或擦除状态定义。因此，如果没有精细的存储单元损耗管理，特定块中包括的特定“过度使用的”（即，频繁更新的）页可能会导致对整个块相对频繁地物理擦除。这显然是不期望的，因为即使是对单个页的过频繁使用也可能造成大得多的块中所有存储单元的擦除压力。

已经看到，根据本发明构思的特定实施例的操作方法能够减少施加到单独的存储单元或存储单元页的物理擦除的数量。尽管如此，应当对存储单元阵列整体或存储块整体应用智能的损耗管理方案，以实现本发明构思的最大效益。例如，对特定页频繁地执行状态重新定义和编程操作，从而构成的存储单元被重复地编程到具有高阈值电压的最高编程状态（例如，P4），那么该特定的存储页会受到过度压力。

因此，根据图16的图示的实施例，控制逻辑310可以被用于管理每页被编程的次数，从而分别以相对均等的频率对特定块中包括的存储页进行编程，由此使任何给定页的物理擦除需求最小化。

举个简单的例子，假定在块中有第一存储页、第二存储页和第三存储页。如果施加到第一存储页、第二存储页和第三存储页的编程循环的数量分别是1、3和10，则之后控制逻辑340将参照指示这个不平衡的损耗信息，并对具有最小已施加编程循环数量的第一存储页优先编程。因此，控制逻辑340所参考的每个存储页的损耗信息可以包括已施加编程循环数量、已施加物理擦除循环数量、擦除状态信息、编程状态信息、当前的擦除状态计数值等等。

在这个配置中，使用与此类似的方法，像图16的非易失性存储器件300那样的本发明构思的实施例能够有效地管理各个存储页的损耗程度。

图17是进一步图示根据本发明构思的另一个实施例的非易失性存储器件的框图。参照图17，非易失性存储器件400一般地包括存储单元阵列410、行译码器420、页缓存430和控制逻辑440。

尽管图17中未示出，非易失性存储器件400还可以包括向行译码器420提供通过电压Vpass、编程电压Vpgm、验证电压Vvfy和读取电压Vread的电压生成器。控制逻辑440可以包括存储存储单元阵列410的状态信息的状态寄存器。存储单元阵列410可以包括用于存储状态信息的元区域。

存储单元阵列410通过字线WL或选择线SSL和GSL连接到行译码器420。存储单元阵列410通过位线BL0到BLm-1连接到页缓存430。存储单元阵列410包括多个与非（NAND）型单元串。每个单元串通过串选择晶体管SST连接到位线。

连接到同一字线的多个存储单元能够在同一编程循环中被编程。连接到字线WL1的存储单元MC0到MCm-1中的每一个可以在同一个编程循环中被编程到相同的编程状态或不同的编程状态。例如，在一个编程循环中，存储单元MC0可以被编程到编程状态P1，存储单元MC1可以被编程到编程状态P2，并且存储单元MC2和MCm-1可以被编程到编程状态P3。根据本发明构思的一些实施例的存储单元阵列410可以以全位线（all bit line，ABL）结构形成。

行译码器420可以响应于地址ADDR选择存储单元410的存储块中的任何一个。行译码器420可以选择被选存储块的字线之一。行译码器420将来自电压生成器（未示出）的字线电压传送到被选存储块的字线。当执行编程操作时，行译码器420将编程电压Vpgm和验证电压Vvfy传送到被选字线，并将通过电压Vpass传送到未选字线。

页缓存430取决于操作模式而用作写驱动器或感测放大器。当执行编程操作时，页缓存430将与将被编程的数据相对应的位线电压传送到存储单元阵列的位线。当执行读取操作时，页缓存430通过位线感测被选存储单元中存储的数据。页缓存430锁存感测的数据以便能将数据状态信息输出到外部电路。

非易失性存储器件400还能够在存储页的基础上（即，根据连接到同一字线的一组存储单元）管理擦除状态区。因此，即使每个存储单元的编程状态不同，也将相同的编程电压、相同的通过电压和相同的验证电压施加到包括在一个存储页中的存储单元。

类似地，包括在一个存储页中的存储单元被同时擦除，并且状态信息（或状态计数）和擦除状态区也被同时初始化。

根据上述构造，可以在页单元的基础上管理存储单元的擦除状态区。因此，在非易失性存储器件400中，降低了管理擦除状态区的负担，也减少了存储状态信息所需的存储空间。

图18是图示根据本发明构思的再一个实施例的存储系统的框图。参照图18，存储系统1000一般地包括非易失性存储器件1100和控制器1200。

非易失性存储器件1100可以具有与根据本发明构思的一些实施例的非易失性存储器件100到500之一相同的结构。非易失性存储器件1100包括在衬底111上提供的多个单元串CS11、CS12、CS21和CS22。每个单元串包括在垂直于衬底111的方向上堆叠的多个单元晶体管CT。非易失性存储器件1100可以根据如上所述的编程方法执行编程操作。非易失性存储器件1100执行状态读取，并且可以考虑根据状态读取结果的重排(rearrangement)来执行编程操作。

控制器1200连接到主机和非易失性存储器件1100。响应于来自主机的请求，控制器1200可以被配置成访问非易失性存储器件1100。控制器1200被配置成控制非易失性存储器件1100的读取、编程、擦除、擦除状态区的重新定义和损耗平衡操作。控制器1200可以被配置成提供非易失性存储器件1100与主机之间的接口。控制器1200可以被配置成驱动用于控制非易失性存储器件1100的固件。

控制器1200可以被配置成向非易失性存储器件1100提供控制信号CTRL、命令CMD和地址ADDR。控制器1200参考非易失性存储器件1100的擦除状态区向非易失性存储器件1100提供用于编程、擦除和读取操作的命令CMD、控制信号CTRL和地址ADDR。

响应于从控制器1200提供的命令CMD、控制信号CTRL和地址ADDR，非易失性存储器件1100被配置成执行读取、编程、擦除、擦除状态区的重新定义以及损耗平衡操作。

控制器1200包括存储非易失性存储器件1100的状态信息的状态寄存器1220以及状态管理器1210，状态管理器1210生成和更新状态信息，并参考状态信息重新定义非易失性存储器件1100的擦除状态区。

非易失性存储器件1100能够根据来自控制器1200的命令，使用具有不同电平的多个读取电压读取存储单元阵列（未示出）中包括的多个存储页。非易失性存储器件1100根据多个读取电压向控制器1200输出状态读取结果。状态读取结果包括多个读取电压当中的、使得被读取的存储页的所有存储单元变成导通（ON）单元的最低电平的读取电压。

控制器1200能够参考状态读取结果找到非易失性存储器件1100的擦除状态区。如果在状态读取结果中，使得被读取的存储页的所有存储单元变成导通单元的最低电平的读取电压是第三电压Vread3，则存储页的擦除状态区包括擦除状态E0以及第一和第二编程状态P1和P2的阈值电压分布。因此，被读取的存储页的擦除状态区可以被确定为是第三擦除状态区ESR3。

基于识别的擦除状态区，控制器1200可以生成状态信息并将其存储在状态寄存器1220中。

然后，控制器1200可以基于识别的擦除状态区更新状态寄存器1220中存储的状态信息。

根据图18中图示的本发明构思的实施例，存储系统1000能够精确地识别存储单元的当前擦除状态区，即使当相应的状态信息丢失或不可获得时也是如此。

控制器1200还可以包括诸如处理单元、主机接口和存储器接口的构成元件。处理单元控制控制器1200的总体操作。

主机接口包括用于执行主机和控制器1200之间的数据交换的协议。控制器1200被配置成通过各种接口协议与外部通信，所述各种接口协议诸如通用串行总线（USB）协议、多媒体卡（MMC）协议、外围组件互联（PCI）协议、高速PCI（PCI-express）协议、高级技术附件（ATA）协议、串行ATA协议、并行ATA协议、小型计算机小型接口（SCSI）协议、增强型小磁盘接口（enhanced small disk interface，ESDI）协议和集成驱动电子电路（IDE）协议。存储器接口包括与非易失性存储器件1100的接口。存储器接口包括NAND型接口或者NOR型接口。

存储系统1000被提供为电子设备的各种构成元件之一，所述电子设备诸如计算机、超移动PC（ultra mobile PC，UMPC）、工作站、上网本、个人数字助理（PDA）、便携式计算机、上网平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、便携式游戏机、导航设备、黑匣子、数码相机、数字多媒体广播（DMB）播放器、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储设备、能够在无线环境中发送/接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成远程通信（telematics）网络的各种电子设备之一、RFID设备、或构成计算系统的各种电子设备之一。

非易失性存储器件1100或存储系统1000能够通过各种类型的封装来安装。例如，非易失性存储器件1100或存储系统1000可以通过各种类型封装进行安装，诸如层叠封装（package on package，PoP）、球栅阵列（ball grid array，BGA）、芯片尺寸封装（chip scale package，CSP）、塑料带引线芯片载体（plasticleaded chip carrier，PLCC）、塑料双列直插封装（plastic dual in-line package，PDIP）、叠片内裸片封装（die in waffle pack）、晶片内裸片形式（die in waferform）、板上芯片（chip on board，COB）、陶瓷双列直插式封装（ceramic dualin-line package，CERDIP）、塑料标准四边扁平封装（plastic metric quad flatpack，MQFP）、薄型四边扁平封装（thin quad flat pack，TQFP）、小外型封装（SOIC）、缩小型小外型封装（shrink small outline package，SSOP）、薄型小外型封装（thin small outline package，TSOP）、薄型四边扁平封装（TQFP）、系统级封装（system in package，SIP）、多芯片封装（multi chip package，MCP）、晶片级结构封装（wafer-level fabricated package，WFP）以及晶片级处理堆叠封装（wafer-level processed stack package，WSP）。

图19是图示根据本发明构思的再一个实施例的存储系统的框图。参照图19，存储系统2000包括非易失性存储器件2100和控制器2200。非易失性存储器件2100包括多个非易失性存储器芯片。多个非易失性存储器芯片形成多个组。每组的多个非易失性存储器芯片被配置成通过一个公共通道与控制器2200通信。多个非易失性存储器芯片能够通过第一通道CH1到第k通道CHk与控制器2200通信。

非易失性存储器芯片中的每一个具有与根据本发明构思的一些实施例的非易失性存储器件100到500之一相同的结构，并且能够以与非易失性存储器件100到500之一同样的方式操作。非易失性存储器件2100包括在其衬底111上提供的多个单元串CS11、CS12、CS21和CS22，并且每个单元串可以包括在垂直于衬底111的方向上堆叠的多个单元晶体管CT。

在图19中，多个非易失性存储器芯片连接到一个通道。然而，可以修改存储系统2000以使一个非易失性存储器芯片连接到一个通道。

除了控制器2200通过公共通道与多个非易失性存储器通信之外，关于控制器2200和非易失性存储器件2100的内容与图18中描述的相同。

图20是图示根据本发明构思的另一个实施例的固态存储驱动器（solidstorage drive，SSD）的框图。参照图20，用户设备3000一般地包括主机3100和SSD3200。SSD3200包括SSD控制器3210、缓存存储器3220和非易失性存储器件3230。

SSD控制器3210提供主机3100和SSD3200之间的物理连接。SSD控制器3210响应于主机3100的总线格式而提供与SSD3200的接口。SSD控制器3210译码从主机3100提供的命令。根据译码结果，SSD控制器3210访问非易失性存储器件3230。

SSD控制器3210连接到主机3100和非易失性存储器件3230。响应于来自主机3100的请求，SSD控制器3210可以被配置成访问非易失性存储器件3230。SSD控制器3210被配置成控制非易失性存储器件3230的读取、编程、擦除、擦除状态区的重新定义和损耗平衡操作。SSD控制器3210被配置成提供非易失性存储器件3230与主机3100之间的接口。SSD控制器3210被配置成驱动用于控制非易失性存储器件3230的固件。

SSD控制器3210被配置成向非易失性存储器件3230提供控制信号CTRL、命令CMD和地址ADDR。SSD控制器3210参考非易失性存储器件3230的擦除状态区向非易失性存储器件3230提供用于编程、擦除和读取操作的命令CMD、控制信号CTRL和地址ADDR。

响应于从控制器3210提供的命令CMD、控制信号CTRL和地址ADDR，非易失性存储器件3230被配置成执行读取、编程、擦除、擦除状态区的重新定义以及损耗平衡操作。

控制器1200包括存储非易失性存储器件3230的状态信息的状态寄存器3212以及状态管理器3211，状态管理器3211生成和更新状态信息，并参考状态信息重新定义非易失性存储器件3230的擦除状态区。

非易失性存储器件3230能够根据来自控制器3210的命令，使用具有不同电平的多个读取电压读取存储单元阵列（未示出）中包括的多个存储页。非易失性存储器件3230根据多个读取电压向控制器3210输出状态读取结果。状态读取结果包括多个读取电压当中的、使得被读取的存储页的所有存储单元变成导通单元的最低电平的读取电压。

控制器3210能够参考状态读取结果找到非易失性存储器件3230的擦除状态区。如果在状态读取结果中，使得被读取的存储页的所有存储单元变成导通单元的最低电平的读取电压是第三电压Vread3，则存储页的擦除状态区包括擦除状态E0以及第一编程状态P1和第二编程状态P2的阈值电压分布。因此，被读取的存储页的存储单元的擦除状态区可以被确定为是第三擦除状态区ESR3。

基于识别的擦除状态区，控制器3210可以生成状态信息并将其存储在状态寄存器3212中。然后，控制器3210可以基于识别的擦除状态区更新状态寄存器3212中存储的状态信息。

主机3100的总线格式的例子可以是通用串行总线（USB）、小型计算机系统接口（SCSI）、快速PCI、ATA、并行ATA、串行ATA、串行连接SCSI（serial attached SCSI）等等。

从主机3100提供的写入数据或从非易失性存储器件3230读取的数据临时存储在缓存存储器3220中。如果在接收来自主机3100的读取请求时存在于非易失性存储器件3230中的数据被高速缓存，则缓存存储器3220支持将高速缓存的数据直接提供给主机3100的高速缓存功能。通常，主机3100的总线格式（例如，SATA或SAS）的数据传输速度远远高于SSD3200的存储通道的传输速度。当主机3100的接口速度高得多时，通过提供大容量的缓存存储器3220可以最小化因速度差异所导致的性能降低。

缓存存储器3220可以被提供为同步DRAM，以在用作辅助海量存储设备的SSD3200中提供充足的缓存。然而，缓存存储器3220可以不局限于此。

提供非易失性存储器件3230作为SSD3200的存储介质。非易失性存储器件3230可以被提供为具有大容量存储能力的NAND型闪速存储器。非易失性存储器件3230可以由多个存储器件构成。在这种情况下，每个存储器件由通道单元连接到SSD控制器3210。作为存储介质，非易失性存储器件3230被示例性地描述为NAND型闪速存储器，但本发明构思不局限于此。例如，PRAM、MRAM、ReRAM、FRAM、NOR型闪速存储器等也可以用作存储介质，并且也可以应用不同存储器件混合的存储系统。

图21是图示根据本发明构思的再一个实施例的存储卡4000的框图。参照图21，存储卡4000包括非易失性存储器件4100、控制器4200和连接器4300。

非易失性存储器件4100具有与根据本发明构思的一些实施例的非易失性存储器件100到500之一相同的结构，并且能够以与非易失性存储器件100到500之一同样的方式操作。非易失性存储器件4100包括在其衬底111上提供的多个单元串CS11、CS12、CS21和CS22，并且每个单元串包括在垂直于衬底111的方向上堆叠的多个单元晶体管CT。

控制器4200连接到非易失性存储器件4100。控制器4200被配置成访问非易失性存储器件4100。控制器4200被配置成控制非易失性存储器件4100的读取、编程、擦除、擦除状态区的重新定义和损耗平衡操作。控制器4200被配置成提供与非易失性存储器件4100的接口。

控制器4200可以被配置成向非易失性存储器件4100提供控制信号CTRL、命令CMD和地址ADDR。控制器4200参考非易失性存储器件4100的擦除状态区向非易失性存储器件4100提供用于编程、擦除和读取操作的命令CMD、控制信号CTRL和地址ADDR。

响应于从控制器4200提供的命令CMD、控制信号CTRL和地址ADDR，非易失性存储器件4100被配置成执行读取、编程、擦除、擦除状态区的重新定义以及损耗平衡操作。

控制器4200包括存储非易失性存储器件4100的状态信息的状态寄存器4220以及状态管理器4210，状态管理器4210生成和更新状态信息，并参考状态信息重新定义非易失性存储器件4100的擦除状态区。

控制器4200生成或更新非易失性存储器件4100的状态信息的详细方法可以与如上所述的相同。

连接器4300能够电连接存储卡4000和主机。

存储卡4000可以构成诸如个人计算机存储卡国际联合会（PCMCIA）卡、紧凑型闪存（CF）卡、智能介质卡（SM、SMC）、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、miniSD、microSD、SDHC）、通用闪存器件（UFS）等等的存储卡。

图22是图示根据本发明构思的再一个实施例的计算系统的框图。参照图22，计算系统5000包括中央处理单元（CPU）5100、随机存取存储器（RAM）5200、用户接口5300、调制解调器5400和存储系统5600。

存储系统5600通过系统总线5500电连接到中央处理单元（CPU）5100、随机存取存储器（RAM）5200、用户接口5300和调制解调器5400。通过用户接口5300提供的数据或者由CPU5100处理的数据可以存储在存储系统5600中。

存储系统5600包括非易失性存储器件5610和控制器5620。存储系统5600可以是根据本发明构思的特定实施例的存储系统1000和2000、存储卡3000、或固态驱动器4000。

根据本发明构思，只要其基本特性允许，非易失性存储单元的擦除状态（以及可能地，编程状态）可以被重新定义以实现连续的编程操作，而无需在每次编程之前进行物理擦除。因此，非易失性存储单元可以根据新的状态定义来连续重新编程，从而不是必需执行物理擦除操作。因此，可以减少物理擦除频率和伴随的存储单元压力，从而延长存储单元的有效寿命，提高非易失性存储器件和非易失性存储系统的操作速度。

以上是对本发明构思的示例性说明，不应解释为是对本发明构思的限制。尽管已经描述了本发明构思的若干实施例，但本领域技术人员将很容易理解到，可以在实施例中做出许多修改，而不会实质性地偏离本发明构思的新颖的教导和优点。因此，意图将所有这样的修改都包括在权利要求所限定的本发明构思的范围之内。本发明构思由下列权利要求限定，权利要求的等效物也将包括在内。

Claims (42)

1.一种非易失性存储器的编程方法，该非易失性存储器包括主区域和缓存区域，所述方法包括：

根据擦除状态和编程状态之一，使用单比特编程操作在缓存区域的非易失性存储单元中编程第一数据；

使存储在非易失性存储单元中的第一数据无效；并且之后，

重新定义擦除状态。

2.如权利要求1所述的方法，其中，重新定义擦除状态包括：将指示擦除状态的第一擦除阈值电压分布扩展到指示重新定义的擦除状态的第二擦除阈值电压分布。

3.如权利要求2所述的方法，其中，所述第二擦除阈值电压分布包含第一擦除阈值电压分布和指示编程状态的编程阈值电压分布。

4.如权利要求3所述的方法，还包括：

通过将指示编程状态的第一编程阈值电压分布改变为高于第一编程阈值电压分布且指示重新定义的编程状态的第二编程阈值电压分布，来重新定义编程状态。

5.如权利要求4所述的方法，还包括：

在非易失性存储单元中编程第一数据之后，在物理擦除该非易失性存储单元之前，根据重新定义的擦除状态和重新定义的编程状态之一，使用单比特编程操作在该非易失性存储单元中编程第二数据。

6.如权利要求4所述的方法，还包括：

将读取电压从区分第一擦除阈值电压分布和第一编程阈值电压分布的第一电平重新定义为区分第二擦除阈值电压分布和第二编程阈值电压分布的第二电平。

7.如权利要求4所述的方法，还包括：

将编程电压从用于在单比特编程操作期间将非易失性存储单元编程到第一编程阈值电压分布的第一电平重新定义为用于将非易失性存储单元编程到第二编程阈值电压分布的第二电平。

8.如权利要求4所述的方法，还包括：

将编程验证电压从区分第一擦除阈值电压分布和第一编程阈值电压分布的第一电平重新定义为区分第二擦除阈值电压分布和第二编程阈值电压分布的第二电平。

9.如权利要求1所述的方法，其中，所述非易失性存储器还包括存储非易失性存储单元的状态信息的元区域。

10.如权利要求9所述的方法，其中，重新定义擦除状态包括：在元区域中更新非易失性存储单元的状态信息。

11.如权利要求1所述的方法，其中，使存储在非易失性存储单元中的第一数据无效在以下情况中的至少一个时发生：

第一数据被传送到主区域中的另一个非易失性存储单元，

第一数据被复制到另一个非易失性存储单元，

第一数据从所述非易失性存储单元合并到缓存区域中的另一个非易失性存储单元，以及

在第一数据中检测到错误。

12.如权利要求1所述的方法，其中，通过非易失性存储单元的不同的存储单元阵列分离地提供主区域和缓存区域。

13.一种非易失性存储器件的操作方法，该方法包括：

使用一组第1到第M擦除状态当中的第N擦除状态、以及一组第1到第M编程状态当中的第N编程状态在非易失性存储单元中编程第一数据，其中，“N”是范围从1到M的整数；

确定对于该非易失性存储单元发生了擦除重新定义事件；

将第N擦除状态重新定义为第（N+1）擦除状态；

将第N编程状态重新定义为第（N+1）编程状态；以及

在非易失性存储单元中编程第一数据之后，在物理擦除该非易失性存储单元之前，根据第（N+1）擦除状态和第（N+1）编程状态在该非易失性存储单元中编程第二数据。

14.如权利要求13所述的方法，其中，将第N擦除状态重新定义为第（N+1）擦除状态以及将第N编程状态重新定义为第（N+1）编程状态在确定发生了擦除重新定义事件之后执行。

15.如权利要求13所述的方法，其中，响应于第一编程命令执行第一数据的编程，并且响应于在第一编程命令之后接收的第二编程命令执行第二数据的编程，并且

仅在接收第二编程命令之后执行将第N擦除状态重新定义为第（N+1）擦除状态以及将第N编程状态重新定义为第（N+1）编程状态。

16.如权利要求13所述的方法，其中，指示第（N+1）擦除状态的第（N+1）擦除阈值电压分布比指示第N擦除状态的第N擦除阈值电压分布宽。

17.如权利要求16所述的方法，其中，所述第（N+1）擦除阈值电压分布包含第N擦除阈值电压分布和指示第N编程状态的第N编程阈值电压分布。

18.一种非易失性存储器件的操作方法，包括：

连续地编程非易失性存储单元而不物理擦除该存储单元，其中，对存储单元的每次连续编程使用相应地扩展的擦除状态区来指示该存储单元的擦除状态。

19.如权利要求18所述的方法，其中，每个扩展的擦除状态区包含在该存储单元的紧邻的前一次编程期间指示该存储单元的编程状态的编程状态区。

20.如权利要求19所述的方法，还包括：

仅仅当扩展的擦除状态区达到最大的大小时才物理地擦除存储单元。

21.如权利要求19所述的方法，还包括：

对于所述存储单元的每次连续编程，递增该存储单元的擦除状态扩展计数；以及

通过将擦除状态扩展计数与参考值进行比较来确定扩展的擦除状态区是否达到最大的大小。

22.如权利要求21所述的方法，还包括：

当物理地擦除存储单元时，复位擦除状态扩展计数。

23.一种非易失性存储器，包括：

第一存储器，包括非易失性存储单元的阵列；以及

第二存储器，其存储第一存储器的非易失性存储单元的状态信息，该状态信息定义具有第一擦除状态区的第一擦除状态、以及具有不同于第一擦除状态区的第二擦除状态区的第二擦除状态。

24.如权利要求23所述的非易失性存储器，其中，所述第二存储器是非易失性存储器的控制逻辑中的状态寄存器以及第一存储器的元数据区域中的至少一个。

25.如权利要求24所述的非易失性存储器，其中，所述第一存储器包括：

非易失性存储单元的缓存区域，被配置成存储单比特数据，而且还被配置成临时存储外部提供的数据；以及

非易失性存储单元的主区域，被配置成存储多比特数据，而且还被配置成接收和存储来自缓存区域的数据。

26.如权利要求23所述的非易失性存储器，其中，所述非易失性存储单元的阵列是三维（3D）存储单元阵列，包括：

多个单元串，每个单元串在第一方向上延伸；

多条字线，在第二方向上延伸；以及

多条位线，在第三方向上延伸。

27.如权利要求26所述的非易失性存储器，其中，多个物理页中的每一个的非易失性存储单元共同地由多条字线之一进行控制，并且共同地布置在3D存储单元阵列内的相同高度处。

28.如权利要求26所述的非易失性存储器，其中，每个单元串连接到多条位线之一，并且包括在串选择晶体管（SST）和地选择晶体管（GST）之间串联排列的多个非易失性存储单元，所述多个非易失性存储单元中的每一个分别由多条字线之一进行控制，每个SST由串选择线进行控制，并且每个GST由地选择线进行控制。

29.如权利要求26所述的非易失性存储器，其中，所述非易失性存储单元中的每一个是电荷俘获闪速（CTF）存储单元。

30.如权利要求25所述的非易失性存储器，其中，所述第一存储器是单式存储单元阵列，其包括被指定用于实现元区域、缓存区域和主区域的部分。

31.一种非易失性存储器，包括：

响应于状态信息的控制逻辑，其控制第一编程操作和第二编程操作的连续执行；

非易失性存储单元的存储单元阵列；以及

电压生成器，其在控制逻辑的控制下操作，在第一编程操作期间，该电压生成器提供第一编程电压以根据第一擦除状态编程被选的非易失性存储单元，并且在第二编程操作期间，提供高于第一编程电压的第二编程电压以根据不同于第一擦除状态的第二擦除状态编程所述被选非易失性存储单元。

32.如权利要求31所述的非易失性存储器，其中，所述状态信息定义第一擦除状态的第一擦除状态区以及比第一擦除状态区宽并且包含第一擦除状态区的第二擦除状态的第二擦除状态区。

33.如权利要求31所述的非易失性存储器，其中，所述电压生成器在第一编程操作期间提供第一验证电压，并且在第二编程操作期间提供高于第一验证电压的第二验证电压。

34.如权利要求31所述的非易失性存储器，其中，在执行第一编程操作之后并且在执行第二编程操作之前，电压生成器在读取操作期间提供能够区分第一擦除状态与第一编程状态的第一读取电压，以及

在执行第二编程操作之后，电压生成器在读取操作期间提供能够区分第二擦除状态与高于第一编程状态的第二编程状态的、高于第一读取电压的第二读取电压。

35.如权利要求34所述的非易失性存储器，其中，所述第二擦除状态区包含指示第一编程状态的第一编程状态区。

36.如权利要求31所述的非易失性存储器，其中，所述控制逻辑包括存储状态信息的状态寄存器。

37.如权利要求31所述的非易失性存储器，其中，所述非易失性存储单元在存储块中根据多个页排列，所述存储块用作非易失性存储单元的物理擦除单元，并且

控制逻辑附加地响应于非易失性存储单元的损耗信息来控制编程操作的执行，以最小化存储块的物理擦除操作的频率。

38.一种存储系统，包括：

非易失性存储器件，以及控制器，该控制器被配置成根据存储的状态信息控制非易失性存储器件的操作，其中所述状态信息为非易失性存储器件的每个非易失性存储单元定义具有第一擦除状态区的第一擦除状态和具有比第一擦除状态区宽的第二擦除状态区的第二擦除状态，

所述控制器还被配置成控制使用第一擦除状态针对被选非易失性存储单元的第一编程操作的执行、以及使用第二擦除状态针对非易失性存储单元的第二编程操作的执行，

在第一编程操作之后，在被选非易失性存储单元的物理擦除之前，第二编程操作连续地执行。

39.如权利要求38所述的存储系统，其中，所述非易失性存储器件包括多个非易失性存储器芯片，所述多个非易失性存储器芯片集中地排列以经由多个通道与控制器通信。

40.如权利要求38所述的存储系统，其中，所述控制器包括存储状态信息的状态寄存器。

41.如权利要求38所述的存储系统，其中，所述非易失性存储器件和所述控制器可操作地排列以实现固态驱动器（SSD）。

42.如权利要求38所述的存储系统，其中，所述非易失性存储器件和所述控制器可操作地排列以实现存储卡。

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