CN103137199A - 存储器系统、数据存储设备、存储卡和固态驱动器 - Google Patents

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CN103137199A CN2012105050188A CN201210505018A CN103137199A CN 103137199 A CN103137199 A CN 103137199A CN 2012105050188 A CN2012105050188 A CN 2012105050188A CN 201210505018 A CN201210505018 A CN 201210505018A CN 103137199 A CN103137199 A CN 103137199A
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李哲昊
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Abstract

公开了一种存储器系统、数据存储设备、存储卡和固态驱动器，存储器系统包括：具有用户区和缓冲区的非易失性存储器；以及管理模式改变操作的磨损等级控制逻辑，在模式改变操作中，基于非易失性存储器的磨损等级信息，用户区的存储器块被部分改变到缓冲区。

Description

存储器系统、数据存储设备、存储卡和固态驱动器
相关申请的交叉引用
本发明要求2011年11月30日提交的韩国专利申请No.10-2011-0127043的优先权，其主题通过引入合并于此。
技术领域
本发明构思涉及非易失性半导体存储器设备和包括其的存储器系统。更具体地，本发明构思涉及能够执行模式改变操作的非易失性系统，该模式改变操作重新定义在非易失性存储器设备中关于存储器单元阵列的定义的使用领域之间的边界。
背景技术
半导体存储器设备一般可以被分类为易失性和非易失性。非易失性存储器（诸如DRAM、SRAM等)在缺乏所施加的电力的情况下丢失存储的数据。相反，非易失性存储器（诸如EEPROM、FRAM、PRAM、MRAM、闪存存储器等）能够在缺乏所施加的电力的情况下保持存储的数据。在其他类型的非易失性存储器中，闪存存储器享有相对快速的数据存取速度、较低的功耗和较密集的存储器单元集成密度。由于这些因素，闪存存储器已经被广泛采用在各种应用中作为数据存储介质使用。
为了提高性能（例如，传入和传出文件数据的有效管理），许多非易失性存储器系统定义一部分组成存储器单元阵列为“缓冲区”，其基本上充当用于被指定为“用户区”的另一部分存储器单元阵列的高速缓冲存储器。因此，传入数据在编程操作期间在被存储在用户区之前会经过该缓冲区，而传出数据在读操作期间（当从用户区读取数据时）同样会经过该缓冲区。结合用户区使用缓冲区减少了合并操作和/或块擦除操作的数目，否则它们在非易失性存储器系统的操作期间将会被定期执行。另外，结合用户区使用缓冲区减少了在对应存储器控制器中SRAM的使用。
不幸的是，结合用户区的非易失性存储器单元阵列的定义的缓冲区的高速缓存使用引起关于缓冲区的适当尺寸的问题。大的文件数据块可能需要在缓冲区和用户区之间进行频繁的数据传递操作。在缓冲区和用户区之间的这类内务（house-keeping）数据交换趋向于减慢存储器系统的性能。另外，由于在全部编程操作期间使用缓冲区，故缓冲区的存储器单元趋于比用户区的存储器单元磨损得更快。
发明内容
在一个实施例中，本发明构思提供一种存储器系统，包括：非易失性存储器（NVM），其包括多电平存储器单元(MLC)，MLC的第一部分被指定为缓冲区并操作在第一模式而MLC的第二部分被指定为用户区并操作在不同于第一模式的第二模式；以及存储器控制器，被配置来使用片上缓存编程来将数据编程到NVM，其中存储器控制器包括磨损等级控制逻辑，该磨损等级控制逻辑被配置来确定关于MLC的磨损等级信息并且响应于磨损等级信息来改变指定从用户区到缓冲区的边界。
在另一个实施例中，本发明构思提供一种存储器系统，包括：非易失性存储器（NVM），其包括多电平存储单元(MLC)，MLC的第一部分被指定为缓冲区并操作在第一模式而MLC的第二部分被指定为用户区并操作在不同于第一模式的第二模式；以及存储器控制器，被配置来使用片上缓存编程将数据编程到NVM，并且包括纠错编码电路（ECC）和磨损等级控制逻辑，该ECC检测和校正从NVM中读取的数据的比特错误并且提供ECC错误率信息，且磨损等级控制逻辑被配置来针对ECC错误率信息而确定关于MLC的磨损等级信息并且响应于ECC错误率信息来改变指定从用户区到缓冲区的边界。
在另一个实施例中，本发明构思提供一种操作存储器系统的方法，该存储器系统包括多电平存储单元（MLC）的非易失性存储器（NVM）和存储器控制器，该方法包括：在初始化存储器系统时，使用存储器控制器来指定MLC的第一部分为操作在第一模式的缓冲区并且指定MLC的第二部分为操作在第二模式的用户区；在存储器控制器的控制下使用片上缓存编程来将输入数据编程到NVM，其中片上缓存编程总是首先将输入数据编程到缓冲区然后将输入数据从缓冲区移动到用户区；以及确定关于MLC的磨损等级信息并且响应于磨损等级信息来改变指定从用户区到缓冲区的边界。
附图说明
通过参考附图的以下描述，以上和其它目的和特征将变得明了，其中贯穿不同附图，除非另外规定，否则类似的附图参考数字指代类似的组件，其中：
图1是示意图示根据发明构思的实施例的存储器系统的框图。
图2是说明使用编程擦除循环的模式改变操作的框图。
图3是图示根据图2的存储器系统的编程擦除循环的用户区和缓冲区的耐久性的表。
图4A和4B是说明根据图2的存储器系统的编程擦除循环的模式改变操作的图。
图5是图示用于执行图2的存储器系统的模式改变操作的映射表的图。
图6是说明使用ECC错误率的模式改变操作的框图。
图7A和7B是说明根据图6的存储器系统的ECC错误率的模式改变操作的图。
图8是说明使用擦除环计数的模式改变操作的框图。
图9是说明图8所示的擦除环计数的图。
图10A和10B是说明根据图8的存储器系统的擦除环计数的模式改变操作的图。
图11和12是示意图示根据发明构思的实施例的存储器系统的各种应用的框图。
图13是图示应用根据发明构思的实施例的存储器系统的存储卡系统的框图。
图14是图示其中应用根据发明构思的实施例的存储器系统的固态驱动系统的框图。
图15是示意图示图14的SSD控制器的框图。
图16是示意图示包括根据发明构思的实施例的存储器系统的电子设备的框图。
图17是示意图示适用发明构思的闪存存储器的框图。
图18是示意图示图17所示的存储器块的3D结构的透视图。
图19是示意图示图18所示的存储器块的等价电路的图。
具体实施方式
现在将参考附图来按照某些附加的细节描述特定实施例。但是，本发明构思可以以不同的形式被实施，而不应被理解为仅限于描述的实施例。相反，提供这些实施例以使得本公开将是全面的和完整的，并向本领域技术人员完整地传达本发明构思的范围。贯穿文字描述和附图，相似的参考数字和标记用于指代类似或相似的组件和特征。
可以理解，尽管术语第一、第二、第三等可以在这里被用来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应限于这些术语。这些术语仅用来区分一个元件、组件、区域、层或部分与另一个区域、层或部分。因此，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不偏离本发明的教示。
这里使用的术语仅用于描述特定实施例的目的，而不是要限制本发明。如这里所用，除非上下文清楚地指示外，单数形式“一”、“一个”和“该”旨在同时包含复数形式。还可以理解，当在说明书中使用时，术语“包含”和/或“包括”表示所述特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或增加。如这里所用，术语“和/或”包括一个或更多个相关列出项的任意和所有组合。
可以理解，当一个元件或层被称为位于另一元件或层之上、连接到、耦接到或与另一元件或层相邻时，它可以直接位于另一元件或层之上、直接连接到、耦接到或与另一元件或层相邻，或者可以存在中间的元件或层。相反，当一个元件被称为直接位于另一元件或层之上、直接连接到、耦接到或与另一元件或层紧接地相邻时，不存在中间的元件或层。
除非另外限定，否则这里使用的全部术语（包括技术和科学术语）具有与本发明构思所属的本领域普通技术人员通常理解的相同的含义。此外不难理解，诸如在常用词典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应当在理性化或过度形式性的意义上解读，除非这里明确地这样说明。
图1是图示根据发明构思的实施例的存储器系统的框图。参考图1，存储器系统100一般包括非易失性存储器（NVM）110和存储器控制器120。
NVM 110可以受存储器控制器120的控制，并且可以执行与存储器控制器120的请求对应的操作（例如，读操作，写操作等）。NVM 110包括按照存储单元阵列排列的多个非易失性存储单元。本领域技术人员将认识到存储单元阵列可被不同地排列和配置。例如，用户区111和缓冲区112可以由单个存储器设备形成，或可以使用多个存储器设备来形成。不管如何排列或实施，NVM 110的存储单元阵列包括被指定为用户区111的存储单元阵列的第一部分和被指定为缓冲区112的存储单元阵列的另一部分。
用户区111可以用作用于各种类型的数据的大容量数据存储介质。数据将以相对较低的速度被传达到用户区111/从用户区111传达。相反，缓冲区112可以用于以较高的速度来高速缓存指向用户区111的数据/或高速缓存从用户区111取回（retrieve）的数据。
因此，形成缓冲区112的“高速非易失性存储器“可以被配置来以适合高速操作的第一映射方案来使用。同样，形成用户区111的“低速非易失性存储器“可以被配置来以适合低速操作的第二映射方案来使用。例如，可以使用块映射方案来管理包括低速非易失性存储器的用户区111，而可以使用页映射方案来管理包括高速非易失性存储器的缓冲区112。正如本领域的技术人员理解的，页映射方案并不需要使用合并（merge）操作，该合并操作在例如写操作期间降低组成存储器的整个操作性能。因此，使用页映射方案更好地使缓冲区112以高速操作。与此相反，块映射方案需要使用合并操作，同时提供其他的性能优势。然而，更慢的块映射方案适合于使用用户区111，因为它被设计为以相对较低的速度操作。
组成用户区111和缓冲区112的非易失性存储器单元的操作性质可能不同。例如，被配置来每存储单元存储单个数据比特的单电平、非易失性存储单元（SLC）可以被用来实现缓冲区112，而被配置来每存储单元存储两个或更多个数据比特的多电平、非易失性存储单元（MLC）可以被用来实现用户区111。
或者，MLC可以用于实现NVM 110的存储单元阵列的用户区111和缓冲区112两者。例如，形成用户区111的MLC可以被配置为每个单元存储N比特数据，而形成缓冲区112的MLC可以被配置为每个单元存储M比特数据，其中，M为小于N的自然数。
存储器控制器120可用于响应于从外部设备（例如，主机）接收的请求来总体控制非易失性存储设备110的操作。图1的存储器控制器120包括主机接口121、存储器接口122、控制单元123、RAM、ECC电路125和磨损等级控制逻辑126。
主机接口121可以提供对外部设备（例如，主机）的接口，并且存储器接口122可以提供对非易失性存储设备110的接口。主机接口121可以经由一个或更多个通道（或端口）与主机（未示出）连接。例如，主机接口121可以通过并行AT附件（PATA）总线和串行AT附件（SATA）总线中的任何一个或全部与主机连接。
控制单元123可控制非易失性存储器110上的整个操作（例如，读、写、文件系统管理等等）。例如，虽然在图1中未示出，但是控制单元123可包括CPU、处理器、SRAM、DMA控制器等。控制单元123的一个例子例如在出版的美国专利申请No.2006-0152981中公开，其主题通过引用合并于此。
控制单元123可用于管理控制在缓冲区112和用户区111之间以及在存储器控制器120和NVM 110之间的数据传递的操作。例如，响应于刷新操作或写操作，数据可以从RAM 124“被转储”（即，传递）到缓冲区112。
可以通过多个不同的操作来完成从缓存区112到用户区111的数据传递。例如，当可用的存储器空间下降到定义的阈值（例如，30％）以下时，可以执行移动数据操作以创建缓冲区112中的可用存储器空间。或者，移动数据操作可以根据定义的进度被周期性地执行，或移动数据操作可以在NVM 110的空闲时间期间被执行。
RAM 124可以在控制单元123的控制下操作，并可以被用作工作存储器、缓冲存储器、高速缓冲存储器等。RAM 124可以由一个芯片或多个芯片形成，分别对应于非易失性存储器110的区域。
在RAM 124被用作工作存储器的情况下，由控制单元123处理的数据可以暂时被存储在RAM 124中。如果RAM 124被用作缓冲存储器，则它可以缓冲正从主机传递到非易失性存储器110或从非易失性存储器110传递到主机的数据。当RAM 124被用作高速缓冲存储器（以下，称为高速缓存方案）时，RAM 124结合以高速运行的主机设备来更好地使能相对低速的NVM 110的使用。在定义的高速缓存方案中，存储在高速缓冲存储器（RAM）124中的文件数据将被转储到NVM 110的缓冲区112。控制单元123可以管理控制转储操作的映射表。
在NVM 110是闪存存储器的情况下，RAM 124可以被用作实现闪存转换层（FTL）的驱动存储器。如在本领域所了解的，FTL可以用来管理用于闪存存储器的合并操作、管理一个或多个映射表等等。
除了读/写命令，主机（未示出）可向存储器系统100提供刷新高速缓存命令。响应于刷新高速缓存命令，存储器系统100将执行刷新操作，其主要将存储在高速缓冲存储器124中的文件数据转储到NVM 110的缓冲区112。可以使用控制单元123来控制刷新操作。
ECC电路125可以产生纠错码（ECC），其能够检测和/或校正将被存储在NVM 110中的数据（或从NVM 110取回的数据）中的比特错误。ECC电路125可以对从NVM 110提供的数据执行纠错编码，以形成相应的ECC数据，其包括例如奇偶校验数据。可以在NVM 110中存储奇偶校验数据。ECC电路125也可以对输出数据执行纠错解码，并且可以根据纠错解码结果来确定纠错解码是否执行成功。ECC电路125可以根据判断结果输出指示信号，并可以使用奇偶校验数据来校正数据的错误比特。
ECC电路125可以被配置为使用低密度奇偶校验（LDPC）码、BCH码、turbo码、瑞德-所罗门（RS）码、卷积码、递归系统码（RSC）或诸如网格编码调制（TCM）、块编码调制（BCM）等的编码调制来执行纠错。ECC电路125可以包括纠错电路、纠错系统或者纠错设备中的至少一个或其全部。
磨损等级控制逻辑126通常可以用于管理NVM 110的存储单元的磨损等级。在磨损等级控制操作中，磨损等级控制逻辑126可以与其他元件协作以重新定义用户区111相对于缓冲区112的范围。例如，磨损等级控制逻辑126可以改变在用作缓存区112的组成存储单元阵列的第一部分和用作用户区111的存储单元阵列的另一部分之间的边界的布置。这样的“边界”可以针对关于NVM 110的存储器空间的逻辑地址和/或针对关于存储器空间的物理寻址来定义。改变（或重新定义）指定从缓存区112到用户区111的一个或更多个边界的过程在下文中将被称为“模式改变操作”。在本发明构思的某些实施例中，由磨损等级控制逻辑126检测的、形成NVM 110的缓冲区112的存储单元的“磨损等级”可以被用来启动模式改变操作。在模式改变操作期间，被指定为处于用户区111中的一个或更多个存储器块被重新指定（通过相应的边界改变）从而随后作为缓冲区112的一部分操作。例如，先前在MLC模式中操作的重新指定的存储器块中的MLC可被重新配置（当重新指定时）为操作在SLC模式中。
可以使用硬件和/或软件来实现磨损等级控制逻辑126。也就是说，磨损等级控制逻辑126可以通过一个芯片或存储器控制器120中的模块来安装，或者可以经由外部的存储器（诸如软盘，光盘，或USB存储器）来连接。同时，可以使用可由用户编程的逻辑来形成磨损等级控制逻辑126。
可以使用诸如编程擦除周期的数目，检测的ECC错误率，擦除环计数等的一个或多更个参数（以下，称为“磨损等级参数”）来检查NVM 110中的存储单元的磨损等级。也就是说，关于NVM 110的存储单元的基本磨损等级可以通过相应的编程擦除周期的数目、ECC错误率，和/或擦除环计数来按比例指示。在下文中，将以一些额外的细节来描述使用磨损等级参数的图1的存储器系统100的示范性模式改变操作。
图2是进一步说明针对检测的（或计数的）编程擦除循环的数目而执行的模式改变操作的框图。参考图2，存储器系统200包括非易失性存储器（NVM）210和存储器控制器220。NVM 210包括指定用户区211和缓冲区212的存储单元阵列。用户区211的MLC是被模式设置来在写/读操作期间每个MLC存储/读取两个或更多个数据比特。相反，缓冲区212的MLC是被模式设置来在写/读操作期间每个MLC存储/读取单个数据比特。
可以考虑存储器系统的性能需求来设置关于形成NVM 210的存储器阵列的MLC的编程/擦除（P/E）操作的可允许数目。也就是说，P/E操作的可允许数目将通过理解MLC的特定的P/E循环耐久性能力来设置。值得注意的是，P/E循环耐久性在MLC模式设置和SLC模式设置之间可以不同。在一般情况下，每个编程操作在存储单元中存储的数据比特越少，P/E循环耐久性越高。
如前所述，在用户区211中编程的所有数据将首先通过缓冲区212。此后，数据从缓冲区212被移动到用户区211。这种存储数据的方法通常被称为“片上缓冲编程（OBP）”。通过使用OBP，指向缓冲区212的存储单元的编程擦除操作的数目将被提升，并且因此，关于在缓冲区212中的存储单元的P/E循环耐久性必须非常好。在这种环境下，图2中的存储器系统200通过建立适当的模式设置（例如SLC模式比对MLC模式）来寻求增加缓冲区212中的存储单元的P/E循环耐久性。
继续参考图2，存储器控制器220可以包括控制单元223和磨损等级控制逻辑226。控制单元223可以向磨损等级控制逻辑226提供关于NVM 210的编程/擦除（P/E）循环的信息。磨损等级控制逻辑226可以基于P/E循环信息对用户区211内的一些存储器块执行模式改变操作。
例如，假设NVM 210包括一百（100）个存储器块，每个存储器块由3-比特MLC形成。最初，进一步假设九十八（98）个存储器块被指定为用户区211且被模式设置用于3比特MLC模式的操作，而剩下的两个（2）存储器块被指定为缓存区212并被模式设置用于SLC模式中的操作。然而，一旦缓冲区212中的存储单元的P/E循环超过给定的阈值，则磨损等级控制逻辑226将使得要执行模式改变操作，在此期间，一个或更多个存储器块在功能上从用户区211取出并且被添加到缓冲区212。
在概念上，然后，在NVM 210的98/2个存储器块之间最初建立的边界被改变，以重新指定（以及因此模式设置）98个存储器块中的一个或更多个作为缓冲区212中的“新”存储器块。例如，两个（2）新的存储器块可以被模式设置到SLC模式并且在操作上被指定充当缓冲存储器212的一部分运，从而建立了关于形成NVM 210的100个存储器块的新的96/4边界。
图3是图示用于假定图2的前述存储器系统的用户区和缓冲区的可能的P/E耐久性值的表。可以针对不同的操作模式来确定如图3所示的、关于在用户区211比对缓冲区212的存储单元的各自的耐久性值。参照图3，当关于用户区211中正操作在3-比特MLC模式中的MLC的投影的耐久性分别为0.5K、1.0K和1.5K时，关于缓冲区212中正操作在SLC模式中的MLC的投影的耐久性是75K、150K和225K。使用这些假设的P/E值，为了保证对于MLC用户区211中的存储单元的至少1000个P/E循环，NVM 200必须为SLC缓冲区212中的存储单元提供的150,000个P/E循环。下面的公式可以示出在MLC用户区211的耐久性MLC[E]与SLC缓冲区212的耐久性SLC[E]之间的相关性。
SLC[E]＝MLC[E]×3×(M/S)                    (1)
在公式1中，“M”指示MLC块的数目，而“S”指示SLC块的数目。
SLC缓冲区212的耐久性SLC[E]可能随MLC的耐久性MLC[E]的增加而成比例地增加，同时当SLC缓冲区212的存储器块的数目增加时它可能减少。SLC缓冲区212的耐久性SLC[E]可能是MLC用户区211的耐久性MLC[E]的10倍或更多倍。这可能意味着虽然MLC用户区211的一些使用的存储器块被有效地模式“改变”到SLC缓冲区212，但是耐久性保持在90％以上。
图4A和4B是进一步说明根据图2的存储器系统的编程擦除循环的模式改变操作的概念图。图4A示出根据NVM 210的MLC用户区211的P/E循环的变化（%）的模式改变操作。图4B示出根据SLC缓冲区212的P/E循环的变化（%）的模式改变操作。
参考图4A，在MLC用户区211的P/E循环的初始阶段（0%），MLC用户区211可以占据大约98%的空间，SLC缓冲区212可以占据大约2%的空间。也即，NVM 210中100个存储器块的98个存储器块可以被用作用户区，而其中的两个存储器块可以被用作缓冲区。
在MLC用户区211的P/E循环达到大约25%的情况中，MLC用户区211的一些存储器块（如两个存储器块）可以被改变到SLC缓冲区212。例如，假设MLC用户区211的P/E循环耐久性是1000个循环。利用该假设，当执行了250P/E循环时，MLC用户区211的两个存储器块可以被改变到SLC缓冲区212。在SLC缓冲区212处曾使用的存储器块可以被当作磨损的存储器块，即，坏的块。改变到SLC缓冲区212的存储器块可以具有对应于100K或更多P/E循环的耐久性。
在MLC用户区211的P/E循环达到大约50%的情况中，MLC用户区211的剩余存储器块中的一些存储器块可以被改变到SLC缓冲区212。例如，当执行了500个P/E循环时，MLC用户区211的两个存储器块可以被改变到SLC缓冲区212。在SLC缓冲区212处曾使用的存储器块可以被当作磨损的存储器块，即，坏的块。此时，MLC用户区211可以包括94个存储器块。
类似地，如果MLC用户区211的P/E循环达到大约75%，则MLC用户区211的剩余存储器块中的一些存储器块可以被改变到SLC缓冲区212。例如，在750个P/E循环之后，MLC用户区211的两个存储器块可以被改变到SLC缓冲区212。在SLC缓冲区212处曾使用的存储器块可以被当作磨损的存储器块，即，坏的块。此时，MLC用户区211可以包括92个存储器块。
参考图4B，在SLC缓冲区212的P/E循环的初始阶段（0%），NVM 210中100个存储器块的98个存储器块可以被用作用户区，而其中的两个存储器块可以被用作缓冲区。
在SLC缓冲区212的P/E循环达到大约70%的情况中，MLC用户区211的两个存储器块可以被改变到SLC缓冲区212。此时，SLC缓冲区212可以包括4个存储器块。新近改变到SLC缓冲区212的存储器块的P/E循环可以比SLC缓冲区212的现有存储器块的P/E循环更大。这就意味着SLC缓冲区212的P/E循环耐久性整体增加。
如果SLC缓冲区212的P/E循环达到大约80%，则MLC用户区211的剩余存储器块中的一些存储器块可以被改变到SLC缓冲区212。此时，在SLC缓冲区212处从开始起曾使用的存储器块可以被当作磨损的存储器块，即，坏的块。此时，MLC用户区211可以包括94个存储器块。
类似地，在SLC缓冲区212的P/E循环达到大约90%的情况下，MLC用户区211的剩余存储器块中的一些存储器块可以被改变到SLC缓冲区212。在SLC缓冲区212处曾使用的四个存储器块可以被当作磨损的存储器块，即，坏的块。此时，MLC用户区211可以包括92个存储器块。
在图4A和图4B中，其中示出根据P/E循环使用四个参考来将用户区211的存储器块改变到缓冲区212的情况。用户区211可以在开始时占据约98％的空间，并且由用户区211占用的空间可逐渐减少至大约92％。用户区211的空间可以减小，而缓冲区212的P/E循环耐久性可以增加。因此，存储器系统200的性能可以得到改进。
图5是图示可以用于跟踪图2的存储器系统的持续模式改变操作的结果的映射表的图。图5的映射表示出MLC用户区211的P/E循环达到大约25%的情况。
参考图5，NVM 210包括100个存储器块001至100。最初，第一和第二存储器块001和002被模式设置为在SLC模式中操作，并且被指定为SLC缓冲区212的一部分。剩余的存储器块003到100被模式设置为操作在MLC模式，并且被指定为MLC用户区211的一部分。
然而，一旦用户区211的计数的P/E循环达到大约25％，所述第一和第二存储器块001和002被假定为非常磨损，并且第三和第四存储器块003和004通过功能上重新指定和适当地模式设置到SLC模式而从用户区211被改变到缓冲区212。也就是说，用户区211和缓冲区212之间的边界被改变，使得缓冲区212现在包括第三和第四存储器块003和004。
回到图2，存储器系统200能够执行模式改变操作，据此，根据关于某些存储器块或存储器单元的编程/擦除（P/E）循环信息的改变，用户区211的某些存储器块被改变到缓冲区212中的存储器块。通过使用模式改变操作，本发明构思的实施例能够有效地延长存储器系统200中的存储单元阵列的使用寿命，同时也提高了整体性能。
图6是说明基于ECC错误率而非P/E循环计数预测的模式改变操作的框图。参考图6，存储器系统300包括非易失性存储器（NVM）310和存储器控制器320。NVM 310包括用户区311和缓冲区312。存储器控制器320包括ECC电路325和磨损等级控制逻辑326。
随着NVM 310被持续使用，可以监视关于从NVM读取的数据的ECC错误率。可通过ECC电路325纠正的比特的最大数目通常是固定的。假设使用OBP，由于缓冲区312被反复编程或读取，所以缓冲区312的ECC错误率可能以比用户区311的错误率更快的速率增加。存储器系统300可以通过将一部分用户区311模式改变到缓冲区312来降低缓冲区312的ECC错误率的增加。
因此，ECC电路325可以向磨损等级控制逻辑326提供关于非易失性存储器310的ECC错误率的信息。磨损等级控制逻辑326可以使得针对用户区311的某些存储器块来执行模式改变操作。例如，当ECC错误率达到给定的错误率时，磨损等级控制逻辑326可以将用户区311的一些存储器块改变到缓冲区312。
图7A和7B是说明根据图6的存储器系统的ECC错误率的模式改变操作的图。图7A示出根据MLC用户区311的ECC错误率的变化（%）的模式改变操作。图7B示出根据SLC缓冲区域312的ECC错误率的变化（%）的模式改变操作。为了便于描述，假定ECC电路325的可校正的ECC错误比特的数目是100。
参考图7A，假定在MLC用户区311的ECC错误率处在0％和10％之间的一个时间段中MLC用户区311包括99个存储器块且SLC缓冲区312包括一个存储器块。在ECC错误率处在10%和20%之间的情况下，MLC用户区311中的一部分存储器块（例如，一个存储器块）可以被改变到SLC缓冲区312。在SLC缓冲区312处曾使用的存储器块可被视为磨损的存储器块。在这个时候，MLC用户区311可以包括98个存储器块。以此方式，在ECC错误率处在90%和100%之间的情况中，MLC用户区311的9个存储器块可以被改变到SLC缓冲区312。此时，MLC用户区311可以包括90个存储器块。
参考图7B，假定在SLC缓冲区312的ECC错误率处在0％和80％之间的一个时间段中MLC用户区311包括99个存储器块且SLC缓冲区312包括一个存储器块。每当SLC缓冲区312的ECC错误率增加2%，则MLC用户区311的一个存储器块可以被改变到SLC缓冲区域312。在ECC错误率达到100%之前，在SLC缓冲区域312处曾使用的存储器块可以被部分地当作磨损的存储器块。
图7A和图7B示出其中根据ECC错误率使用十个参考来将用户区311的存储器块改变到缓冲区312的情况。用户区311可以在开始时占据大约99%的空间，但这种分配可以逐渐减少至大约90％。当正从缓存区312中读取的数据的误码率降低时，分配给用户区311的空间可以被降低。因此，存储器系统300的性能可以得到改进。
图8是说明能够响应于擦除环（erase loop）计数执行模式改变操作的存储器系统400的框图。参照图8，存储器系统400包括非易失性存储器（NVM）410和存储器控制器420。NVM 410包括用户区411和缓冲区412。存储器控制器420包括磨损等级控制逻辑426。
随着数据从NVM 410中被常规地读取和被编程到NVM 410中，擦除环的数目增加。擦除环计数可用作非易失性存储器410的磨损等级参数。由擦除环计数器413提供的最大擦除环计数可以是固定的。假设使用OBP，由于缓冲区412上的编程、读取和擦除是反复的，所以缓冲区412的磨损等级将以比用户区411更快的速率增加。存储器系统400可以通过将用户区411的一部分模式改变到缓冲区412来降低缓冲区412的擦除环计数的增加速率。
擦除环计数器413可以向磨损等级控制逻辑426提供与非易失性存储器410的擦除环计数相关联的信息。磨损等级控制逻辑426可以基于擦除环计数来对用户区411的一些存储器块执行模式改变操作。例如，当擦除环计数达到给定的计数时，磨损等级控制逻辑426可以将用户区411的一些存储器块改变到缓冲区412。
图9是进一步说明图8的擦除环计数的概念图。参照图9，NVM 410的每个存储单元根据其阈值电压可以具有编程状态P或擦除状态。编程状态可以由一个或更多个编程状态形成。如果擦除电压被提供给存储器块，则存储单元的阈值电压可以被移位进擦除状态。之后，可以提供擦除验证电压Ve以检查擦除的存储单元的阈值电压是否被移位进擦除状态E。该擦除操作可以重复直到所有的存储单元具有擦除状态E为止。
参考图9，由于在第一擦除环EL＝1期间存在未达到擦除状态E的存储单元，所以可以执行第二擦除环EL＝2。由于在第二擦除环EL＝2期间存在未达到擦除状态E的存储单元，所以可以执行第三擦除环EL＝3。在第三擦除环EL＝3处所有的存储单元可以进入擦除状态E。此时，擦除环计数器413（参考图8）可以向磨损等级控制逻辑426（参考图8）提供与3对应的擦除环计数信息。
图10A和10B是进一步说明根据图8的存储器系统的擦除环计数的模式改变操作的图。图10A示出根据MLC用户区411的擦除环计数的变化（%）的模式改变操作，而图10B示出根据SLC缓冲区412的擦除环计数的变化（%）的模式改变操作。为了便于描述，假定擦除环计数器413被设置为具有为10的最大擦除环计数。
参考图10A，在MLC用户区411的擦除环计数处在0%和50%之间的一个时间段中，MLC用户区411可以占据大约95%的空间而SLC缓冲区412可以占据大约5%的空间。即，在MLC用户区411的擦除环计数处在0%和50%之间的一个时间段中，MLC用户区411可以包括95个存储器块而SLC缓冲区412可以包括5个存储器块。
在擦除环计数处在6和10之间的情况下，MLC用户区411的一些存储器块（例如，5个存储器块）可以被改变到SLC缓冲区412。在SLC缓冲区412处曾使用的存储器块可被视为磨损的存储器块。在该情况中，MLC用户区411可以包括90个存储器块。
参考图10B，在SLC缓冲区412的擦除环计数处在0%和90%之间的一个时间段中，MLC用户区411可以占据大约95%的空间而SLC缓冲区412可以占据大约5%的空间。在擦除环计数处在90%和100%之间的一个时间段中，MLC用户区411的一些存储器块（例如，5个存储器块）可以被改变到SLC缓冲区412。在SLC缓冲区412处曾使用的存储器块可被视为磨损的存储器块。在该情况中，MLC用户区411可以包括90个存储器块。
在图10A和图10B中，示出其中根据擦除环计数使用两个参考来将用户区411的存储器块改变到缓冲区412的情况。用户区411可以在开始时占据大约95%的空间，并且用户区411占据的空间可以逐渐减少至大约90%。用户区411的空间可以减小，同时缓冲区412的擦除环计数的增加速率可以降低。因此，存储器系统400的性能可以得到改进。
根据本发明构思的实施例的存储器系统可以被应用于各种产品。根据本发明构思的实施例的存储器系统可以被实现为诸如个人计算机、数码相机、摄像机、移动电话机、MP3播放器、PMP、PSP、PDA等的电子设备以及诸如存储卡、USB存储器、固态驱动器（SSD）等的存储设备。
图11和图12是示意图示根据发明构思的实施例的存储器系统的各种应用的框图。参照图11和图12，存储器系统可以包括存储设备和主机。例如，图11中的存储器系统1000可以包括存储设备1100和主机1200，且图12中的存储器系统2000可以包括存储设备2100和主机2200。存储设备1100可以包括闪存存储器1110和存储器控制器1120，并且存储设备1200可以包括闪存存储器2110和存储器控制器2120。
存储设备1100和2100可以包括存储介质，如存储卡（例如，SD、MMC等）或可附接手持式存储设备（例如，USB存储器等）。存储设备1100和2100可以分别与主机1200和2200连接。存储设备1100和2100中的每个可以通过主机接口与相应的主机交换数据。存储设备1100和2100可以从主机1200和2200提供电力，以执行其内部操作。
参考图11，磨损等级控制逻辑1101可以被包括在闪存存储器1110中。参考图12，磨损等级控制逻辑2201可以被包括在主机2200中。存储器系统1000和2000可以通过使用磨损等级控制逻辑将闪存存储器的用户区的一部分改变到缓冲区而提高总体系统性能。
图13是图示应用根据发明构思的实施例的存储器系统的存储卡系统的框图。存储卡系统3000可以包括主机3100和存储卡3200。主机3100可以包括主机控制器3110、主机连接单元3120和DRAM 3130。
主机3100可以将数据写到存储卡3200中和从存储卡3200中读取数据。主机控制器3110可以经由主机连接单元3120向存储卡3200发送命令（例如写命令）、从主机3100中的时钟产生器（未示出）产生的时钟信号CLK、以及数据。DRAM 3130可以是主机3100的主存储器。
存储卡3200可以包括卡连接单元3210、卡控制器3220和闪存存储器3230。卡控制器3220可以响应于经由卡连接单元3210输入的命令将数据存储在闪存存储器3230中。可以与从卡控制器3220中的时钟产生器（未示出）产生的时钟信号同步地存储数据。闪存存储器3230可以存储自主机3100传递的数据。例如，在主机3100是数码相机的情况下，闪存存储器3230可以存储图像数据。
图13中的存储卡系统3000可以包括在主机控制器3110、卡控制器3220或闪存存储器3230中提供的磨损等级控制逻辑（未示出）。如上所述，本发明构思可以通过使用磨损等级控制逻辑将闪存存储器的用户区的一部分改变到缓冲区而提高总体系统性能。
图14是图示其中应用根据发明构思的实施例的存储器系统的固态驱动系统的框图。参照图14，固态驱动器（SSD）系统4000可以包括主机4100和SSD 4200。主机4100可以包括主机接口4111、主机控制器4120和DRAM4130。
主机4100可以将数据写到SSD 4200中或从SSD 4200中读取数据。主机控制器4120可经由主机接口4111向SSD 4200传递信号SGL，诸如命令、地址、控制信号等。DRAM 4130可以是主机4100的主存储器。
SSD 4200可以经由主机接口4211与主机4100交换信号SGL，并可以经由电源连接器4221供电。SSD 4200可以包括多个非易失性存储器4201到420n、SSD控制器4210和辅助电源4220。这里，非易失性存储器4201到420n可以不仅由闪存存储器实现，而且可以由PRAM、MRAM、ReRAM等实现。
多个非易失性存储器4201到420n可以被用作SSD 4200的存储介质。多个非易失性存储器4201到420n可以通过多个通道CH1到CHn与SSD控制器4210连接。一个通道可以连接一个或更多个非易失性存储器。与一个通道连接的非易失性存储器可以与同一数据总线连接。
SSD控制器4210可以通过主机接口4211与主机4100交换信号SGL。这里，信号SGL可以包括命令、地址、数据等。SSD控制器4210可以被配置为根据主机4100的命令向对应的非易失性存储器写入数据或从中读出数据。将参考图15更充分地描述SSD控制器4210。
辅助电源4220可以通过电源连接器4221与主机4100连接。辅助电源4220可以由来自主机4100的电力PWR充电。辅助电源4220可以被放置在SSD4200之内或SSD 4200之外。例如，辅助电源4220可以放置在主板上以向SSD 4200提供辅助电力。
图15是示意图示图14的SSD控制器的框图。参照图15，SSD控制器4210可以包括NVM接口4211、主机接口4212、磨损等级控制逻辑4213、控制单元4214和SRAM 4215。
NVM接口4211可以将从主机4100的主存储器传递的数据分别分散到通道CH1至CHn。NVM接口4211可以将从非易失性存储器4201到420n中读出的数据通过主机接口4212传递到主机4100。
主机接口4212可以根据主机4100的协议对SSD 4200提供接口。主机接口4212可使用USB（通用串行总线）、SCSI（小型计算机系统接口）、PCIexpress、ATA、PATA（并行ATA）、SATA（串行ATA）、SAS（串行附连SCSI）等与主机4100通信。主机接口4212可以执行盘仿真功能，用于使得主机4100能够将SSD 4200识别为硬盘驱动器（HDD）。
如上所述，磨损等级控制逻辑4213可以管理非易失性存储器4201到420n的模式改变操作。控制单元4214可以分析和处理从主机4100输入的信号SGL。控制单元4214可以经由主机接口4212来控制主机4100或经由NVM接口4211来控制非易失性存储器4201到420n。控制单元4214可以使用用于驱动SSD 4200的固件来控制非易失性存储器4201至420n。
SRAM 4215可以被用来驱动软件，该软件有效地管理非易失性存储器4201至420n。SRAM 4215可以存储从主机4100的主存储器输入的元数据或高速缓存数据。在突然断电操作中，存储在SRAM 4215中的元数据或高速缓存数据可以使用辅助电源4220而被存储在非易失性存储器4201到420n中。
回到图14，如上所述，根据本发明构思的实施例的SSD系统4000可以通过使用磨损等级控制逻辑将闪存存储器的用户区的一部分改变到缓冲区而提高总体系统性能。
图16是示意图示包括根据发明构思的实施例的存储器系统的电子设备的框图。这里，电子设备5000可以是个人计算机或手持式电子设备，例如笔记本计算机、蜂窝电话机、PDA、照相机等。
电子设备5000可以包括存储器系统5100、电源装置5200、辅助电源5250、CPU 5300、DRAM 5400以及用户接口5500。存储器系统5100可以包括闪存存储器5110和存储器控制器5120。存储器系统5100可以被嵌入在电子设备5000内。
如上所述，电子设备5000可以通过使用磨损等级控制逻辑将闪存存储器的用户区的一部分改变到缓冲区而提高总体系统性能。
根据本发明构思的实施例的用户设备5100能够被应用于具有二维结构的闪存存储器以及具有三维结构的闪存存储器。
图17是示意图示适用本发明构思的闪存存储器的框图。参照图17，闪存存储器6000可以包括三维（3D）单元阵列6110、数据输入/输出电路6120、地址译码器6130和控制逻辑6140。
3D单元阵列6110可以包括多个存储器块BLK1到BLKz，其中每个存储器块被形成为具有三维结构（或，垂直结构）。对于具有两维（水平）结构的存储器块，可以以与基板水平的方向形成存储器单元。对于具有三维结构的存储器块，可以以与基板垂直的方向形成存储器单元。每个存储器块可以是闪速存储器6000的擦除单位。
数据输入/输出电路6120可以经由多个位线与3D单元阵列6110连接。数据输入/输出电路6120可以从外部设备接收数据，或者可以将从3D单元阵列6110中读取的数据输出到外部设备。地址译码器6130可以经由多个字线以及选择线GSL和SSL与3D单元阵列6110连接。地址译码器6130可以响应于地址ADDR来选择字线。
控制逻辑6140可以控制闪存存储器6000的编程、擦除、读等。例如，在编程中，控制逻辑6140可以控制地址译码器6130以使得编程电压被提供到选择的字线，并且可以控制数据输入/输出电路6120以使得数据被编程。
图18是示意图示图17所示的存储器块的3D结构的透视图。参考图18，可以以与基板SUB垂直的方向形成存储器块BLK1。可以在基板SUB处形成n+掺杂区域。栅极电极层和绝缘层可以依次被布置在基板SUB中。电荷存储层可以被形成在栅极电极层和绝缘层之间。
如果按垂直方向形成栅极电极层和绝缘层的图案，则可以形成V形支柱。支柱可以穿透栅极电极和绝缘层，以便与基板SUB连接。支柱的外部O可以由沟道半导体形成，并且其内部可以由绝缘材料（诸如氧化硅）形成。
存储器块BLK1的栅极电极层可以与地选择线GSL、多个字线WL1到WL8和串选择线SSL连接。存储器块BLK1的支柱可以被连接到多个位线BL1到BL3。在图18中，示例性地示出一个存储器块BLK1具有两个选择线SSL和GSL以及8个字线WL1至WL8的情况。然而，本发明构思不限于此。
图19是示意图示图18所示的存储器块的等价电路的图。参考图19，NAND串NS11到NS33可以被连接在位线BL1到BL3以及公共源极线CSL之间。每个NAND串（例如，NS11）可以包括字符串选择晶体管SST、多个存储单元MC1至MC8以及地选择晶体管GST。
串选择晶体管SST可以与字符串选择线SSL1到SSL3连接。存储单元MC1到MC8可以分别与对应的字线WL1到WL8连接。地选择晶体管GST可以与地选择线GSL1到GSL3连接。串选择晶体管SST可以与位线连接，并且地选择晶体管GST可以与公共源极线CSL连接。
具有相同高度的字线（例如，WL1）可以被共同连接，并且地选择线GSL1至GSL3和串选择线SSL1到SSL3可以彼此分离。在与第一字线WL1连接并被包括在NAND串NS11、NS12、NS13中的存储单元（构成页）的编程中，可以选择第一字线WL1、第一串选择线SSL1以及第一地选择线GSL1。
根据本发明构思的存储器系统可以执行模式改变操作，其中基于磨损等级信息（例如，P/E循环、ECC错误、，擦除环计数等），用户区的存储器块被部分地逐渐改变到缓冲区。利用本发明构思，通过增加P/E循环耐久性或减少ECC错误率或擦除环计数的增加速率可以提高存储器系统的性能。
以上公开的主题应被认为是说明性的而非限制性的，并且所附权利要求意图涵盖全部此类修改、改进和其他实施例，它们落入真实的精神和范围中。因此，对于法律允许的最大范围，该范围将通过以下权利要求及其等价物的最宽的允许的解释来确定，并且不应由前述具体的描述限制或约束。

Claims (20)

1.一种存储器系统，包括：
非易失性存储器（NVM），其包括多电平存储单元(MLC)，MLC的第一部分被指定为缓冲区并操作在第一模式，而MLC的第二部分被指定为用户区并操作在不同于第一模式的第二模式；以及
存储器控制器，被配置来使用片上缓存编程来将数据编程到NVM，其中存储器控制器包括磨损等级控制逻辑，该磨损等级控制逻辑被配置来确定关于MLC的磨损等级信息并且响应于磨损等级信息而改变指定从用户区到缓冲区的边界。
2.根据权利要求1所述的存储器系统，其中，磨损等级信息是针对缓冲区的MLC来确定的，并且包括编程擦除（P/E）循环信息和擦除环计数信息中的至少一个。
3.根据权利要求1所述的存储器系统，其中，磨损等级信息是针对用户区的MLC来确定的，并且包括编程擦除（P/E）循环信息和擦除环计数信息中的至少一个。
4.根据权利要求1所述的存储器系统，其中，缓冲区的MLC的每个根据第一模式被配置来存储M比特数据，而用户区的MLC的每个根据第二模式被配置来存储N比特数据，其中M和N是自然数并且M小于N。
5.根据权利要求4所述的存储器系统，其中，缓冲区的MLC的每个根据第一模式被配置来仅存储单个比特数据。
6.根据权利要求4所述的存储器系统，其中，存储器控制器反复地控制模式改变操作的执行，该模式改变操作响应于磨损等级信息而改变指定从用户区到缓冲区的边界。
7.根据权利要求6所述的存储器系统，其中，操作在第一模式的缓冲区的MLC具有大于操作在第二模式的用户区的MLC的编程/擦除（P/E）循环耐久性。
8.根据权利要求6所述的存储器系统，其中，当初始化存储器系统时，存储器控制器进一步被配置来设置边界，使得MLC的第一部分包括第一存储器块且MLC的第二部分包括第二存储器块，并且通过改变边界，第二存储器块中的至少一个被重新指定为第一存储器块，且随后根据第一模式操作。
9.根据权利要求8所述的存储器系统，其中，当初始化存储器系统时，存储器控制器进一步被配置来构建映射表，该映射表指示用于第一存储器块中的每个的第一模式并指示用于第二存储器块中的每个的第二模式，并且在改变边界之后，该映射表被更新为指示用于被重新指定为第一存储器块的第二存储器块中的至少一个的第一模式。
10.根据权利要求9所述的存储器系统，其中，在改变边界之后，存储器控制器被进一步被配置来更新映射表以指示关于第一存储器块中的至少一个的磨损状态。
11.根据权利要求1所述的存储器系统，其中，所述NVM是闪存存储器。
12.一种存储器系统，包括：
非易失性存储器（NVM），其包括多电平存储单元(MLC)，MLC的第一部分被指定为缓冲区并操作在第一模式，而MLC的第二部分被指定为用户区并操作在不同于第一模式的第二模式；以及
存储器控制器，被配置来使用片上缓存编程来将数据编程到NVM，并且包括纠错编码电路（ECC）和磨损等级控制逻辑，该ECC检测和校正从NVM中读取的数据中的比特错误并且提供ECC错误率信息，该磨损等级控制逻辑被配置来针对ECC错误率信息而确定关于MLC的磨损等级信息并且响应于ECC错误率信息来改变指定从用户区到缓冲区的边界。
13.根据权利要求12所述的存储器系统，其中，ECC错误率信息是针对缓冲区的MLC和用户区的MLC中的至少一个来确定的。
14.根据权利要求12所述的存储器系统，其中，缓冲区的MLC的每个根据第一模式被配置来存储M比特数据，而用户区的MLC的每个根据第二模式被配置来存储N比特数据，其中M和N是自然数并且M小于N。
15.根据权利要求14所述的存储器系统，其中，操作在第一模式的缓冲区的MLC具有大于操作在第二模式的用户区的MLC的编程/擦除（P/E）循环耐久性。
16.一种操作存储器系统的方法，该存储器系统包括多电平存储单元(MLC)的非易失性存储器（NVM）和存储器控制器，该方法包括：
在初始化存储器系统时，使用存储器控制器来指定MLC的第一部分为操作在第一模式的缓冲区并且指定MLC的第二部分为操作在第二模式的用户区；
在存储器控制器的控制下，使用片上缓存编程来将输入数据编程到NVM，其中片上缓存编程总是首先将输入数据编程到缓冲区然后将输入数据从缓冲区移动到用户区；以及
确定关于MLC的磨损等级信息并且响应于磨损等级信息来改变指定从用户区到缓冲区的边界。
17.根据权利要求16所述的方法，其中，针对编程/擦除（P/E）循环信息、关于从MLC中读取的数据的错误率信息和擦除环计数信息中的至少一个来确定关于MLC的磨损等级信息。
18.根据权利要求16所述的方法，其中，缓冲区的MLC存储M比特数据，而用户区的MLC存储N比特数据，其中M和N是自然数并且M小于N。
19.根据权利要求16所述的方法，其中，第一模式仅在缓冲区的MLC中存储单个数据比特，而第二模式在用户区的MLC中存储至少两个数据比特。
20.根据权利要求19所述的方法，其中，缓冲区的MLC具有大于用户区的MLC的编程/擦除（P/E）循环耐久性。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105264613A (zh) * 2013-06-21 2016-01-20 马维尔国际贸易有限公司 用于优化存储设备的寿命的方法和装置
CN105637490A (zh) * 2013-09-03 2016-06-01 桑迪士克科技股份有限公司 用于在闪速存储器装置之间迁移数据的方法和系统
CN105683927A (zh) * 2013-09-03 2016-06-15 桑迪士克科技股份有限公司 用于重新平衡贮存在闪速存储器装置中的数据的方法和系统
CN106201901A (zh) * 2014-12-10 2016-12-07 爱思开海力士有限公司 包括映射表的控制器、包括半导体存储器件的存储系统及其操作方法
CN107025065A (zh) * 2016-02-01 2017-08-08 爱思开海力士有限公司 存储器系统及其操作方法
CN110069357A (zh) * 2018-01-22 2019-07-30 三星电子株式会社 集成电路存储器装置及其操作方法
CN110688324A (zh) * 2018-07-06 2020-01-14 三星电子株式会社 固态驱动器及其存储器分配方法
CN111373375A (zh) * 2018-06-28 2020-07-03 西部数据技术公司 基于使用监测将应用程序动态分配到存储器的非易失性存储系统
CN111600611A (zh) * 2019-02-20 2020-08-28 天津光电通信技术有限公司 一种优化置信度传播的qc-ldpc码构造方法
CN112148520A (zh) * 2019-06-27 2020-12-29 西部数据技术公司 用于数据存储装置的二维可缩放通用存储格式
CN112445722A (zh) * 2019-09-04 2021-03-05 美光科技公司 具有可配置的性能及缺陷管理的存储器装置

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318182B2 (en) * 2013-01-30 2016-04-19 Intel Corporation Apparatus, method and system to determine memory access command timing based on error detection
US9345404B2 (en) * 2013-03-04 2016-05-24 Hello Inc. Mobile device that monitors an individuals activities, behaviors, habits or health parameters
US20150074489A1 (en) * 2013-09-06 2015-03-12 Kabushiki Kaisha Toshiba Semiconductor storage device and memory system
KR102140512B1 (ko) * 2013-10-16 2020-08-03 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 불휘발성 메모리 시스템 및 불휘발성 메모리 시스템의 동작 방법
KR102085127B1 (ko) 2013-11-13 2020-04-14 삼성전자주식회사 메모리 컨트롤러의 구동 방법 및 메모리 컨트롤러에 의해서 제어되는 비휘발성 메모리 장치
US9520901B2 (en) * 2014-03-06 2016-12-13 Kabushiki Kaisha Toshiba Memory controller, memory system, and memory control method
WO2015151261A1 (ja) * 2014-04-03 2015-10-08 株式会社日立製作所 不揮発メモリシステム及び情報処理システム
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US9582212B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device
US9582202B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by moving data
US9563362B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Host system and process to reduce declared capacity of a storage device by trimming
US9652153B2 (en) 2014-09-02 2017-05-16 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a count of logical addresses
US9524112B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by trimming
US9582220B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Notification of trigger condition to reduce declared capacity of a storage device in a multi-storage-device storage system
US9582193B2 (en) * 2014-09-02 2017-02-28 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device in a multi-storage-device storage system
US9582203B2 (en) 2014-09-02 2017-02-28 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by reducing a range of logical addresses
US9665311B2 (en) 2014-09-02 2017-05-30 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by making specific logical addresses unavailable
US9524105B2 (en) 2014-09-02 2016-12-20 Sandisk Technologies Llc Process and apparatus to reduce declared capacity of a storage device by altering an encoding format
US9563370B2 (en) 2014-09-02 2017-02-07 Sandisk Technologies Llc Triggering a process to reduce declared capacity of a storage device
US9552166B2 (en) 2014-09-02 2017-01-24 Sandisk Technologies Llc. Process and apparatus to reduce declared capacity of a storage device by deleting data
US9158681B1 (en) * 2014-09-02 2015-10-13 Sandisk Technologies Inc. Process and apparatus to reduce declared capacity of a storage device by conditionally trimming
US9519427B2 (en) 2014-09-02 2016-12-13 Sandisk Technologies Llc Triggering, at a host system, a process to reduce declared capacity of a storage device
US9513822B2 (en) 2014-09-26 2016-12-06 Hewlett Packard Enterprise Development Lp Unmap storage space
US9984768B2 (en) * 2014-10-20 2018-05-29 Sandisk Technologies Llc Distributing storage of ECC code words
KR102295208B1 (ko) * 2014-12-19 2021-09-01 삼성전자주식회사 프로그램 영역을 동적으로 할당하는 저장 장치 및 그것의 프로그램 방법
WO2016143170A1 (en) * 2015-03-09 2016-09-15 Kabushiki Kaisha Toshiba Semiconductor storage device
US9870836B2 (en) 2015-03-10 2018-01-16 Toshiba Memory Corporation Memory system and method of controlling nonvolatile memory
US10008250B2 (en) * 2015-03-27 2018-06-26 Intel Corporation Single level cell write buffering for multiple level cell non-volatile memory
US9639282B2 (en) 2015-05-20 2017-05-02 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to improve device endurance and extend life of flash-based storage devices
US9606737B2 (en) 2015-05-20 2017-03-28 Sandisk Technologies Llc Variable bit encoding per NAND flash cell to extend life of flash-based storage devices and preserve over-provisioning
JP6158265B2 (ja) 2015-09-16 2017-07-05 株式会社東芝 キャッシュメモリシステム
US20170075812A1 (en) * 2015-09-16 2017-03-16 Intel Corporation Technologies for managing a dynamic read cache of a solid state drive
KR102424702B1 (ko) * 2015-11-19 2022-07-25 삼성전자주식회사 불휘발성 메모리 모듈 및 이를 포함하는 전자 장치
US9946483B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive with low over-provisioning
US9946473B2 (en) 2015-12-03 2018-04-17 Sandisk Technologies Llc Efficiently managing unmapped blocks to extend life of solid state drive
TWI672706B (zh) 2015-12-14 2019-09-21 南韓商愛思開海力士有限公司 記憶體儲存裝置及其操作方法
TWI591635B (zh) * 2016-02-05 2017-07-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
US10192633B2 (en) * 2016-03-01 2019-01-29 Intel Corporation Low cost inbuilt deterministic tester for SOC testing
US10410738B2 (en) * 2016-03-15 2019-09-10 Toshiba Memory Corporation Memory system and control method
US10049047B1 (en) 2017-03-10 2018-08-14 Toshiba Memory Corporation Multibit NAND media using pseudo-SLC caching technique
US10095626B2 (en) 2017-03-10 2018-10-09 Toshiba Memory Corporation Multibit NAND media using pseudo-SLC caching technique
EP3588305A4 (en) * 2017-04-07 2020-04-01 Panasonic Intellectual Property Management Co., Ltd. NON-VOLATILE STORAGE WITH INCREASED NUMBER OF USEFUL TIMES
TWI653632B (zh) * 2017-09-29 2019-03-11 群聯電子股份有限公司 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
US11314635B1 (en) * 2017-12-12 2022-04-26 Amazon Technologies, Inc. Tracking persistent memory usage
KR20190073824A (ko) * 2017-12-19 2019-06-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
CN110413198B (zh) * 2018-04-28 2023-04-14 伊姆西Ip控股有限责任公司 用于管理存储系统的方法、设备和计算机程序产品
JP7047628B2 (ja) * 2018-06-25 2022-04-05 日本精機株式会社 車両用表示装置
JP7256976B2 (ja) * 2018-06-25 2023-04-13 日本精機株式会社 車両用表示装置
US11069425B2 (en) * 2018-08-21 2021-07-20 Intel Corporation Multi-level memory repurposing technology to process a request to modify a configuration of a persistent storage media
KR102542299B1 (ko) * 2018-08-22 2023-06-13 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10761739B2 (en) 2018-08-23 2020-09-01 Micron Technology, Inc. Multi-level wear leveling for non-volatile memory
US11537307B2 (en) 2018-08-23 2022-12-27 Micron Technology, Inc. Hybrid wear leveling for in-place data replacement media
JP7128088B2 (ja) 2018-11-02 2022-08-30 キオクシア株式会社 メモリシステム
US10963185B2 (en) * 2018-11-20 2021-03-30 Micron Technology, Inc. Memory sub-system for performing wear-leveling adjustments based on memory component endurance estimations
KR20200110547A (ko) * 2019-03-14 2020-09-24 삼성전자주식회사 스토리지 장치 및 스토리지 장치를 포함하는 컴퓨팅 장치
KR20200113047A (ko) * 2019-03-20 2020-10-06 삼성전자주식회사 오픈 채널 스토리지 장치의 동작 방법
US10956049B2 (en) 2019-06-12 2021-03-23 International Business Machines Corporation Wear-aware block mode conversion in non-volatile memory
US10908844B2 (en) * 2019-06-18 2021-02-02 Western Digital Technologies, Inc. Storage system and method for memory backlog hinting for variable capacity
US11036411B2 (en) * 2019-06-24 2021-06-15 Western Digital Technologies, Inc. Yield improvement through block budget optimization by using a transient pool of multi-level blocks
KR20210006664A (ko) * 2019-07-09 2021-01-19 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
KR20210055514A (ko) 2019-11-07 2021-05-17 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
TWI791981B (zh) * 2020-04-30 2023-02-11 群聯電子股份有限公司 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
DE102020123220A1 (de) * 2020-09-04 2022-03-10 Harman Becker Automotive Systems Gmbh Speichersystem, Verfahren zum Betrieb desselben
KR20220107392A (ko) 2021-01-25 2022-08-02 에스케이하이닉스 주식회사 데이터 저장 장치 및 그 동작 방법
JP2022146531A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 メモリシステム
JP7220317B1 (ja) 2022-02-08 2023-02-09 ウィンボンド エレクトロニクス コーポレーション 半導体装置およびプログラム方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930167A (en) * 1997-07-30 1999-07-27 Sandisk Corporation Multi-state non-volatile flash memory capable of being its own two state write cache
JP2001006374A (ja) * 1999-06-17 2001-01-12 Hitachi Ltd 半導体記憶装置及びシステム
CN101499315A (zh) * 2008-01-30 2009-08-05 群联电子股份有限公司 快闪存储器平均磨损方法及其控制器
CN101501779A (zh) * 2006-05-12 2009-08-05 爱诺彼得技术有限责任公司 具有自适应容量的存储设备
CN101617372A (zh) * 2007-02-16 2009-12-30 莫塞德技术公司 具有动态多模式操作的非易失性存储器
CN101964208A (zh) * 2009-07-22 2011-02-02 株式会社东芝 半导体存储装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6363008B1 (en) * 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6466476B1 (en) * 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
US6456528B1 (en) * 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6643169B2 (en) * 2001-09-18 2003-11-04 Intel Corporation Variable level memory
WO2007132456A2 (en) * 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
TWI366828B (en) * 2007-09-27 2012-06-21 Phison Electronics Corp Wear leveling method and controller using the same
US7849275B2 (en) * 2007-11-19 2010-12-07 Sandforce, Inc. System, method and a computer program product for writing data to different storage devices based on write frequency
JP4558054B2 (ja) * 2008-03-11 2010-10-06 株式会社東芝 メモリシステム
KR101548175B1 (ko) * 2008-11-05 2015-08-28 삼성전자주식회사 싱글 레벨 메모리 셀 블락과 멀티 레벨 메모리 셀 블락을 포함하는 불휘발성 메모리 장치의 마모 레벨링 방법
US20100174845A1 (en) * 2009-01-05 2010-07-08 Sergey Anatolievich Gorobets Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques
KR101616100B1 (ko) * 2009-09-25 2016-04-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
KR101662273B1 (ko) * 2009-11-27 2016-10-05 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 그것의 마모도 관리 방법
US20110161553A1 (en) * 2009-12-30 2011-06-30 Nvidia Corporation Memory device wear-leveling techniques
US20120278532A1 (en) * 2010-11-24 2012-11-01 Wladyslaw Bolanowski Dynamically configurable embedded flash memory for electronic devices
US8886911B2 (en) * 2011-05-31 2014-11-11 Micron Technology, Inc. Dynamic memory cache size adjustment in a memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930167A (en) * 1997-07-30 1999-07-27 Sandisk Corporation Multi-state non-volatile flash memory capable of being its own two state write cache
JP2001006374A (ja) * 1999-06-17 2001-01-12 Hitachi Ltd 半導体記憶装置及びシステム
CN101501779A (zh) * 2006-05-12 2009-08-05 爱诺彼得技术有限责任公司 具有自适应容量的存储设备
CN101617372A (zh) * 2007-02-16 2009-12-30 莫塞德技术公司 具有动态多模式操作的非易失性存储器
CN101499315A (zh) * 2008-01-30 2009-08-05 群联电子股份有限公司 快闪存储器平均磨损方法及其控制器
CN101964208A (zh) * 2009-07-22 2011-02-02 株式会社东芝 半导体存储装置

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105264613B (zh) * 2013-06-21 2020-01-17 马维尔国际贸易有限公司 用于优化存储设备的寿命的方法和装置
CN105264613A (zh) * 2013-06-21 2016-01-20 马维尔国际贸易有限公司 用于优化存储设备的寿命的方法和装置
CN105637490A (zh) * 2013-09-03 2016-06-01 桑迪士克科技股份有限公司 用于在闪速存储器装置之间迁移数据的方法和系统
CN105683927A (zh) * 2013-09-03 2016-06-15 桑迪士克科技股份有限公司 用于重新平衡贮存在闪速存储器装置中的数据的方法和系统
CN105683927B (zh) * 2013-09-03 2018-11-06 桑迪士克科技有限责任公司 用于重新平衡贮存在闪速存储器装置中的数据的方法和系统
CN105637490B (zh) * 2013-09-03 2019-07-05 桑迪士克科技有限责任公司 用于在闪速存储器装置之间迁移数据的方法和系统
CN106201901A (zh) * 2014-12-10 2016-12-07 爱思开海力士有限公司 包括映射表的控制器、包括半导体存储器件的存储系统及其操作方法
CN106201901B (zh) * 2014-12-10 2020-07-07 爱思开海力士有限公司 包括映射表的控制器、包括半导体存储器件的存储系统及其操作方法
CN107025065A (zh) * 2016-02-01 2017-08-08 爱思开海力士有限公司 存储器系统及其操作方法
CN107025065B (zh) * 2016-02-01 2020-05-22 爱思开海力士有限公司 存储器系统及其操作方法
CN110069357A (zh) * 2018-01-22 2019-07-30 三星电子株式会社 集成电路存储器装置及其操作方法
CN111373375A (zh) * 2018-06-28 2020-07-03 西部数据技术公司 基于使用监测将应用程序动态分配到存储器的非易失性存储系统
CN110688324A (zh) * 2018-07-06 2020-01-14 三星电子株式会社 固态驱动器及其存储器分配方法
CN110688324B (zh) * 2018-07-06 2024-06-04 三星电子株式会社 固态驱动器及其存储器分配方法
CN111600611A (zh) * 2019-02-20 2020-08-28 天津光电通信技术有限公司 一种优化置信度传播的qc-ldpc码构造方法
CN111600611B (zh) * 2019-02-20 2023-04-07 天津光电通信技术有限公司 一种优化置信度传播的qc-ldpc码构造方法
CN112148520A (zh) * 2019-06-27 2020-12-29 西部数据技术公司 用于数据存储装置的二维可缩放通用存储格式
CN112445722A (zh) * 2019-09-04 2021-03-05 美光科技公司 具有可配置的性能及缺陷管理的存储器装置

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