JP2022146531A - メモリシステム - Google Patents

Abstract

【課題】記憶モードを適切に制御するメモリシステムを提供することを目的とする。【解決手段】メモリシステムは、不揮発性メモリとメモリコントローラとを備える。メモリコントローラは、複数のブロックのうちから、メモリセルに第１数のビットのデータを書き込む第１モードで書き込まれる第１ブロックと、メモリセルに第２数のビットのデータを書き込む第２モードで書き込まれる複数の第２ブロックと、を設定し、第２数は第１数よりも大きく、複数の第２ブロックに関するアクセス情報を取得し、アクセス情報に基づく第１条件が満たされた場合、第１ブロックのメモリセルに対し前記第２モードで書き込むように設定する。【選択図】図６

Description

本実施形態は、メモリシステムに関する。

従来、記憶モードが変更可能に構成されたメモリシステムがある。ここでいう記憶モードは、１メモリセルにｎビットの値を保持するこれらのモードである。記憶モードは、ホストからメモリシステムに対するアクセスの性能に影響する。

米国特許９９３４１５１号明細書

一つの実施形態は、上記のような記憶モードを適切に制御するメモリシステムを提供することを目的とする。

一つの実施形態によれば、メモリシステムは、不揮発性メモリとメモリコントローラとを備える。メモリコントローラは、複数のブロックのうちから、メモリセルに第１数のビットのデータを書き込む第１モードで書き込まれる第１ブロックと、メモリセルに第２数のビットのデータを書き込む第２モードで書き込まれる複数の第２ブロックと、を設定し、第２数は第１数よりも大きく、複数の第２ブロックに関するアクセス情報を取得し、アクセス情報に基づく第１条件が満たされた場合、第１ブロックのメモリセルに対し前記第２モードで書き込むように設定する。

図１は、実施形態にかかるメモリシステムの概略構成例を示すブロック図である。 図２は、実施形態にかかるメモリチップの構成の一例を示す模式的な図である。 図３は、実施形態にかかるブロックの回路構成を示す模式的な図である。 図４は、実施形態の種々の記憶モードにおける各区分を説明する図である。 図５は、実施形態のブロックの状態遷移の一例を示す図である。 図６は、実施形態にかかるメモリコントローラの機能ブロックを示す図である。 図７は、実施形態のアドレス変換テーブルの例を示す図である。 図８は、実施形態のキューテーブルの一例を示す図である。 図９Ａは、実施形態のＴＬＣ用のアクティブのブロックを有効クラスタ率が低い順に並べた場合のそれぞれのブロックの有効クラスタ率を示すグラフである。 図９Ｂは、実施形態のＴＬＣ用のアクティブのブロックを有効クラスタ率が低い順に並べた場合のそれぞれのブロックの有効クラスタ率を示すグラフである。 図１０は、実施形態のＳＬＣ用キューテーブルのブロックを、ＴＬＣ用のブロックのキューに設定する例を説明する図である。 図１１Ａは、実施形態のＴＬＣ用のアクティブのブロックを有効クラスタ率が低い順に並べた場合のそれぞれのブロックの有効クラスタ率を示すグラフである。 図１１Ｂは、実施形態のＴＬＣ用のアクティブのブロックを有効クラスタ率が低い順に並べた場合のそれぞれのブロックの有効クラスタ率を示すグラフである。 図１２は、実施形態のＳＬＣ用のブロックおよびＴＬＣ用のブロックの状態遷移を説明するための図である。 図１３は、実施形態のＳＬＣ用のブロックをＴＬＣ用のブロックに設定する処理手順を説明するフローチャートである。

以下では、一例として、実施形態にかかるメモリシステムについて説明する。以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（メモリシステムの構成例）
図１は、実施形態にかかるメモリシステム１の概略構成例を示すブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ２とＮＡＮＤ型フラッシュメモリ３（以下、単にＮＡＮＤメモリ３ともいう）とを備える。

メモリシステム１は、メモリコントローラ２とＮＡＮＤメモリ３とが１つのパッケージとして構成されるメモリカード等であってもよいし、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等であってもよい。メモリシステム１は、ホスト４と接続可能である。ホスト４は、例えば、パーソナルコンピュータ、サーバ、ストレージボックスなどの情報処理装置、携帯電話、撮像装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよいし、ゲーム機器であってもよいし、カーナビゲーションシステムなどの車載端末であってもよい。

ＮＡＮＤメモリ３は、データを不揮発に記憶する不揮発性メモリである。以下の説明では、不揮発性メモリとして２次元（平面）構造のＮＡＮＤメモリ３が用いられた場合について説明するが、不揮発性メモリの例はこれに限られない。不揮発性メモリは、例えば、ＮＯＲ型のフラッシュメモリ、３次元（立体）構造フラッシュメモリ等であってもよい。

メモリコントローラ２は、ＮＡＮＤメモリ３の制御を実行する。

メモリコントローラ２は、ホスト４からライトが要求されたデータをＮＡＮＤメモリ３にライトしたり、ホスト４からリードが要求されたデータをＮＡＮＤメモリ３からリードしてホスト４に送ったりする。

さらに、メモリコントローラ２は、ＮＡＮＤメモリ３内でデータを転記する転記処理を実行する。転記処理は、ガベージコレクションなどを含む。

メモリコントローラ２は、ホストインタフェース（ホストＩ／Ｆ）２１、メモリインタフェース（メモリＩ／Ｆ）２２、制御部２３、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２４、およびデータバッファ２５を備える。ホストＩ／Ｆ２１、メモリＩ／Ｆ２２、制御部２３、ＲＡＭ２４、およびデータバッファ２５は、内部バス２０で相互に接続されている。

なお、メモリコントローラ２は、ＳｏＣ（System-On-a-Chip）として構成され得る。または、メモリコントローラ２は、複数のチップによって構成され得る。ＲＡＭ２４またはデータバッファ２５は、メモリコントローラ２の外部に配されていてもよい。

ホストＩ／Ｆ２１は、ホスト４から受信したアクセスコマンドおよびユーザデータなどを内部バス２０に出力する。ユーザデータは、内部バス２０を介してデータバッファ２５に送られる。

また、ホストＩ／Ｆ２１は、ＮＡＮＤメモリ３から読み出されたユーザデータおよび制御部２３からの応答などをホスト４へ送信する。

データバッファ２５は、ホスト４とＮＡＮＤメモリ３との間のデータ転送のためのバッファとして機能するメモリである。データバッファ２５は、例えば、ＳＲＡＭ（Static Random Access Memory）またはＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの揮発性メモリによって構成される。なお、データバッファ２５を構成するメモリの種類はこれらに限定されない。

メモリＩ／Ｆ２２は、ユーザデータ等をＮＡＮＤメモリ３にライトする処理およびＮＡＮＤメモリ３からリードする処理を、制御部２３からの指示に基づいて制御する。

制御部２３は、コンピュータプログラムを実行することができる回路である。制御部２３は、例えばＣＰＵ（Central Processing Unit）である。制御部２３は、予め所定位置（例えばＮＡＮＤメモリ３）に格納されていたファームウェアプログラムに基づいてメモリコントローラ２の各構成要素を統括的に制御し、これによってホストアクセス処理および転記処理を含む種々の処理を実現する。

なお、制御部２３が実行する処理の一部または全部は、ハードウェア回路によって実行されてもよい。制御部２３が実行する処理の一部または全部は、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）によって実行されてもよい。

ＲＡＭ２４は、制御部２３にバッファ、キャッシュ、またはワーキングメモリとしての機能を制御部２３に提供する。制御部２３は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ、またはこれらの組み合わせによって構成される。なお、ＲＡＭ２４を構成するメモリの種類はこれらに限定されない。

なお、メモリコントローラ２は、これらの構成要素に替えて、またはこれらの構成要素に加えて、任意の構成要素を備え得る。例えば、メモリコントローラ２は、ユーザデータに対して所定の処理（例えば符号化または復号化）を行う回路を備えていてもよい。

ＮＡＮＤメモリ３は、ユーザデータ等を不揮発に記憶できる。ＮＡＮＤメモリ３は、１つ以上のＮＡＮＤパッケージ３０ａ～３０ｄを含む。図１には４つのＮＡＮＤパッケージ３０ａ～３０ｄを示すが、ＮＡＮＤパッケージ３０ａ～３０ｄの数は４つに限られず、１つ以上であればよい。個々のＮＡＮＤパッケージ３０ａ～３０ｄを区別しないときは、単にＮＡＮＤパッケージ３０とも記載する。

ＮＡＮＤパッケージ３０の各々は、１つ以上のメモリチップ３１ａ～３１ｃを備える。図１には３つのメモリチップ３１ａ～３１ｃを示すが、メモリチップ３１ａ～３１ｃの数は３つに限られず、１つ以上であればよい。個々のメモリチップ３１ａ～３１ｃを区別しないときは、単にメモリチップ３１とも記載する。メモリチップ３１は、ＮＡＮＤ型フラッシュメモリのメモリチップである。

図２は、実施形態にかかるメモリチップ３１の構成の一例を示す模式的な図である。メモリチップ３１は、周辺回路２１０およびメモリセルアレイ２１１を備える。

メモリセルアレイ２１１は、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。各ブロックＢＬＫは、各々がワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。ストリングユニットＳＵの各々は、複数のメモリセルトランジスタが直列接続された複数のＮＡＮＤストリング２１２を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング２１２の数は任意である。

周辺回路２１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路２１０は、メモリコントローラ２からの指示に応じて、メモリセルアレイ２１１に対し、当該指示に対応した動作を実行する。メモリコントローラ２からの指示は、ライト、リード、およびイレースを含む。

図３は、実施形態にかかるブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２１２を含む。

ＮＡＮＤストリング２１２の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング２１２内のメモリセルトランジスタＭＴの個数は６４個に限定されない。

ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、各々の選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３（不図示）に接続されてもよい。同一のブロックＢＬＫ内にある各メモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、各々のワード線ＷＬ０～ＷＬ６３に共通接続される。

ストリングユニットＳＵ内にある各ＮＡＮＤストリング２１２の選択トランジスタＳＴ１のドレインは、各々異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング２１２を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。

つまりストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のＮＡＮＤストリング２１２の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２１１は、少なくとも１のビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。

周辺回路２１０によるライトおよびリードは、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。ライトおよびリードの際に、一括して選択されるメモリセルトランジスタＭＴの群をメモリセルグループＭＣＧと表記する。そして、１つのメモリセルグループＭＣＧにライトされる、あるいはリードされる１ビットのデータの集まりの単位をページと表記する。

周辺回路２１０によるイレースは、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、一括にイレースされる。

なお、メモリセルアレイ２１１の構成は、図２および図３に示された構成に限定されない。例えば、メモリセルアレイ２１１は、ＮＡＮＤストリング２１２が２次元的に又は３次元的に配列された構成を有していてもよい。

メモリセルアレイ２１１に対するライトにおいては、周辺回路２１０は、ライト先のページを構成する各メモリセルトランジスタＭＴの電荷蓄積層に、データに対応した量の電荷を注入する。そして、メモリセルアレイ２１１からのリードにおいては、周辺回路２１０は、リード先のページを構成する各メモリセルトランジスタＭＴから、電荷蓄積層に蓄積された電荷量に応じたデータを読み出す。

各メモリセルトランジスタＭＴは、ｎ（ｎ≧１）ビット以上の値を保持可能である。ｎが１であるモードは、ＳＬＣ（Single Level Cell）と称される。各メモリセルトランジスタＭＴにｎビットの値が保持される場合、メモリセルグループＭＣＧ当たりの記憶容量はｎページ分のサイズに等しくなる。ｎが２であるモードは、ＭＬＣと称される。ｎが３であるモードは、ＴＬＣと称される。ｎが４であるモードは、ＱＬＣ（Quad Level Cell）と称される。１メモリセルにｎビットの値を保持するこれらのモードを、記憶モードと表記する。

各メモリセルトランジスタＭＴのしきい値電圧は、周辺回路２１０によって一定の範囲内でコントロールされる。しきい値電圧のコントローラブルな範囲は、２のｎ乗の数の区分に分割され、各区分にそれぞれ異なるｎビットの値がアサインされる。

図４は、実施形態の種々の記憶モードにおける各区分を説明する図である。図４に示すように、しきい値電圧の範囲（コントローラブルな範囲）は、複数の区分４に分割される。例えば、ＳＬＣの場合、しきい値電圧の範囲は、２つの区分４に分割される。ＭＬＣの場合、しきい値電圧の範囲は、４つの区分４に分割される。ＴＬＣの場合、しきい値電圧の範囲は、８つの区分４に分割される。ＱＬＣの場合、しきい値電圧の範囲は、１６個の区分４に分割される。１メモリセルに保持される値のビット数が多いほど、各区分４の範囲が狭い。各区分４には、値がアサインされる。ＳＬＣの場合、低電圧側の区分４に値“１”がアサインされ、高電圧側の区分４に値“０”がアサインされる。ＭＬＣの場合、最も低電圧側の区分４に値“１１”がアサインされ、他の３つの区分４には、電圧の順番に、それぞれ、“０１”、“００”、“１０”がアサインされる。なお、各区分４への値のアサイン方法は上記の例に限定されない。なお、以降、ｎ、つまり１つのメモリセルトランジスタＭＴに保持される値のビット数を、レベル数、と表記することがある。

メモリセルアレイ２１１に対するライトにおいては、周辺回路２１０は、ライト先のページを構成する各メモリセルトランジスタＭＴの電荷蓄積層に、ライト対象のデータがアサインされた区分４に対応した量の電荷を注入する。メモリセルアレイ２１１からのリードにおいては、周辺回路２１０は、リード先のページを構成する各メモリセルトランジスタＭＴのしきい値電圧が属する区分４を判定し、判定によって取得した区分４にアサインされたデータを、リードデータとして出力する。

メモリセルアレイ２１１に対するイレースにおいては、周辺回路２１０は、メモリセルアレイ２１１の基板にイレース電圧を印加する。そして、周辺回路２１０は、イレース対象のブロックＢＬＫの全てのワード線ＷＬを接地電位に導通させる。すると、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴにおいては、電荷蓄積層に蓄えられていた電荷が放電される。その結果、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴの状態は、データがイレースされたと見なされる状態（即ち最も低電圧側の区分４）に遷移する。

メモリシステム１は、単一の記憶モードでのみリードおよびライトが可能に構成され得る。または、メモリシステム１は、動作中に記憶モードの切り替えが可能に構成され得る。記憶モードの切り替えが可能である場合、切り替えの単位の記憶領域の範囲は任意である。例えば、メモリシステム１は、ブロックＢＬＫ単位で記憶モードの切り替えが可能であってもよい。

メモリシステム１が、動作中における記憶モードの切り替えが可能に構成される場合、メモリシステム１が備える記憶領域の内の一部（例えば一部のブロックＢＬＫ）の記憶モードが第１の記憶モードに固定され、他の一部（例えば他の一部のブロックＢＬＫ）の記憶モードが第１の記憶モードと異なる第２の記憶モードに固定され、メモリシステム１は、使用したい記憶モードに応じてライト先のブロックＢＬＫを選択してもよい。または、メモリシステム１は、動作中に記憶領域（例えば各ブロックＢＬＫ）の記憶モードを複数の記憶モードの間で変更することが可能に構成されてもよい。

以降の説明では、一例として、メモリシステム１は、ＳＬＣとＴＬＣとの間で記憶モードを切り替えることが可能に構成されていることとする。

続いて、ブロックＢＬＫの状態遷移について説明する。
図５は、実施形態のブロックＢＬＫの状態遷移の一例を示す図である。ハッチングされた矢印は、ブロックＢＬＫの状態遷移を示しており、実線の矢印は、データの移動を示している。

ブロックＢＬＫの状態としては、少なくとも、オープンブロック、アクティブブロック、およびフリーブロックがある。１以上のアクティブブロックは、アクティブブロックリストを構成し、１以上のフリーブロックは、フリーブロックプールを構成する。

オープンブロックとは、データの書き込み途中のブロックである。即ち、オープンブロックは、データが書き込まれ得る領域を残した状態にあるブロックである。

アクティブブロックは、データの書き込みが終了したブロックのうちの、まだ再利用できないブロックである。データの書き込みが終了したブロックのうちの、有効なユーザデータが格納されているブロックは、アクティブブロックとして管理される。再利用とは、オープンブロックに遷移させることをいう。

フリーブロックは、有効なユーザデータが格納されていないブロックである。フリーブロックは、再利用可能なブロックである。

例えば、オープンブロックに１ブロックＢＬＫ分のデータがライトされた後、そのオープンブロックはアクティブブロックに遷移する。アクティブブロックに格納されているデータは、有効な状態と無効な状態とのうちの何れかである。

アクティブブロックに或るデータ（第１のデータと表記する）が格納されている状態で、ホスト４から第１のデータが送られてきた際に指定された論理アドレス値と同一の論理アドレス値が指定されて第２のデータが送られてきた場合、メモリコントローラ２は、オープンブロックの空のページに第２のデータを書き込み、アクティブブロックに格納されている第１のデータを無効なデータとして管理する。よって、アクティブブロックに格納されているデータには、有効なユーザデータと無効なユーザデータとが混在し得る。

なお、ホスト４が、古いデータをメモリシステム１に送った際に指定した論理アドレス値と同一の論理アドレス値を指定して新しいデータを送ることを、書き換え（rewrite）と表記する。

アクティブブロックは、ガベージコレクションによってフリーブロックに遷移する。ガベージコレクションは、アクティブブロックであるブロックＢＬＫに格納されている有効なデータをオープンブロックであるブロックＢＬＫに転記（transcribe）して、転記元のブロックＢＬＫに格納されている全てのデータを無効化する処理をいう。これによって、転記元のブロックＢＬＫは、アクティブブロックからフリーブロックに遷移する。なお、転記は、転送、または移動と換言することができる。

フリーブロックは、格納されているデータがイレースされた後、オープンブロックに遷移する。

なお、データが有効とは、そのデータが格納されている位置が何れかの論理アドレス値に対応付けられていることをいう。データが無効とは、そのデータが格納されている位置が何れの論理アドレス値にも対応付けられていないことをいう。また、「空の」状態とは、ここでは、無効なデータおよび有効なデータの何れも記憶されていない状態をいう。即ち、空のページは、データの書き込みが可能な空き領域である。なお、ブロックＢＬＫ内の位置と論理アドレス値との対応関係は、メモリコントローラ２が維持および更新する。

ホストアクセス処理と、転記処理と、のそれぞれのためにオープンブロックが個別に用意されていてもよい。ホストアクセス処理用のオープンブロックと転記処理用のオープンブロックとが用意されてもよい。ブロックＢＬＫ単位で記憶モードの切り替えが可能である場合、オープンブロックは、記憶モード毎に用意されてもよい。

また、オープンブロックだけでなく、アクティブブロックリストおよびフリーブロックプールも記憶モード毎に用意されてもよい。例えば、１または複数のＴＬＣ用のアクティブブロックから構成されるＴＬＣ用のアクティブブロックリストと、１または複数のＳＬＣ用のアクティブブロックから構成されるＳＬＣ用のアクティブブロックリストとが用意されてもよい。また、ＴＬＣ用のフリーブロックから構成されるＴＬＣ用のフリーブロックプールと、ＳＬＣ用のフリーブロックから構成されるＳＬＣ用のフリーブロックプールとが用意されてもよい。また、メモリコントローラ２は、ブロックがアクティブであるかフリーであるかの管理をＳＬＣ用のブロック群と、ＴＬＣ用のブロック群とで独立に実行するようにしてもよい。

上記のように、アクティブブロックリストおよびフリーブロックプールもＳＬＣ用のブロックプールおよびＴＬＣ用のブロックプールが用意されている場合を想定する。ホスト４によるランダムライト要求が所定期間継続されると、それに応じて有効クラスタ率の局所性が低くなる。ここで、ランダムライトとは、局所性の低いライトアクセスが継続していることをいい、例えば、書き込み先が論理アドレス空間上で連続しないようにホスト４によって指示されることをいう。また、クラスタとは、セクタと呼ばれる領域よりも大きい領域をいう。ここで、セクタとは、１つの論理アドレスに対応する領域であり、最小の記録単位である。

メモリシステム１が、上述のようなランダムライト要求に応じてＮＡＮＤメモリ３へ書き込むと、ガベージコレクション対象のＴＬＣ用のアクティブブロックから有効データを転記する回数に影響が出てしまう。この点の詳細は、後述する。

そこで、本実施形態のメモリシステム１は、ＳＬＣ用のアクティブブロックおよびＴＬＣ用のアクティブブロックをそれぞれ設定している場合に、ＳＬＣ用のアクティブブロックを用いることで、ＴＬＣ用のブロックのガベージコレクションを効率良く実行させる。

（メモリコントローラの機能）
図６は、実施形態にかかるメモリコントローラ２の機能ブロックを示す図である。図６に示すように、メモリコントローラ２は、例えば、プロセッサである制御部２３によって実現される機能として、アクセス処理部２３１、アドレス・ブロック管理部２３２、ＲＷ検知部２３３、およびガベージコレクション制御部２３４を備える。これらの機能部により、メモリコントローラ２は、メモリシステム１の各構成要素を統括的に制御する。

アクセス処理部２３１は、ホスト４からホストＩ／Ｆ２１経由でアクセスコマンドを受けた場合に、そのアクセスコマンドに従った制御を行う。ホスト４からのアクセスコマンドは、例えば、ライトコマンド、リードコマンド等である。例えば、アクセス処理部２３１は、ホスト４からのアクセスコマンドに従って、ＮＡＮＤメモリ３への書き込みをメモリＩ／Ｆ２２へ指示する。また、アクセス処理部２３１は、ホスト４からのアクセスコマンドに従って、ＮＡＮＤメモリ３からの読み出しをメモリＩ／Ｆ２２へ指示する。

アクセスコマンドは、論理的な位置情報を含む。メモリシステム１は、ホスト４に論理アドレス空間を提供する。論理的な位置情報は、当該論理アドレス空間における位置を示す。ホスト４は、論地的な位置情報を用いることによって、ユーザデータをライトする位置またはユーザデータの読み出しを行う位置を指定する。

論理的な位置情報（論理アドレス）としては、例えばＬＢＡ（Logical Block Address）が採用可能である。また、例えばメモリシステム１とホスト４との間の通信のインタフェース規格としてNVMe（登録商標）が採用される場合には、論理的な位置情報は、ネームスペースの識別情報とネームスペース内の位置を示す位置情報（例えばＬＢＡ）とが含まれていてもよい。ネームスペースとは、メモリシステム１が提供可能な論理アドレス空間のうちの一部の、ネームスペースの識別情報によって特定される論理アドレス空間である。即ち、NVMeが採用される場合には、メモリシステム１は、１つの論理アドレス空間を複数の論理アドレス空間に分割して管理することが可能である。以降、アクセスコマンドに含まれる論理的な位置情報を、論理アドレスまたはＬＢＡとも呼ぶ。

アクセス処理部２３１は、ライトコマンドを受けた場合、当該ライトコマンドに含まれる論理アドレスであるＬＢＡをＲＷ検知部２３３へ通知する。また、アクセス処理部２３１は、アドレス・ブロック管理部２３２にＬＢＡを通知し、アドレス・ブロック管理部２３２から当該ＬＢＡに対応付けられた物理アドレスを取得する。なお、物理アドレスは、ＮＡＮＤメモリ３が有する記憶領域における位置を示す位置情報である。アクセス処理部２３１は、アドレス・ブロック管理部２３２から取得した物理アドレスに基づきＮＡＮＤメモリ３への書き込みをメモリＩ／Ｆ２２へ指示する。メモリＩ／Ｆ２２は、上記ライトコマンドによって書き込みが要求されたデータをデータバッファ２５から取り出して、当該データを当該物理アドレスが示す位置に書き込む。アクセス処理部２３１は、当該データの書き込みの完了後、論理アドレスと物理アドレスとを対にしてアドレス・ブロック管理部２３２へ通知する。

また、アクセス処理部２３１は、ホスト４からリードコマンドを受けた場合、アクセス処理部２３１は、アドレス・ブロック管理部２３２から取得した物理アドレスに基づきＮＡＮＤメモリ３への読み出しをメモリＩ／Ｆ２２へ指示する。

アドレス・ブロック管理部２３２は、論理アドレスと物理アドレスとが対応付けられた情報、および後述するブロックに関する情報を管理する。

アドレス・ブロック管理部２３２は、アクセス処理部２３１がホスト４からライトコマンドを受信した場合、データバッファ２５に蓄積されるデータに対して書き込み先を示す書き込む物理アドレスを決定する。アドレス・ブロック管理部２３２は、ホスト４から受信したデータの論理アドレスと該データが格納されたＮＡＮＤメモリ３上の位置を示す物理アドレスとの対応を、アドレス変換テーブルに記録する。

メモリシステム１が提供する論理アドレス空間は、複数のＳｅｇｍｅｎｔに分割される。各Ｓｅｇｍｅｎｔは、連続する論理アドレスが割り当てられた複数の単位領域によって構成されている。アドレス・ブロック管理部２３２は、Ｓｅｇｍｅｎｔの単位でアドレス変換テーブルを管理する。Ｓｅｇｍｅｎｔのサイズは例えば均一である。Ｓｅｇｍｅｎｔの単位でのアドレス変換テーブルの管理については後述される。

アドレス・ブロック管理部２３２は、アドレス変換テーブルを用いることによって、データの書き込み先を管理する。アドレス・ブロック管理部２３２は、アクセス処理部２３１から、ＬＢＡを受信し、当該ＬＢＡに対応する物理アドレスをアクセス処理部２３１へ通知する。

また、アドレス・ブロック管理部２３２は、アクセス処理部２３１がホスト４からリードコマンドを受信した場合、アクセス処理部２３１からＬＢＡを受信し、当該ＬＢＡに対応する物理アドレスをアクセス処理部２３１へ通知する。

アドレス・ブロック管理部２３２は、アクセス処理部２３１により、書き込み完了後に、書き込み量、書き込み先のＬＢＡおよび物理アドレスを取得する。そして、アドレス・ブロック管理部２３２は、当該ＬＢＡおよび物理アドレスに対応するアドレス変換テーブルを更新する。

アドレス・ブロック管理部２３２は、上記アドレス変換テーブルにおける、上記ＬＢＡおよび物理アドレスに対応するＳｅｇｍｅｎｔの状態を更新する。具体的に、アドレス・ブロック管理部２３２は、書き込み対象のＬＢＡに対応するＳｅｇｍｅｎｔの状態を、更新済であり、且つ不揮発化である旨を設定する。

ここで、アドレス変換テーブルの例を図７に示す。
図７は、アドレス変換テーブルの例を示す図である。図７に示すように、アドレス変換テーブルは、連続した複数の論理アドレスと複数の物理アドレスとの対応関係を示すデータ構造を有している。アドレス変換テーブルは、Ｓｅｇｍｅｎｔ単位で分割されており、Ｓｅｇｍｅｎｔ毎にアドレス変換テーブルの状態が記録されている。なお、ここでは一例として、各Ｓｅｇｍｅｎｔは、１２８個の連続した論理アドレスが割り当てられた複数の単位領域からなるものとしている。各Ｓｅｇｍｅｎｔのサイズはこれに限定されない。

上記のアドレス変換テーブルの本体は、ＮＡＮＤメモリ３に格納されており、Ｓｅｇｍｅｎｔ単位で、ＲＡＭ２４等の揮発メモリにキャッシュされる。Ｓｅｇｍｅｎｔ単位でアドレス変換テーブルを管理するとは、アドレス変換テーブルをキャッシュする単位がＳｅｇｍｅｎｔ単位であるということである。

キャッシュ上のあるＳｅｇｍｅｎｔの一部でも更新されると、キャッシュ上の当該ＳｅｇｍｅｎｔとＮＡＮＤメモリ３内の本体のＳｅｇｍｅｎｔとが不一致の状態になり、この状態をダーティという。キャッシュ上のダーティなＳｅｇｍｅｎｔをＮＡＮＤメモリ３に書き込むことで、キャッシュ内とＮＡＮＤメモリ３内とでＳｅｇｍｅｎｔの内容が同一になり、これによってそのＳｅｇｍｅｎｔはダーティから非ダーティになる。不揮発化とは、キャッシュ上のダーティなＳｅｇｍｅｎｔをＮＡＮＤメモリ３に書き込むことによって、キャッシュ上のダーティなＳｅｇｍｅｎｔを非ダーティにする操作をいう。

また、論理アドレスと指定されたＴＲＩＭ（ＵＮＭＡＰ）コマンドおよびドライブ全体へのＦＯＲＭＡＴコマンドをホスト４から受信すると、アドレス・ブロック管理部２３２は、論理アドレスに対して物理アドレスが何も紐づけられていないＵＮＭＡＰＰＥＤ状態にする。例えば、図７に示すＳｅｇｍｅｎｔ４が、ＵＮＭＡＰＰＥＤ状態であることを示している。また、ＵＮＭＡＰＰＥＤ状態の論理アドレスに書き込まれると、アドレス・ブロック管理部２３２は、論理アドレスと物理アドレスとを紐づける。なお、ドライブ全体の表記容量の論理アドレス空間のうち、論理アドレスと物理アドレスとが紐づけられた状態であるＭＡＰＰＥＤ状態のものが占める割合をＬＢＡ＿ＭＡＰ率とする。

物理アドレスがＭＡＰされた状態のＬＢＡに対するＴＲＩＭコマンドを処理すると、ＵＮＭＡＰＰＥＤ状態となり、ＵＮＭＡＰＰＥＤ状態のＬＢＡに対するＷＲＩＴＥコマンドを処理すると、ＭＡＰＰＥＤ状態になる。前者の場合、ＬＢＡ＿ＭＡＰ率が下がり、後者の場合、ＬＢＡ＿ＭＡＰ率が上がる。

Ｓｅｇｍｅｎｔにおける状態が、更新済であり、不揮発化していない場合、いわゆるダーティであることを示す。アドレス・ブロック管理部２３２は、アドレス変換テーブルのダーティ量（ダーティであるＳｅｇｍｅｎｔ数）を算出し、ダーティ量と、書き込み量とをＲＷ検知部２３３へ通知する。

本実施形態では、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックと、ＴＬＣ用のブロックとを管理する。アドレス・ブロック管理部２３２は、各ブロックについて、ブロックの識別情報と、物理アドレスと、ＴＬＣ用であるかＳＬＣ用であるかを示す情報と、有効クラスタ数を示す情報と、ブロックの状態を示す情報と、ライトイレースサイクルとを対応付けたブロック管理情報を記憶する。ここで、ブロックの状態を示す情報とは、アクティブ、フリーおよびオープンのいずれかを示す情報である。

また、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックにおけるアクティブであるブロックについて、有効クラスタ数に基づいてソートした結果に基づいて、ＳＬＣ用のブロックのアクティブブロックのキューを構成するための情報であるＳＬＣ用アクティブキューテーブルを管理する。例えば、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックのアクティブブロックの先頭・末尾を示すブロックの情報、および有効クラスタ数で昇順に並べた場合の次のブロックを示す情報を管理する。アドレス・ブロック管理部２３２は、ＴＬＣ用のブロックにおけるアクティブであるブロックについて、有効クラスタ数に基づいてソートした結果に基づいて、ＴＬＣ用のブロックのアクティブブロックのキューを構成するための情報であるＴＬＣ用アクティブキューテーブルを管理する。ＴＬＣ用アクティブキューテーブルは、ガベージコレクション対象のブロックを決定するために用いられる。また、ＳＬＣ用アクティブキューテーブルは、ＴＬＣ用アクティブブロックに変更させるブロックを決定するために用いられる。

なお、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックにおけるフリーであるブロックについてＳＬＣ用のフリーキューテーブルを管理するようにしてもよいし、ＴＬＣ用のブロックにおけるフリーであるブロックについてＴＬＣ用のフリーキューテーブルを管理するようにしてもよい。この場合、ライトイレースサイクルの少ない順にキューが構成される。

図８は、キューテーブルの一例を示す図である。キューテーブルは、ＳＬＣ用のブロックおよびＴＬＣ用のブロック内の有効クラスタ数をブロック毎に管理するテーブルである。図８では、１つのブロックに関する有効クラスタ数を含む情報同士を一方向リストとして有効クラスタ数の小さいブロック順に管理している。リストの１つのエントリには、有効クラスタ数、ブロック番号、次エントリへのポインタ情報が含まれる。なお、キューテーブルは、双方向リストであってもよい。なお、キューテーブルにおいて、有効クラスタ数に加えて、有効クラスタ率を有するようにしてもよい。

ここで、有効クラスタ率とは、（ブロックに含まれる有効クラスタ数）÷（ブロックに含まれる総クラスタ数）で計算される値である。上記の定義に従う場合、ガベージコレクション対象として選択する優先度はＳＬＣアクティブブロックとＴＬＣアクティブブロックで同じである。一方、ＳＬＣアクティブブロックをＴＬＣアクティブブロックよりも優先してガベージコレクション対象として選択するために、有効クラスタ率の計算時に補正を行ってもよい。例えば、ＳＬＣブロックに含まれる総クラスタ数を定数倍（例えば３倍）にする、あるいはオフセットを加算する。または、ＴＬＣブロックに含まれる有効クラスタ数を定数倍（例えば３倍）にする、あるいはオフセットを加算する。また、上記の補正を組み合わせて用いてもよい。

また、アドレス・ブロック管理部２３２は、アクセス処理部２３１により、書き込み完了後にＬＢＡおよび物理アドレスを取得すると、ＴＬＣ用アクティブキューテーブルにおける有効クラスタ数を更新する。そして、アドレス・ブロック管理部２３２は、ＴＬＣ用のアクティブブロックにおける有効クラスタ率を算出し、ＲＷ検知部２３３へ通知する。

アドレス・ブロック管理部２３２は、ＲＷ検知部２３３から後述するランダムライト状態の条件を満たす旨の通知を受けると、ＳＬＣ用のブロックをＴＬＣ用のブロックとして設定する。具体的に、アドレス・ブロック管理部２３２は、ＳＬＣ用キューテーブルで定義されているブロックを、ＴＬＣ用のブロックのキューに設定する処理を実行する。

ここで、ライトアクセスおよび有効クラスタ率の局所性について説明する。
図９Ａおよび図９Ｂは、ＴＬＣ用のアクティブのブロックを有効クラスタ率が低い順に並べた場合のそれぞれのブロックの有効クラスタ率を示すグラフである。ここでは、ある所定期間中にホスト４から一定量のデータの書き込み要求がなされたという前提で考える。

図９Ａは、ホスト４からの書き込み要求において、重複するＬＢＡの数が多い場合を示す。この場合、あるブロックの有効クラスタ率は相対的に低く、別のブロックの有効クラスタ率は相対的に高くなる、といったようにブロック間で有効クラスタ率のばらつきが生じる。ここではこれを、ライトアクセスおよび有効クラスタ率の局所性が高いと表現する。

一方、図９Ｂは、ホスト４からの書き込み要求において、ＬＢＡの重複が少なく、ＬＢＡで指定されたブロックの書き換えが分散している場合を示す。この場合、各ブロックの有効クラスタ率は全体的にほぼ一律である。ここではこれを、ライトアクセスおよび有効クラスタ率の局所性が低いと表現する。
図９Ｂの場合において、ガベージコレクションを実行する際、有効クラスタ率が最も低いブロックを転記元ブロックとして選択したとしても、図９Ａの場合と比較して転記元のブロックの有効クラスタ率が高くなる傾向があり、処理負荷がかかる。ここで、ＴＬＣ用のアクティブのブロックに含まれる有効クラスタ総数は、ほぼ一定とする。アドレス・ブロック管理部２３２が、ＳＬＣ用のキューテーブルで定義されているブロックをＴＬＣ用のブロックのキューに設定する処理を実行する。このことは、ＴＬＣ用のブロック数を増やすことに相当する。有効クラスタ数が一定でブロック数が増えているので、有効クラスタ率が最低のブロックを選んだ時の当該ブロックの有効クラスタ率を低くすることができる。すなわち、図９Ａの状態に近づけることができる。この結果、ガベージコレクションの処理負荷を下げることができる。

続いて、図１０を用いて、ＳＬＣ用キューテーブルのブロックを、ＴＬＣ用のブロックのキューに設定する例を説明する。
図１０は、ＳＬＣ用キューテーブルのブロックを、ＴＬＣ用のブロックのキューに設定する例を説明する図である。

設定変更前における、ＴＬＣ用のアクティブブロックは、ブロック番号が「＃１７」、「＃１８４」、「＃３」、および「＃１１」のブロックがあり、有効クラスタ数に基づいて順序付けされている。また、ＳＬＣ用のアクティブブロックは、ブロック番号が「＃１００４」および「＃１０１２」のブロックがあり、有効クラスタ数に基づいて順序付けされている。

アドレス・ブロック管理部２３２は、ＲＷ検知部２３３からランダムライト状態である旨の通知を受けると、ＳＬＣ用のアクティブブロックの内、有効クラスタ数が少ないブロックであるブロック番号が「＃１００４」であるブロックをＴＬＣ用のアクティブブロックとして設定する。これに応じて、アドレス・ブロック管理部２３２は、ＳＬＣ用アクティブキューテーブルおよびＴＬＣ用アクティブキューテーブルを更新したり、ブロック管理情報を更新したりする。このように、アドレス・ブロック管理部２３２は、ＲＷ検知部２３３からランダムライト状態である旨の通知を受けると、ＳＬＣ用のアクティブブロックをＴＬＣ用のアクティブブロックとして設定することで、ＴＬＣ用のアクティブブロックを増やす。これにより、ドライブ全体の物理容量を増やすことができる。例えば、図１１Ａに示すように、ブロックの有効クラスタ率が、ほぼ一律となっている場合に、図１１Ｂに示すように、ＴＬＣ用のアクティブブロックを増やす。この結果、ＴＬＣ用のアクティブブロックの有効クラスタ分布を薄めることができ、ガベージコレクション対象となるブロックの有効クラスタ率を下げ、ガベージコレクション効率を改善することができる。

アドレス・ブロック管理部２３２は、上記のように、ＲＷ検知部２３３からランダムライト状態である旨の通知を受けると、ＳＬＣ用のアクティブブロックを、ＴＬＣ用のアクティブブロックとして設定する。なお、アドレス・ブロック管理部２３２は、ＲＷ検知部２３３からランダムライト状態である旨の通知を受けると、ＳＬＣ用のアクティブブロックの内、複数のＳＬＣ用のアクティブブロックをＴＬＣ用のアクティブブロックとして設定するようにしてもよい。また、アドレス・ブロック管理部２３２は、ＳＬＣ用のアクティブブロックをＴＬＣ用のアクティブブロックとして設定するブロック数を予め定めていてもよい。

アドレス・ブロック管理部２３２は、所定のタイミングで、ガベージコレクション対象のブロックと、書き込み先ブロックとを決定し、これらのブロックの物理アドレスをガベージコレクション制御部２３４へ通知し、ガベージコレクションを実行させる。上記所定のタイミングとは、例えば、ＲＷ検知部２３３から後述する解除条件が満たされる旨の通知を受けた場合である。

アドレス・ブロック管理部２３２は、ガベージコレクション制御部２３４からＬＢＡおよび物理アドレスを取得すると、ＬＢＡおよび物理アドレスに基づいてアドレス変換テーブルを更新する。なお、アドレス・ブロック管理部２３２は、当該アドレス変換テーブルの更新時に、アドレス変換テーブルの状態も更新する。アドレス・ブロック管理部２３２は、アドレス変換テーブルのダーティ量を算出し、算出したダーティ量と、書き込み量とをＲＷ検知部２３３へ通知する。また、アドレス・ブロック管理部２３２は、ＴＬＣ用のアクティブブロックにおける有効クラスタ数を更新する。そして、アドレス・ブロック管理部２３２は、ＴＬＣ用のアクティブブロックにおける有効クラスタ率を算出し、ＲＷ検知部２３３へ通知する。

アドレス・ブロック管理部２３２は、ＲＷ検知部２３３から解除条件に合致する旨の通知を受けた場合にガベージコレクションを実行させたとき、予め定められているフリーブロック数を満たす等、ＴＬＣのフリーブロックが十分に確保された場合、当該フリーブロックをＳＬＣ用のフリーブロックとして設定する。なお、アドレス・ブロック管理部２３２は、上記フリーブロック数を満たさない場合、さらにガベージコレクション制御部２３４にガベージコレクションを実行させる。

ＲＷ検知部２３３は、ランダムライト状態であることを検知するための条件であるランダムライト条件を満たすか否かを判断する。また、ＲＷ検知部２３３は、ランダムライト状態を検知した状態を解除する条件である解除条件を満たすか否かを判断する。

ＲＷ検知部２３３は、以下の各ランダムライト条件を満たすか否かを判断する。
（ランダムライト条件１）
ＴＬＣ用のアクティブブロックの有効クラスタ率を昇順に並べた場合、最も低い有効クラスタ率が所定の閾値（例えば、７０％）以上である。なお、最も低い有効クラスタ率が閾値と等しい場合の取り扱いは、これに限られない。
（ランダムライト条件２）
アクティブブロックの有効クラスタ率の幅が所定の閾値未満である。なお、アクティブブロックの有効クラスタ率の幅が閾値と等しい場合の取り扱いは、これに限られない。ここでいう有効クラスタ率の幅とは、有効クラスタ率の最大値と最小値との差分、有効クラスタ率の分散などである。
（ランダムライト条件３）
ＧＣギア比が所定の閾値以上である。なお、ＧＣギア比が閾値と等しい場合の取り扱いは、これに限られない。
（ランダムライト条件４）
ライトコマンドのＬＢＡを監視した結果、ＬＢＡの分散度合いが所定の閾値以上である。ここで、ＲＷ検知部２３３は、アクセス処理部２３１からライトコマンドの論理アドレスを受信して、その不連続性をもってランダムライトアクセスパターンを検出するようにしてもよい。なお、ＬＢＡの分散度合いが閾値と等しい場合の取り扱いは、これに限られない。ここでいうＬＢＡの分散度合いとは、ホスト４による一定量の書き込みにおけるＬＢＡの最大値と最小値との差分、分散、標準偏差などである。
（ランダムライト条件５）
書き込み量に対するダーティ量の増え方が所定の閾値以上である。なお、書き込み量に対するダーティ量の増え方が閾値と等しい場合の取り扱いは、これに限られない。
（ランダムライト条件６）
書き込まれてから時間が経過したブロックであるにも関わらず、有効クラスタ率が大きいブロックが所定の閾値以上ある。なお、書き込まれてから時間が経過したブロックであるにも関わらず、有効クラスタ率が大きいブロックが閾値と等しい場合の取り扱いは、これに限られない。

なお、ランダムライト条件２、ランダムライト条件４、ランダムライト条件５、およびランダムライト条件６については、前提として、ＬＢＡ＿ＭＡＰ率が一定以上（例えば、７５％）であるものとする。ここで、ＬＢＡ＿ＭＡＰ率とは、表記容量に対する、アドレス変換テーブルにおいてＮＡＮＤメモリ３に関連付けられている論理アドレスに対応する容量、の割合を指す。表記容量とは、メモリシステム全体でユーザデータを格納可能な最大容量を示す。表記容量は、システム表記容量とも称される。なお、ランダムライト条件１の閾値は、当該ＬＢＡ＿ＭＡＰ率より低い値に設定するようにしてもよい。

ＲＷ検知部２３３は、ランダムライト条件１、ランダムライト条件２、およびランダムライト条件６については、アドレス・ブロック管理部２３２からＴＬＣ用のブロックへの書き込み情報として取得するＴＬＣ用のアクティブブロックにおける有効クラスタ率に基づいてランダムライト条件１、ランダムライト条件２、およびランダムライト条件６のそれぞれを満たすか否かを判断する。ランダムライト条件１のように、ＴＬＣ用のアクティブブロックの有効クラスタ率を昇順に並べた場合、最も低い有効クラスタ率が所定の閾値以上であるとき、ガベージコレクション対象のブロックから転記する量が多いことを示す。このことから、ＲＷ検知部２３３は、ランダムライト条件１を満たす場合、ランダムライト状態であることを検知する。

ランダムライト条件２のように、アクティブブロックの有効クラスタ率の幅が所定の閾値未満である場合、図９Ｂに示したように、有効クラスタ率の局所性が低いことを示す。このことから、ＲＷ検知部２３３は、ランダムライト条件２を満たす場合、ランダムライト状態であることを検知する。

ランダムライト条件６のように、書き込まれてから設定時間を経過したブロックであるにも関わらず、有効クラスタ率が大きいブロックが所定の閾値以上ある場合、ランダムライトされたことにより、図９Ｂに示したように、有効クラスタ率の局所性が低いことを示す。このことから、ＲＷ検知部２３３は、ランダムライト条件６を満たす場合、ランダムライト状態であることを検知する。また、ＲＷ検知部２３３は、ランダムライト条件６の時間経過を計測するための指標として、タイマーで測定した時間、ホストライト量、およびブロック割り当て番号等に基づいて測定する。ここでいうホストライト量とは、対象のアクティブブロックに書き込まれた後のホストライト量をいう。

ここで、ブロック割り当て番号とは、フリーブロックが書き込み先ブロックとして割り当てられた際に設定される昇順の番号である。ＲＷ検知部２３３は、対象となるアクティブブロックのブロック割り当て番号と、最新のブロック割り当て番号とを比較することで、対象となるアクティブブロックへの書き込みからどの程度時間経過したかを判断することができる。

ランダムライト条件３のＧＣギア比とは、ガベージコレクションライトによってＮＡＮＤメモリ３にライトされるデータ量をホストライトによってＮＡＮＤメモリ３にライトされるデータ量で除算して得られる値である。ＲＷ検知部２３３は、ランダムライト条件３については、アドレス・ブロック管理部２３２からＴＬＣ用のブロックへの書き込み情報として取得するガベージコレクション時の書き込み量と、ホストライト時の書き込み量とに基づいてランダムライト条件３を満たすか否かを判断する。ＧＣギア比が、閾値以上である場合、ガベージコレクションのライト量が多いことを示し、ガベージコレクション対象のブロックから転記する量が多いことを示す。このことから、ＲＷ検知部２３３は、ランダムライト条件３を満たす場合、ランダムライト状態であることを検知する。

なお、ＲＷ検知部２３３は、ランダムライト条件３を満たすか否かを判断するための閾値を変動させるようにしてもよい。例えば、ＲＷ検知部２３３は、アドレス・ブロック管理部２３２が、ＳＬＣ用のブロックからＴＬＣ用のブロックに設定したブロック数に応じて、上記閾値を下げるように変動させるようにしてもよい。ＳＬＣ用のブロックからＴＬＣ用のブロックに設定したブロック数が多いと、ギア比が低下する傾向があるためである。

ＲＷ検知部２３３は、ランダムライト条件４については、アクセス処理部２３１からＴＬＣ用のブロックのアクセス情報として取得するＬＢＡに基づいてランダムライト条件４を満たすか否かを判断する。ランダムライト条件４のように、ＬＢＡの分散度合いが閾値以上ある場合、ランダムライトによりＬＢＡが分散していることを示す。このことから、ＲＷ検知部２３３は、ランダムライト条件４を満たす場合、ランダムライト状態であることを検知する。

ＲＷ検知部２３３は、ランダムライト条件５については、アドレス・ブロック管理部２３２からＴＬＣ用のブロックへの書き込み情報として取得するダーティ量および書き込み量に基づいてランダムライト条件５を満たすか否かを判断する。一般的に、シーケンシャルライトの場合より、ランダムライトの場合の方が同一ホストライト量に対して増加するダーティ量は大きくなる。よって、ランダムライト条件５のように、書き込み量に対するダーティ量の増え方が一定閾値以上ある場合、ランダムライトである可能性が高い。このことから、ＲＷ検知部２３３は、ランダムライト条件５を満たす場合、ランダムライト状態であることを検知する。

また、ＲＷ検知部２３３は、ブロックの有効クラスタ率等の推移に基づいて、閾値を変更するようにしてもよい。例えば、ランダムライト条件１を満たすか否かを判断した結果、最も低い有効クラスタ率の上昇度合いが一定以上である場合、閾値を下げるようにしてもよい。この場合、ＲＷ検知部２３３は、ランダムライトが顕著になっているタイミングで、ＳＬＣ用のブロックとして設定されているブロックをＴＬＣ用のブロックに設定させることができる。

ＲＷ検知部２３３は、上記ランダムライト条件１～ランダムライト条件６の何れかを満たす場合、ランダムライト状態であることを検知し、ランダムライト状態である旨をアドレス・ブロック管理部２３２に通知する。

ＲＷ検知部２３３は、ランダムライト状態であることを検知した後、解除条件を満たすか否かを判断する。ＲＷ検知部２３３は、以下の各解除条件に該当するか否かを判断する。
（解除条件１）
ランダムライト条件１～ランダムライト条件６を満たさなくなってから設定時間を経過した。
（解除条件２）
書き込まれてから時間経過していないにも関わらず、有効クラスタ率が小さいブロックの数が所定閾値以上ある。なお、有効クラスタ率が小さいブロックの数が閾値と等しい場合の取り扱いは、これに限られない。
（解除条件３）
ホストからの要求がアイドル状態である。

ランダムライト条件６のように、ＲＷ検知部２３３は、解除条件１および解除条件２の時間経過を計測するための指標として、タイマーで測定した時間、ホストライト量、およびブロック割り当て番号等に基づいて測定する。

解除条件１のように、ランダムライト条件１～ランダムライト条件６に満たさなくなってから設定時間を経過した場合、ランダムライト状態を解消したと考えられる。このことから、ＲＷ検知部２３３は、解除条件１を満たす場合、ランダムライト状態を検知したことを解除する。

ＲＷ検知部２３３は、解除条件２については、アドレス・ブロック管理部２３２からＴＬＣ用のブロックへの書き込み情報として取得するＴＬＣ用のアクティブブロックにおける有効クラスタ率に基づいて解除条件２を満たすか否かを判断する。解除条件２のように、書き込まれてから時間経過していないにも関わらず、有効クラスタ率が小さいブロックの数が閾値以上あるということは、図９Ａに示したように、有効クラスタ率の局所性が高いことを示す。このことから、ＲＷ検知部２３３は、解除条件２を満たす場合、ランダムライト状態を検知したことを解除する。

解除条件３のホスト４からの要求がアイドル状態であるとは、ホスト４から一定期間アクセスがないことをいう。一定期間ホスト４からアクセスがないということは、ガベージコレクション等のバックグラウンド処理を実行するトリガとなる。このことから、ＲＷ検知部２３３は、解除条件３を満たす場合、ランダムライト状態を検知したことを解除する。なお、ホスト４からＬｏｗＰｏｗｅｒＭｏｄｅへの遷移の要求があった場合も、ガベージコレクション等のバックグラウンド処理を実行するトリガとなり得る。

ＲＷ検知部２３３は、上記解除条件１～解除条件３の何れかを満たす場合、解除条件を満たす旨をアドレス・ブロック管理部２３２に通知する。

ガベージコレクション制御部２３４は、ガベージコレクションを実行する。ガベージコレクション制御部２３４は、アドレス・ブロック管理部２３２からガベージコレクション対象のブロックおよび書き込み先ブロックの物理アドレスを取得し、これらのアドレスに基づきガベージコレクションを実行する。ガベージコレクション制御部２３４は、ガベージコレクション対象のブロックから有効なデータを読み出して、当該データに対応するＬＢＡも読み出して、ガベージコレクションを実行する。ガベージコレクション制御部２３４は、ガベージコレクションの書き込みを行ったデータのＬＢＡおよび物理アドレスをアドレス・ブロック管理部２３２へ送出する。

続いて、ＳＬＣ用のブロックおよびＴＬＣ用のブロックの状態遷移について、図１２を用いて説明する。
図１２は、ＳＬＣ用のブロックおよびＴＬＣ用のブロックの状態遷移を説明するための図である。

まず、アクセス処理部２３１は、ＳＬＣモードで書き込む際、ＳＬＣフリーブロックからオープンブロックに遷移したブロックＢＬＫ１にデータを書き込む。そうすると、アドレス・ブロック管理部２３２は、ブロックＢＬＫ１をＳＬＣ用のアクティブブロックに変更する。なお、ブロックＢＬＫ２～ブロックＢＬＫ４もＳＬＣ用のアクティブブロックである。ここで、ＲＷ検知部２３３がランダムライト状態であることを検知すると、アドレス・ブロック管理部２３２は、ＳＬＣ用のアクティブブロックのうち、いずれかのブロックをＴＬＣ用のアクティブブロックに設定する。すなわち、アドレス・ブロック管理部２３２は、ＳＬＣ用のアクティブブロックをＴＬＣ用のブロックに貸し出す。

なお、ＴＬＣモードで書き込むまたはガベージコレクションする際、ＴＬＣフリーブロックからオープンブロックに遷移したブロックＢＬＫ１１にデータを書き込む。そうすると、アドレス・ブロック管理部２３２は、ブロックＢＬＫ１１をＴＬＣ用のアクティブブロックに変更する。

ＲＷ検知部２３３が解除条件を満たすことを検知すると、アドレス・ブロック管理部２３２は、ＴＬＣ用のフリーブロックのうち、いずれかのブロックをＳＬＣ用のフリーブロックに設定する。すなわち、アドレス・ブロック管理部２３２は、ＴＬＣ用のフリーブロックを返却する。

続いて、図１３を用いて、ランダムライト状態であることを検知し、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する処理手順を説明する。
図１３は、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する処理手順を説明するフローチャートである。

まず、ＲＷ検知部２３３は、アドレス・ブロック管理部２３２等からＴＬＣ用のブロックに関するアクセス情報（例えば、ＴＬＣ用のブロックの有効クラスタ率）を取得する（ステップＳ１）。続いて、ＲＷ検知部２３３は、ＴＬＣ用のブロック書き込み情報に基づき、ランダムライト条件１～ランダムライト条件６の何れかを満たすか否かを判断する（ステップＳ２）。ステップＳ２において、ランダムライト条件１～ランダムライト条件６の何れの条件も満たさない場合（ステップＳ２：Ｎｏ）、ステップＳ１へ進む。

ステップＳ２において、ランダムライト条件１～ランダムライト条件６の何れかの条件を満たす場合（ステップＳ２：Ｙｅｓ）、ＲＷ検知部２３３は、ランダムライト状態である旨をアドレス・ブロック管理部２３２に通知する。アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する（ステップＳ３）。

ＲＷ検知部２３３は、アドレス・ブロック管理部２３２等からＴＬＣ用のブロックに関するアクセス情報を取得する（ステップＳ４）。ＲＷ検知部２３３は、ＴＬＣ用のブロックに関するアクセス情報等に基づき、解除条件１～解除条件３の何れかを満たすか否かを判断する（ステップＳ５）。ステップＳ５において、ＲＷ検知部２３３は、解除条件１～解除条件３の何れの条件も満たさない場合（ステップＳ５：Ｎｏ）、ステップＳ４へ進む。

ステップＳ５において、解除条件１～解除条件３の何れかの条件を満たす場合（ステップＳ５：Ｙｅｓ）、ＲＷ検知部２３３は、解除条件を満たす旨をアドレス・ブロック管理部２３２に通知する。アドレス・ブロック管理部２３２は、当該解除条件を満たす旨の通知に応じて、ガベージコレクション制御部２３４へガベージコレクションを実行させる。アドレス・ブロック管理部２３２は、ガベージコレクションの結果に基づいて、ＴＬＣ用のフリーブロックをＳＬＣ用のフリーブロックに設定する。このように、アドレス・ブロック管理部２３２は、ＴＬＣ用のフリーブロックをＳＬＣ用のブロックとして返却する処理を実行する（ステップＳ６）。

本実施形態に係るメモリコントローラ２では、ＲＷ検知部２３３がアドレス・ブロック管理部２３２等からＴＬＣ用のブロックに関するアクセス情報を取得する。そして、ＲＷ検知部２３３が、当該ＴＬＣ用のブロックに関するアクセス情報に基づいて、ランダムライト条件１～ランダムライト条件６の何れかが満たされると判断した場合、アドレス・ブロック管理部２３２が、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する。また、ＲＷ検知部２３３が、解除条件１～解除条件３の何れかが満たされると判断すると、ガベージコレクション制御部２３４がガベージコレクションを実行し、アドレス・ブロック管理部２３２が、ＴＬＣ用のブロックをＳＬＣ用のブロックに設定する。

このように、メモリコントローラ２は、ＴＬＣ用のブロックに関するアクセス情報に基づいて、ランダムライト条件１～ランダムライト条件６の何れかが満たされると、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する。そして、メモリコントローラ２は、解除条件が満たされる場合に、ガベージコレクションを実行し、ＴＬＣ用のブロックをＳＬＣ用のブロックに設定する。

これにより、メモリコントローラ２は、ランダムライト状態を検知して、局所性が無い場合に、一時的にＳＬＣ用のブロックをＴＬＣ用のブロックに設定することで、ＴＬＣ用のアクティブブロックを増やし、ＴＬＣ用のアクティブブロックの有効クラスタ分布を薄めることで、ガベージコレクション対象となるブロックの有効クラスタ率を下げ、ガベージコレクション効率を改善することができる。また、メモリコントローラ２は、ガベージコレクションを実行した後に、ＴＬＣ用のブロックをＳＬＣ用のブロックとすることで、ライト性能の高いＳＬＣモードで書き込み処理できる状態に戻す。このように、メモリコントローラ２は、複数のモードを適切に変更することができる。

ＲＷ検知部２３３は、アドレス・ブロック管理部２３２からＴＬＣ用のブロックに関するアクセス情報として取得するＴＬＣ用のアクティブブロックにおける有効クラスタ率に基づいたランダムライト条件を満たすか否かを判断する。ランダムライト条件を満たす場合、アドレス・ブロック管理部２３２が、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する。

このように、メモリコントローラ２は、ＴＬＣ用のアクティブブロックの有効クラスタ率に基づいた条件を満たすか否かを判断して、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する。この結果、メモリコントローラ２は、ＴＬＣ用のアクティブブロックの有効クラスタ率が大きいブロックが多く存在する場合等、ランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やし、ＴＬＣ用のアクティブブロックの有効クラスタ分布を薄めることで、ガベージコレクション対象となるブロックの有効クラスタ率を下げ、効率良くガベージコレクションを実行することができる。

また、ＴＬＣ用のブロックへの書き込み情報に基づくランダムライト条件は、ランダムライト条件１のような最も低い有効クラスタ率に基づくものである。最も低い有効クラスタ率でも有効クラスタ率が高いと判断された場合、ガベージコレクション対象のブロックから転記する量が多いことを示すことになる。メモリコントローラ２は、ランダムライト条件１を満たすようなランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やすことで、効率良くガベージコレクションを実行することができる。

また、ＴＬＣ用のブロックへの書き込み情報に基づくランダムライト条件は、ランダムライト条件２のような有効クラスタ率の幅に基づくものである。有効クラスタ率の幅が所定の閾値以下である場合、図９Ｂに示すように有効クラスタ率の局所性が低いことを示すので、メモリコントローラ２は、ランダムライト条件２を満たすようなランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やすことで、効率良くガベージコレクションを実行することができる。

また、ＴＬＣ用のブロックに関するアクセス情報に基づくランダムライト条件は、ランダムライト条件６のような複数のＴＬＣ用のブロックにかかる書き込みをしてから所定時間経過後の複数のＴＬＣ用のブロックの有効クラスタ率に関する条件である。書き込まれてから設定時間を経過したブロックであるにも関わらず、有効クラスタ率が大きいブロックが所定の閾値以上ある場合、図９Ｂに示すようにランダムライト状態である可能性が高い。そこで、メモリコントローラ２は、ランダムライト条件６を満たすようなランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やすことで、効率良くガベージコレクションを実行することができる。

また、ＲＷ検知部２３３は、アドレス・ブロック管理部２３２からＴＬＣ用のブロックに関するアクセス情報として取得するガベージコレクション時の書き込み量と、ホストライト時の書き込み量とに基づいてランダムライト条件３を満たすか否かを判断する。そして、ランダムライト条件３を満たす場合、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する。ＧＣギア比が、閾値以上である場合、ガベージコレクションのライト量が多いことを示し、ガベージコレクション対象のブロックから転記する量が多いことを示すことになる。メモリコントローラ２は、ランダムライト条件１を満たすようなランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やすことで、効率良くガベージコレクションを実行することができる。

ＲＷ検知部２３３はアクセス処理部２３１からＴＬＣ用のブロックに関するアクセス情報として取得するＬＢＡに基づいてランダムライト条件４を満たすか否かを判断する。そして、ランダムライト条件４を満たす場合、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定する。ランダムライト条件４のように、ＬＢＡの分散度合いが閾値以上ある場合、ランダムライトによりＬＢＡが分散していることを示す。メモリコントローラ２は、ランダムライト条件４を満たすようなランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やすことで、効率良くガベージコレクションを実行することができる。

ＲＷ検知部２３３は、アドレス・ブロック管理部２３２からＴＬＣ用のブロックに関するアクセス情報として取得するダーティ量および書き込み量に基づいてランダムライト条件５を満たすか否かを判断する。ランダムライト条件５のように、書き込み量に対するダーティ量の増え方が一定閾値以上ある場合、ランダムライトである可能性が高い。メモリコントローラ２は、ランダムライト条件５を満たすようなランダムライト状態である可能性が高い場合に、ＴＬＣ用のアクティブブロックを増やすことで、効率良くガベージコレクションを実行することができる。

メモリコントローラ２は、ランダムライト条件１～ランダムライト条件６に満たさなくなった場合、ランダムライト状態を解消したと考えられる。このことから、ＲＷ検知部２３３は、解除条件１を満たす場合、ランダムライト状態を検知したことを解除する。

メモリコントローラ２は、解除条件として、ホスト４から一定期間アクセスがない場合に、ガベージコレクションを実行し、ＴＬＣ用のブロックをＳＬＣ用のブロックに設定する。ホスト４から一定期間アクセスがないということは、ガベージコレクション等のバックグラウンド処理を実行するトリガとなるので、メモリコントローラ２は、適切なタイミングでガベージコレクションを実行することができる。

上述の実施形態では、ＲＷ検知部２３３が、ランダムライト条件１～ランダムライト条件６の何れか１つの条件を満たすか否かを判断する場合について述べたが、ランダムライト条件１～ランダムライト条件６のうち、複数の条件を満たすか否かを判断するようにしてもよい。
また、上述の実施形態では、ランダムライト条件１～ランダムライト条件６を列挙したが、これらの一部のみを列挙するようにしてもよいし、一部の条件を適宜変更してもよい。また、ランダムライト状態であることを判断するための条件をさらに加えてもよい。

また、上述の実施形態では、ＲＷ検知部２３３が、解除条件１～解除条件３の何れか１つを満たすか否かを判断する場合について述べたが、解除条件１～解除条件３のうち、複数満たすか否かを判断するようにしてもよい。
また、ＲＷ検知部２３３は、解除条件１を満たすか否かを判断する場合に、ランダムライト条件１～ランダムライト条件６のうち、ランダムライト状態を検知する際に満たしていた条件を満たさなくなったか否かを判断するようにしてもよいし、ランダムライト条件１～ランダムライト条件６の全てを満たさなくなったかを判断するようにしてもよい。

また、アドレス・ブロック管理部２３２がＳＬＣ用のブロックをＴＬＣ用のブロックに設定するブロック数は、予め定められていてもよいし、例えば、ランダムライト条件１～ランダムライト条件６に合致する数に基づいて定められてもよい。
また、アドレス・ブロック管理部２３２は、ＳＬＣ用のブロックをＴＬＣ用のブロックに設定したブロック数より、返却されたブロック数が少ない場合、再度ランダムライト条件に合致したときに、予め定められている設定数から返却されていない分を減算したブロック数を設定するようにしてもよい。

上述の実施形態では、ＳＬＣモードおよびＴＬＣモードで書き込む場合について述べたが、これに限られない。例えば、ＳＬＣモードおよびＱＬＣモードで書き込むようにしてもよいし、ＴＬＣモードおよびＱＬＣモードで書き込むようにしてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ メモリシステム、２ メモリコントローラ、３ ＮＡＮＤメモリ、４ ホスト、２１ ホストインタフェース部、２２ メモリインタフェース、２３ 制御部、２４ ＲＡＭ、２５ データバッファ、３０ ＮＡＮＤパッケージ、２３１ アクセス処理部、２３２ アドレス・ブロック管理部、２３３ ＲＷ検知部、２３４ ガベージコレクション制御部。

Claims (12)

1. それぞれが複数のメモリセルを備える複数のブロックを備える不揮発性メモリと、
   前記不揮発性メモリに対するアクセスを制御するメモリコントローラと、
   を備え、
   前記メモリコントローラは、
   前記複数のブロックのうちから、メモリセルに第１数のビットのデータを書き込む第１モードで書き込まれる第１ブロックと、メモリセルに第２数のビットのデータを書き込む第２モードで書き込まれる複数の第２ブロックと、を設定し、前記第２数は前記第１数よりも大きく、
   前記複数の第２ブロックに関するアクセス情報を取得し、
   前記アクセス情報に基づく第１条件が満たされた場合、前記第１ブロックのメモリセルに対し前記第２モードで書き込むように設定する、
   メモリシステム。
2. 前記メモリコントローラは、
   前記第１ブロックを前記第２モードで書き込むように設定した後に前記第１条件と異なる第２条件が満たされた場合、前記第２モードで書き込むように設定された第１ブロックと前記複数の第２ブロックとのうちの何れかを前記第１モードで書き込むように設定する、請求項１に記載のメモリシステム。
3. 前記メモリコントローラは、
   前記複数の第２ブロックに関するアクセス情報として、前記複数の第２ブロックの有効クラスタ率の情報を取得し、前記複数の第２ブロックの有効クラスタ率に関する第１条件が満たされた場合、前記第１ブロックを前記第２モードで書き込むように設定する、請求項１に記載のメモリシステム。
4. 前記第１条件は、前記複数の第２ブロックの有効クラスタ率のうち、最も低い有効クラスタ率に基づく条件である、請求項３に記載のメモリシステム。
5. 前記第１条件は、前記複数の第２ブロックの有効クラスタ率の幅に関する条件である、請求項３に記載のメモリシステム。
6. 前記第１条件は、前記複数の第２ブロックにかかる書き込みをしてから所定時間経過後の前記複数の第２ブロックの有効クラスタ率に関する条件である、請求項３に記載のメモリシステム。
7. 前記メモリコントローラは、
   前記複数の第２ブロックに関するアクセス情報として、前記複数の第２ブロックにおけるガベージコレクションの書き込み量の情報を取得し、
   前記複数の第２ブロックにおけるガベージコレクションの書き込み量に基づく第１条件が満たされた場合、前記第１ブロックを前記第２モードで書き込むように変更する、請求項１に記載のメモリシステム。
8. 前記複数の第２ブロックにおけるガベージコレクションの書き込み量に基づく第１条件とは、前記複数の第２ブロックにおけるガベージコレクションの書き込み量が閾値を超えることである、請求項７に記載のメモリシステム。
9. 前記メモリコントローラは、
   前記複数の第２ブロックに関するアクセス情報として、前記複数の第２ブロックに対応する書き込み対象の論理アドレスを取得し、
   前記複数の第２ブロックに対応する書き込み対象の論理アドレスの分散度合いに基づく第１条件が満たされた場合、前記第１ブロックを前記第２モードで書き込むように設定する、
   請求項１に記載のメモリシステム。
10. 前記メモリコントローラは、
    前記複数の第２ブロックに関するアクセス情報として、前記複数の第２ブロックへの書き込みに基づくダーティ量を取得し、
    前記ダーティ量に基づく第１条件が満たされた場合、前記第１ブロックを前記第２モードで書き込むように設定する、
    請求項１に記載のメモリシステム。
11. 前記第２条件は、前記第１条件を満たさなくなったことに基づく条件である、請求項２に記載のメモリシステム。
12. 前記第２条件は、前記メモリシステムと接続されるホストからのアイドル状態に関するものである、請求項２に記載のメモリシステム。

Images