CN111583984A - 非易失性存储器及其编程方法 - Google Patents

Abstract

本发明公开了一种非易失性存储器及其编程方法。编程方法包括：设定多条字线的其中之一为编程字线，设定字线中非编程字线为多个未选中字线；在编程时间区间中的第一子时间区间中，使编程字线上的电压由参考电压被提升至第一编程电压；在编程时间区间中的第二子时间区间中，使编程字线上的电压由第一编程电压被提升至第二编程电压；以及，在第二子时间区间内，提供使至少部分的未选中字线的电压由参考电压被提升至通过电压。

Description

非易失性存储器及其编程方法

技术领域

本发明是有关于一种非易失性存储器及其编程方法，且特别是有关于一种可加快编程速度的非易失性存储器及其编程方法。

背景技术

随着电子科技的进步，电子产品成为人们生活中的重要工具。相同的，为提供更多的功能，以及传送更多的资讯，电子产品中的存储装置的容量也越来越大，对于存取效率的要求，也日渐提升。

以非易失性存储器为例，随着容量需求的增加，非易失性存储器的芯片布局密度也随之升高。这也造成在进行存储单元的数据存取动作时，字线间所具有的寄生电容，将严重的影响到字线的电压的调整动作。特别关于在编程(program)的部分，在针对非易失性存储单元进行编程动作时，常需要将编程字线的电压提升到一个足够高的电压值，以完成编程动作。在现有技术领域中，常发生编程字线的电压，因字线间的寄生电容的影响，而降低其电压的上升速率。如此一来，编程动作的速率被降低，影响到非易失性存储器的工作效率。

发明内容

本发明提供一种非易失性存储器及其编程方法，可有效缩减编程所需的时间。

本发明的非易失性存储器的编程方法包括：设定多条字线的其中之一为一编程字线，设定字线中非编程字线为多个未选中字线；在编程时间区间中的第一子时间区间中，使编程字线上的电压由参考电压被提升至第一编程电压；在编程时间区间中的第二子时间区间中，使编程字线上的电压由第一编程电压被提升至第二编程电压，其中第二编程电压大于第一编程电压；以及，在第二子时间区间，提供使至少部分的未选中字线的电压由参考电压被提升至通过电压。其中第一子时间区间发生在第二子时间区间之前。

本发明的非易失性存储器包括多条字线、多个字线驱动器以及控制器。各字线耦接至少一存储单元串。多个字线驱动器分别耦接字线，用以调整这些字线上的电压。控制器耦接字线驱动器，用以：设定多条字线的其中之一为一编程字线，设定字线中非编程字线为多个未选中字线；在编程时间区间中的第一子时间区间中，使编程字线上的电压由参考电压被提升至第一编程电压；在编程时间区间中的第二子时间区间中，使编程字线上的电压由第一编程电压被提升至第二编程电压，其中第二编程电压大于第一编程电压；以及，在第二子时间区间，提供使至少部分的未选中字线的电压由参考电压被提升至通过电压。其中第一子时间区间发生在第二子时间区间之前。

基于上述，本发明编程时间区间中，在当编程字线的电压上升至足够大的第二编程电压时，至少部分的未选中字线的电压由参考电压同步被提升至通过电压。如此一来，未选中字线与编程字线间寄生电容的影响可以有效被减低，并使编程字线的电压可快速提升至足够大的电压值，并提升存储单元的编程的速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1绘示本发明一实施例的非易失性存储器的编程方法的流程图。

图2A～2C分别绘示本发明不同实施方式的非易失性存储器的编程方法的动作波形图。

图2D绘示本发明另一实施例的非易失性存储器的编程方法的动作波形图。

图3绘示本发明一实施例的非易失性存储器的示意图。

图4以及图5分别绘示本发明实施例的非易失性存储器的不同实施架构的示意图。

图6绘示本发明实施例的位线间寄生电容的示意图。

S110～S140：非易失性存储器的编程步骤

TA1：编程时间区间

T1、Tpgm：子时间区间

WLn、WLo、WLo1、WLo2、WLo11、WLo12、WLo21、WLo22、WLn+1、WLn-1、WL1～WLN：字线

VPG1、VPG2：编程电压

TR：转态时间区间

VPASS：通过电压

TPRE：预充电时间区间

TD：延迟时间

VCC：预充电电压

SSL、SSSL、USSL：源极线

BL、BLMA、BLA、BL1～BLM、BL11～BL1M、BL21～BL2M、BLx：位线

MS1～MSN：存储单元串

300：非易失性存储器

310：控制器

321～32N、WDo11、WDo12、WDn-1、WDn、WDn+1、WDo22、WDo21：字线驱动器

SD1、SD2：源极线驱动器

500、600：非易失性存储器

CP1、CP2：寄生电容

具体实施方式

请参照图1，图1绘示本发明一实施例的非易失性存储器的编程方法的流程图。在图1中，当要针对非易失性存储器进行编程动作时，步骤S110设定非易失性存储器中的多条字线的其中之一为编程字线，并设定上述多条字线中，非上述编程字线的字线为多条未选中字线。接着，在步骤S120中，在编程时间区间中的第一子时间区间中，使编程字线上的电压由参考电压被提升至第一编程电压。接着，在步骤S130中，在上述的编程时间区间中的第二子时间区间中，使编程字线上的电压由第一编程电压被提升至第二编程电压，其中第二编程电压大于第一编程电压。在此请注意，步骤S130的第二子时间区间发生在步骤S120的第一子时间区间之后，其中，第一子时间区间与第二子时间区间不相重叠。此外，在步骤S140中，在上述的第二子时间区间，提供使至少部分的未选中字线的电压由参考电压被提升至通过电压。

在此请注意，本发明实施例通过在第二子时间区间中，使编程字线以及至少部分的未选中字线上的电压，同时进行电压拉升的动作。如此一来，编程字线以及其他的未选中字线间的寄生电容，对于编程字线上的电压的拉升所产生的影响，可以有效的被降低，提升编程字线的电压被提升至第二编程电压的速度。同时，可加快存储单元的被编程的速度。

值得一提的，步骤S130中关于使编程字线上的电压由第一编程电压被提升至第二编程电压，以及步骤S140中关于提供使至少部分的未选中字线的电压由参考电压被提升至通过电压的动作可以是同步的。并通过使编程字线以及其他的未选中字线间的各寄生电容的两端点上的电压同步提升，来减低寄生电容所造成的影响。

请同步参照图1以及图2A～2C，图2A～2C分别绘示本发明不同实施方式的非易失性存储器的编程方法的动作波形图。在图2A中，在编程时间区间TA1中的第一子时间区间T1中，编程字线WLn的电压由参考电压(例如为参考接地电压)被提升至第一编程电压VPG1，并被维持在第一编程电压VPG1。相对的，未选中字线WLo的电压在编程时间区间TA1中的第一子时间区间T1中，则维持等于参考电压。接着，在编程时间区间TA1中的第二子时间区间Tpgm中，编程字线WLn的电压由第一编程电压VPG1被提升至第二编程电压VPG2，而相对应的，在编程时间区间TA1中的第二子时间区间Tpgm中，未选中字线WLo的电压则由参考电压，同步被提升至通过电压VPASS。

值得一提的，在第二子时间区间Tpgm中，编程字线WLn的电压提升动作，与未选中字线WLo的电压提升动作，是同步发生在转态时间区间TR中，并因此降低编程字线WLn与未选中字线WLo间的寄生电容所产生的影响。

此外，编程字线WLn上连接的存储单元串，可在第二子时间区间Tpgm中，在当编程字线WLn的电压被提升至第二编程电压VPG2时执行并完成的编程动作。因此，在编程字线WLn的电压可快速被提升至第二编程电压VPG2的前提下，存储单元串的编程动作也可快速的被完成。

在本实施例中，通过电压VPASS的电压值小于第二编程电压VPG2的电压值。在本发明一些实施例中，通过电压VPASS的电压值可设置为实质上等于第二编程电压VPG2的电压值以及第一编程电压VPG1的电压值的差值。

附带一提的，在图2A中，编程字线WLn以外的所有的字线皆可设定为未选中字线WLo，并搭配图2A的波形进行动作。

在图2B中，编程字线WLn以外的字线另被区分为相邻于编程字线WLn的相邻未选中字线WLn+1、WLn-1以及其他未选中字线WLo。在动作细节上，在编程时间区间TA1中的第一子时间区间T1中，编程字线WLn的电压由参考电压被提升至第一编程电压VPG1，并被维持在第一编程电压VPG1。相对的，未选中字线WLo的电压在编程时间区间TA1中的第一子时间区间T1中，则由参考电压被提升至通过电压VPASS。在此，未选中字线WLo的电压提升动作与编程字线WLn的电压提升动作可以是同步的。接着，在编程时间区间TA1中的第二子时间区间Tpgm中，编程字线WLn的电压由第一编程电压VPG1被提升至第二编程电压VPG2，而相对应的，在编程时间区间TA1中的第二子时间区间Tpgm中，相邻未选中字线WLn+1、WLn-1上的电压则由参考电压，同步被提升至通过电压VPASS。

在本实施方式中，基于相邻未选中字线WLn+1、WLn-1与编程字线WLn间的寄生电容，贡献相对大的寄生效应至编程字线WLn。因此，通过使相邻未选中字线WLn+1、WLn-1以及编程字线WLn在编程时间区间TA1中的第二子时间区间Tpgm进行同步的电压提升动作，可有效减低寄生电容所产生的效应。

在图2C中，编程字线WLn以外的字线同样被区分为相邻于编程字线WLn的相邻未选中字线WLn+1、WLn-1以及其他未选中字线WLo。在动作细节上，在编程时间区间TA1中的第一子时间区间T1中，编程字线WLn的电压由参考电压被提升至第一编程电压VPG1，并被维持在第一编程电压VPG1。相对的，相邻未选中字线WLn+1、WLn-1的电压在编程时间区间TA1中的第一子时间区间T1中，则由参考电压被提升至通过电压VPASS。在此，相邻未选中字线WLn+1、WLn-1的电压提升动作与编程字线WLn的电压提升动作可以是同步的。接着，在编程时间区间TA1中的第二子时间区间Tpgm中，编程字线WLn的电压由第一编程电压VPG1被提升至第二编程电压VPG2，而相对应的，在编程时间区间TA1中的第二子时间区间Tpgm中，其他未选中字线WLo上的电压则由参考电压，同步被提升至通过电压VPASS。

以下请参照图2D，图2D绘示本发明另一实施例的非易失性存储器的编程方法的动作波形图。在图2D中，在编程时间区间TA1前设置一预充电时间区间TPRE。在预充电时间区间TPRE中，使字线WLo、WLn对应的多条源极线SSSL、USSL以及位线BL上的电压，由参考电压被提升至预充电电压VCC。并且，在预充电时间区间TPRE开始后一个延迟时间TD后，编程时间区间TA1可以被启动。

在另一方面，在预充电时间区间TPRE中，多条源极线SSSL、USSL以及位线BL上的电压可同步被提升至预充电电压VCC。其中，源极线SSSL为选中源极线(对应被选中以进行编程的存储单元)而源极线USSL则为未选中源极线(对应未被选中以进行编程的存储单元)。在预充电时间区间TPRE中，源极线SSSL的电压可维持等于预充电电压VCC，而源极线USSL的电压则在预充电时间区间TPRE结束前被拉低至参考电压。位线BL的电压在预充电时间区间TPRE中则维持等于预充电电压VCC。

附带一提的，在本实施例中，位线BL可以是掩模位线BLMA或编程位线BLA，其中掩模位线BLMA对应被掩模且不被进行编程的存储单元，编程位线BLA则要进行编程的存储单元。

接着，在预充电时间区间TPRE结束后，在编程时间区间TA1中的第一子时间区间T1中，掩模位线BLMA的电压维持等于预充电电压VCC，编程位线BLA的电压则被拉低为参考电压。另外，源极线SSSL的电压可维持等于预充电电压VCC。并且，在编程时间区间TA1中的第一子时间区间T1中，编程字线WLn的电压由参考电压被提升至第一编程电压VPG1。

在编程时间区间TA1中的第二子时间区间Tpgm中，编程字线WLn以及未选中字线WLo的电压同步被拉高，其中未选中字线WLo的电压由参考电压被提高至通过电压VPASS，编程字线WLn的电压则由第一编程电压VPG1被提升至第二编程电压VPG2。

在本实施例中，图2D绘示的编程字线WLn以及未选中字线WLo的电压调整方式，与图2A的绘示相类似。在本发明其他实施例中，也可将图2B、图2C的电压调整方式，应用在图2D的实施例中。

请参照图3，图3绘示本发明一实施例的非易失性存储器的示意图。非易失性存储器300包括控制器310、多个字线驱动器321～32N以及多条字线WL1～WLN。字线WL1～WLN分别耦接一个或多个的存储单元串MS1～MSN，字线驱动器321～32N并分别耦接至字线WL1～WLN。字线驱动器321～32N分别用以调整字线WL1～WLN上的电压。

控制器310耦接至字线驱动器321～32N，并用以操控字线驱动器321～32N以分别调整字线WL1～WLN上的电压。在本实施例中，控制器310可依据图2A～图2D的波形来进行字线驱动器321～32N的控制动作，并完成存储单元串MS1～MSN的编程动作。

在本实施例中，控制器310可以为具运算能力的处理器。或者，控制器310可以是通过硬件描述语言(Hardware Description Language，HDL)或是其他任意本领域普通技术人员所熟知的数字电路的设计方式来进行设计，并通过现场可编程逻辑门阵列(FieldProgrammable Gate Array，FPGA)、复杂可编程逻辑装置(Complex Programmable LogicDevice，CPLD)或是特殊应用集成电路(Application-specific Integrated Circuit，ASIC)的方式来实现的硬件电路，没有特别的限制。

值得一提的，本发明实施例的非易失性存储器可以为二维架构的快闪存储器或为三维架构的快闪存储器。以下请分别参照图4以及图5，图4以及图5分别绘示本发明实施例的非易失性存储器的不同实施架构的示意图。

在图4中，非易失性存储器400为二维架构的快闪存储器。非易失性存储器400具有多个由晶体管构建的字线驱动器WDo11、WDo12、WDn-1、WDn、WDn+1、WDo22、WDo21以及源极线驱动器SD1。字线驱动器WDo11、WDo12用以驱动其他未选中字线WLol；字线驱动器WDo21、WDo22用以驱动其他未选中字线WLo2；字线驱动器WDn-1、WDn+1用以分别驱动相邻未选中字线Wn-1、Wn+1；字线驱动器WDn则用以驱动编程字线WLn。另外，源极线驱动器SD1用以驱动源极线SSL。另外，非易失性存储器400并具有多条位线BL1～BLM。在图4中，位线BL1～BLM与字线WLo1、WLo2、WLn-1、WLn、WLn+1的交错位置上，可设置非易失性存储单元。

在图5中，非易失性存储器500为三维架构的快闪存储器。非易失性存储器500具有多个由晶体管构建的字线驱动器WDo11、WDo12、WDn-1、WDn、WDn+1、WDo22、WDo21以及源极线驱动器SD1、SD2。字线驱动器WDo11、WDo12用以驱动其他未选中字线WLo1；字线驱动器WDo21、WDo22用以驱动其他未选中字线WLo2；字线驱动器WDn-1、WDn+1用以分别驱动相邻未选中字线Wn-1、Wn+1；字线驱动器WDn则用以驱动编程字线WLn。另外，源极线驱动器SD1、SD2分别用以驱动未选中源极线USSL以及选中位线SSSL。另外，非易失性存储器500并具有多条位线BL11～BL1M以及BL21～BL2M。在图5中，位线BL11～BL1M、BL21～BL2M与字线WLo1、WLo2、WLn-1、WLn、WLn+1的交错位置上，可设置非易失性存储单元。

在本实施方式中，一个字线驱动器可用以驱动的多个不同的子区块所共同使用的同一条字线。以字线驱动器WDo12为示例，字线驱动器WDo12可用以驱动其他未选中字线WLo1，其中其他未选中字线WLo1由两个子区块SBL所共同使用。

在本实施方式中，基于三维架构，字线WLo1、WLo2、WLn-1、WLn、WLn+1可分别依据不同高度层级来进行配置。各字线WLo1、WLo2、WLn-1、WLn、WLn+1并以水平方向进行延伸。位线BL11～BL1M、BL21～BL2M则可与字线WLol、WLo2、WLn-1、WLn、WLn+1正交的方式来进行配置。

以下请参照图6，图6绘示本发明实施例的位线间的寄生电容的示意图。由图6的绘示可知，字线WLo1、WLo2、WLn-1、WLn、WLn+1彼此间具有寄生电容CP1，而字线WLo1、WLo2、WLn-1、WLn、WLn+1与位线BLx间则分别具有寄生电容CP2。因此，当字线WLo1、WLo2、WLn-1、WLn、WLn+1上的电压以及位线BLx上的电压进行变化时，都会因寄生电容CP1、CP2上的耦合效应，而造成编程位线WLn上的电压变化受到干扰。而通过本发明前述实施例的方法，则可克服寄生电容CP1、CP2的影响，加速编程动作的执行。

综上所述，本发明通过使编程字线的电压在由第一编程电压提升至第二编程电压时，同步提升未选中字线的电压至通过电压。如此一来，编程字线以及未选中字线间的寄生电容所产生的寄生效应可有效被减低，加速非易失性存储单元编程动作的进行。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种非易失性存储器的编程方法，包括：

设定多条字线的其中之一为一编程字线，设定这些字线中非该编程字线为多条未选中字线；

在一编程时间区间中的一第一子时间区间中，使该编程字线上的电压由一参考电压被提升至一第一编程电压；

在该编程时间区间中的一第二子时间区间中，使该编程字线上的电压由该第一编程电压被提升至一第二编程电压，其中该第二编程电压大于该第一编程电压；以及

在该第二子时间区间，提供使至少部分的这些未选中字线的电压由该参考电压被提升至一通过电压，

其中该第一子时间区间发生在该第二子时间区间之前。

2.根据权利要求1所述的编程方法，其中使该编程字线上的电压由该第一编程电压被提升至该第二编程电压以及提供使至少部分的这些未选中字线的电压由该参考电压被提升至该通过电压的步骤包括：

使该编程字线上的电压由该第一编程电压被提升至该第二编程电压的动作，与使至少部分的这些未选中字线的电压由该参考电压被提升至该通过电压的动作同步。

3.根据权利要求1所述的编程方法，其中该在该第二子时间区间，提供使至少部分的这些未选中字线的电压由该参考电压被提升至该通过电压的步骤包括：

使这些未选中字线中，与该编程字线相邻的多个相邻未选中字线的电压，在该第二子时间区间，由该参考电压被提升至该通过电压。

4.根据权利要求3所述的编程方法，其中更包括：

在该第一子时间区间中，使这些未选中字线中，非为这些相邻未选中字线的多个其他未选中字线的电压由该参考电压被提升至该通过电压。

5.根据权利要求1所述的编程方法，其中该在该第二子时间区间，提供使至少部分的这些未选中字线的电压由该参考电压被提升至该通过电压的步骤包括：

使这些未选中字线中，非与该编程字线相邻的多个其他未选中字线的电压，在该第二子时间区间，由该参考电压被提升至该通过电压。

6.根据权利要求5所述的编程方法，其中更包括：

在该第一子时间区间中，使这些未选中字线中，与该编程字线相邻的多个相邻未选中字线的电压由该参考电压被提升至该通过电压。

7.根据权利要求1所述的编程方法，其中更包括：

在该编程时间区间前的一预充电时间区间中，使这些字线对应的多条源极线以及位线上的电压，由该参考电压被提升至一预充电电压。

8.根据权利要求7所述的编程方法，更包括：

在该编程时间区间中的该第二子时间区间之前，使多个被掩模的存储单元对应的多条掩模位线的电压维持等于该预充电电压，使多个被编程的存储单元对应的多条编程位线的电压由该预充电电压被拉低至该参考电压；

在该编程时间区间中的该第一子时间区间中，在这些编程位线的电压被拉低至该参考电压之前，使这些未选中字线对应的多条未选中源极线的电压由该预充电电压被拉低至该参考电压；以及

在该编程时间区间中，使该编程字线对应的多条选中源极线的电压维持等于该预充电电压。

9.根据权利要求1所述的编程方法，其中该非易失性存储器为二维架构的快闪存储器或为三维架构的快闪存储器。

10.一种非易失性存储器，包括：

多条字线，各该字线耦接至少一存储单元串；

多个字线驱动器，分别耦接这些字线，用以调整这些字线上的电压；以及

一控制器，耦接这些字线驱动器，用以：

设定多条字线的其中之一为一编程字线，设定这些字线中非该编程字线为多个未选中字线；

在一编程时间区间中的一第一子时间区间中，使该编程字线上的电压由一参考电压被提升至一第一编程电压；

在该编程时间区间中的一第二子时间区间中，使该编程字线上的电压由该第一编程电压被提升至一第二编程电压，其中该第二编程电压大于该第一编程电压；以及

在该第二子时间区间，提供使至少部分的这些未选中字线的电压由该参考电压被提升至一通过电压；

其中该第一子时间区间发生在该第二子时间区间之前。

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