TWI736841B - 非揮發性記憶體及其程式化方法 - Google Patents

Abstract

一種非揮發性記憶體及其程式化方法。程式化方法包括：設定多條字元線的其中之一為一程式化字元線，設定字元線中非程式化字元線者為多個未選中字元線；在程式化時間區間中的第一子時間區間中，使程式化字元線上的電壓由參考電壓被提升至第一程式化電壓；在程式化時間區間中的第二子時間區間中，使程式化字元線上的電壓由第一程式化電壓被提升至第二程式化電壓；以及，在第二子時間區間，提供使至少部分的未選中字元線的電壓由參考電壓被提升至通過電壓。

Description

非揮發性記憶體及其程式化方法

本發明是有關於一種非揮發性記憶體及其程式化方法，且特別是有關於一種可加快程式化速度的非揮發性記憶體及其程式化方法。

隨著電子科技的進步，電子產品成為人們生活中的重要工具。相同的，為提供更多的功能，以及傳送更多的資訊，電子產品中的記憶裝置的容量也越來越大，對於存取效率的要求，也日漸提升。

以非揮發式記憶體為例，隨著容量需求的增加，非揮發式記憶體的晶片佈局密度也隨之升高。這也造成在進行記憶胞的資料存取動作時，字元線間所具有的寄生電容，將嚴重的影響到字元線的電壓的調整動作。特別關於在程式化（program）的部分，在針對非揮發性記憶胞進行程式化動作時，常需要將程式化字元線的電壓提升到一個足夠高的電壓值，以完成程式化動作。在習知技術領域中，常發生程式化字元線的電壓，因字元線間的寄生電容的影響，而降低其電壓的上升速率。如此一來，程式化動作的速率被降低，影響到非揮發式記憶體的工作效率。

本發明提供一種非揮發性記憶體及其程式化方法，可有效縮減程式化所需的時間。

本發明的非揮發性記憶體的程式化方法包括：設定多條字元線的其中之一為一程式化字元線，設定字元線中非程式化字元線者為多個未選中字元線；在程式化時間區間中的第一子時間區間中，使程式化字元線上的電壓由參考電壓被提升至第一程式化電壓；在程式化時間區間中的第二子時間區間中，使程式化字元線上的電壓由第一程式化電壓被提升至第二程式化電壓，其中第二程式化電壓大於第一程式化電壓；以及，在第二子時間區間，提供使至少部分的未選中字元線的電壓由參考電壓被提升至通過電壓。其中第一子時間區間發生在第二子時間區間之前。

本發明的非揮發性記憶體包括多條字元線、多個字元線驅動器以及控制器。各字元線耦接至少一記憶胞串。多個字元線驅動器分別耦接字元線，用以調整該些字源線上的電壓。控制器耦接字元線驅動器，用以：設定多條字元線的其中之一為一程式化字元線，設定字元線中非程式化字元線者為多個未選中字元線；在程式化時間區間中的第一子時間區間中，使程式化字元線上的電壓由參考電壓被提升至第一程式化電壓；在程式化時間區間中的第二子時間區間中，使程式化字元線上的電壓由第一程式化電壓被提升至第二程式化電壓，其中第二程式化電壓大於第一程式化電壓；以及，在第二子時間區間，提供使至少部分的未選中字元線的電壓由參考電壓被提升至通過電壓。其中第一子時間區間發生在第二子時間區間之前。

基於上述，本發明程式化時間區間中，在當程式化字元線的電壓上升至足夠大的第二程式化電壓時，至少部分的未選中字元線的電壓由參考電壓同步被提升至通過電壓。如此一來，未選中字元線與程式化字元線間寄生電容的影響可以有效被減低，並使程式化字元線的電壓可快速提升至足夠大的電壓值，並提升記憶胞的程式化的速度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

請參照圖1，圖1繪示本發明一實施例的非揮發性記憶體的程式化方法的流程圖。在圖1中，當要針對非揮發性記憶體進行程式化動作時，步驟S110設定非揮發性記憶體中的多條字元線的其中之一為程式化字元線，並設定上多條字元線中，非上述程式化字元線的字元線為多條未選中字元線。接著，在步驟S120中，在程式化時間區間中的第一子時間區間中，使程式化字元線上的電壓由參考電壓被提升至第一程式化電壓。接著，在步驟S130中，在上述的程式化時間區間中的第二子時間區間中，使程式化字元線上的電壓由第一程式化電壓被提升至第二程式化電壓，其中第二程式化電壓大於第一程式化電壓。在此請注意，步驟S130的第二子時間區間發生在步驟S120的第一子時間區間之後，其中，第一子時間區間與第二子時間區間不相重疊。此外，在步驟S140中，在上述的第二子時間區間，提供使至少部分的未選中字元線的電壓由參考電壓被提升至通過電壓。

在此請注意，本發明實施例透過在第二子時間區間中，使程式化字元線以及至少部分的未選中字元線上的電壓，同時進行電壓拉升的動作。如此一來，程式化字元線以及其他的未選中字元線間的寄生電容，對於程式化字元線上的電壓的拉升所產生的影響，可以有效的被降低，提升程式化字元線的電壓被提升至第二程式化電壓的速度。同時，可加快記憶胞的被程式化的速度。

值得一提的，步驟S130中關於使程式化字元線上的電壓由第一程式化電壓被提升至第二程式化電壓，以及步驟S140中關於提供使至少部分的未選中字元線的電壓由參考電壓被提升至通過電壓的動作可以是同步的。並透過使程式化字元線以及其他的未選中字元線間的各寄生電容的兩端點上的電壓同步提升，來減低寄生電容所造成的影響。

請同步參照圖1以及圖2A~2C，圖2A~2C分別繪示本發明不同實施方式的非揮發性記憶體的程式化方法的動作波形圖。在圖2A中，在程式化時間區間TA1中的第一子時間區間T1中，程式化字元線WLn的電壓由參考電壓（例如為參考接地電壓）被提升至第一程式化電壓VPG1，並被維持在第一程式化電壓VPG1。相對的，未選中字元線WLo的電壓在程式化時間區間TA1中的第一子時間區間T1中，則維持等於參考電壓。接著，在程式化時間區間TA1中的第二子時間區間Tpgm中，程式化字元線WLn的電壓由第一程式化電壓VPG1被提升至第二程式化電壓VPG2，而相對應的，在程式化時間區間TA1中的第二子時間區間Tpgm中，未選中字元線WLo的電壓則由參考電壓，同步被提升至通過電壓VPASS。

值得一提的，在第二子時間區間Tpgm中，程式化字元線WLn的電壓提升動作，與未選中字元線WLo的電壓提升動作，示同步發生在轉態時間區間TR中，並藉此降低程式化字元線WLn與未選中字元線WLo間的寄生電容所產生的影響。

此外，程式化字元線WLn上連接的記憶胞串，可在第二子時間區間Tpgm中，在當程式化字元線WLn的電壓被提升至第二程式化電壓VPG2時執行並完成的程式化動作。因此，在程式化字元線WLn的電壓可快速被提升至第二程式化電壓VPG2的前提下，記憶胞串的程式化動作也可快速的被完成。

在本實施例中，通過電壓VPASS的電壓值小於第二程式化電壓VPG2的電壓值。在本發明一些實施例中，通過電壓VPASS的電壓值可設置為實質上等於第二程式化電壓VPG2的電壓值以及第一程式化電壓VPG1的電壓值的差值。

附帶一提的，在圖2A中，程式化字元線WLn以外的所有的字元線皆可設定為未選中字元線WLo，並搭配圖2A的波形進行動作。

在圖2B中，程式化字元線WLn以外的字元線另被區分為相鄰於程式化字元線WLn的相鄰未選中字元線WLn+1、WLn-1以及其他未選中字元線WLo。在動作細節上，在程式化時間區間TA1中的第一子時間區間T1中，程式化字元線WLn的電壓由參考電壓被提升至第一程式化電壓VPG1，並被維持在第一程式化電壓VPG1。相對的，未選中字元線WLo的電壓在程式化時間區間TA1中的第一子時間區間T1中，則由參考電壓被提升至通過電壓VPASS。在此，未選中字元線WLo的電壓提升動作與程式化字元線WLn的電壓提升動作可以是同步的。接著，在程式化時間區間TA1中的第二子時間區間Tpgm中，程式化字元線WLn的電壓由第一程式化電壓VPG1被提升至第二程式化電壓VPG2，而相對應的，在程式化時間區間TA1中的第二子時間區間Tpgm中，相鄰未選中字元線WLn+1、WLn-1上的電壓則由參考電壓，同步被提升至通過電壓VPASS。

在本實施方式中，基於相鄰未選中字元線WLn+1、WLn-1與程式化字元線WLn間的寄生電容，貢獻相對大的寄生效應至程式化字元線WLn。因此，透過使相鄰未選中字元線WLn+1、WLn-1以及程式化字元線WLn在程式化時間區間TA1中的第二子時間區間Tpgm進行同步的電壓提升動作，可有效減低寄生電容所產生的效應。

在圖2C中，程式化字元線WLn以外的字元線同樣被區分為相鄰於程式化字元線WLn的相鄰未選中字元線WLn+1、WLn-1以及其他未選中字元線WLo。在動作細節上，在程式化時間區間TA1中的第一子時間區間T1中，程式化字元線WLn的電壓由參考電壓被提升至第一程式化電壓VPG1，並被維持在第一程式化電壓VPG1。相對的，相鄰未選中字元線WLn+1、WLn-1的電壓在程式化時間區間TA1中的第一子時間區間T1中，則由參考電壓被提升至通過電壓VPASS。在此，相鄰未選中字元線WLn+1、WLn-1的電壓提升動作與程式化字元線WLn的電壓提升動作可以是同步的。接著，在程式化時間區間TA1中的第二子時間區間Tpgm中，程式化字元線WLn的電壓由第一程式化電壓VPG1被提升至第二程式化電壓VPG2，而相對應的，在程式化時間區間TA1中的第二子時間區間Tpgm中，其他未選中字元線WLo上的電壓則由參考電壓，同步被提升至通過電壓VPASS。

以下請參照圖2D，圖2D繪示本發明另一實施例的非揮發性記憶體的程式化方法的動作波形圖。在圖2D中，在程式化時間區間TA1前設置一預充電時間區間TPRE。在預充電時間區間TPRE中，使字元線WLo、WLn對應的多條源極線SSSL、USSL以及位元線BL上的電壓，由參考電壓被提升至預充電電壓VCC。並且，在預充電時間區間TPRE開始後一個延遲時間TD後，程式化時間區間TA1可以被啟動。

在另一方面，在預充電時間區間TPRE中，多條源極線SSSL、USSL以及位元線BL上的電壓可同步被提升至預充電電壓VCC。其中，源極線SSSL為選中源極線（對應被選中以進行程式化的記憶胞）而源極線USSL則為未選中源極線（對應未被選中以進行程式化的記憶胞）。在預充電時間區間TPRE中，源極線SSSL的電壓可維持等於預充電電壓VCC，而源極線USSL的電壓則在預充電時間區間TPRE結束前被拉低至參考電壓。位元線BL的電壓在預充電時間區間TPRE中則維持等於預充電電壓VCC。

附帶一提的，在本實施例中，位元線BL可以是遮罩位元線BLMA或程式化位元線BLA，其中遮罩位元線BLMA對應被遮罩且不被進行程式化的記憶胞，程式化位元線BLA則要進行程式化的記憶胞。

接著，在預充電時間區間TPRE結束後，在程式化時間區間TA1中的第一子時間區間T1中，遮罩位元線BLMA的電壓維持等於預充電電壓VCC，程式化位元線BLA的電壓則被拉低為參考電壓。另外，源極線SSSL的電壓可維持等於預充電電壓VCC。並且，在程式化時間區間TA1中的第一子時間區間T1中，程式化字元線WLn的電壓由參考電壓被提升至第一程式化電壓VPG1。

在程式化時間區間TA1中的第二子時間區間Tpgm中，程式化字元線WLn以及未選中字元線WLo的電壓同步被拉高，其中未選中字元線WLo的電壓由參考電壓被提高至通過電壓VPASS，程式化字元線WLn的電壓則由第一程式化電壓VPG1被提升至第二程式化電壓VPG2。

在本實施例中，圖2D繪示的程式化字元線WLn以及未選中字元線WLo的電壓調整方式，與圖2A的繪示相類似。在本發明其他實施例中，也可將圖2B、圖2C的電壓調整方式，應用在圖2D的實施例中。

請參照圖3，圖3繪示本發明一實施例的非揮發性記憶體的示意圖。非揮發性記憶體300包括控制器310、多個字元線驅動器321~32N以及多條字元線WL1~WLN。字元線WL1~WLN分別耦接一個或多個的記憶胞串MS1~MSN，字元線驅動器321~32N並分別耦接至字元線WL1~WLN。字元線驅動器321~32N分別用以調整字元線WL1~WLN上的電壓。

控制器310耦接至字元線驅動器321~32N，並用以操控字元線驅動器321~32N以分別調整字元線WL1~WLN上的電壓。在本實施例中，控制器310可依據圖2A~圖2D的波形來進行字元線驅動器321~32N的控制動作，並完成記憶胞串MS1~MSN的程式化動作。

在本實施例中，控制器310可以為具運算能力的處理器。或者，控制器310可以是透過硬體描述語言（Hardware Description Language, HDL）或是其他任意本領域具通常知識者所熟知的數位電路的設計方式來進行設計，並透過現場可程式邏輯門陣列（Field Programmable Gate Array, FPGA）、複雜可程式邏輯裝置（Complex Programmable Logic Device, CPLD）或是特殊應用積體電路（Application-specific Integrated Circuit, ASIC）的方式來實現的硬體電路，沒有特別的限制。

值得一提的，本發明實施例的非揮發性記憶體可以為二維架構的快閃記憶體或為三維架構的快閃記憶體。以下請分別參照圖4以及圖5，圖4以及圖5分別繪示本發明實施例的非揮發性記憶體的不同實施架構的示意圖。

在圖4中，非揮發性記憶體400為二維架構的快閃記憶體。非揮發性記憶體400具有多個由電晶體建構的字元線驅動器WDo11、WDo12、WDn-1、WDn、WDn+1、WDo22、WDo21以及源極線驅動器SD1。字元線驅動器WDo11、WDo12用以驅動其他未選中字元線WLo1；字元線驅動器WDo21、WDo22用以驅動其他未選中字元線WLo2；字元線驅動器WDn-1、WDn+1用以分別驅動相鄰未選中字元線Wn-1、Wn+1；字元線驅動器WDn則用以驅動程式化字元線WLn。另外，源極線驅動器SD1用以驅動源極線SSL。另外，非揮發性記憶體400並具有多條位元線BL1~BLM。在圖4中，位元線BL1~BLM與字元線WLo1、WLo2、WLn-1、WLn、WLn+1的交錯位置上，可設置非揮發性記憶胞。

在圖5中，非揮發性記憶體500為三維架構的快閃記憶體。非揮發性記憶體500具有多個由電晶體建構的字元線驅動器WDo11、WDo12、WDn-1、WDn、WDn+1、WDo22、WDo21以及源極線驅動器SD1、SD2。字元線驅動器WDo11、WDo12用以驅動其他未選中字元線WLo1；字元線驅動器WDo21、WDo22用以驅動其他未選中字元線WLo2；字元線驅動器WDn-1、WDn+1用以分別驅動相鄰未選中字元線Wn-1、Wn+1；字元線驅動器WDn則用以驅動程式化字元線WLn。另外，源極線驅動器SD1、SD2分別用以驅動未選中源極線USSL以及選中位元線SSSL。另外，非揮發性記憶體500並具有多條位元線BL11~BL1M以及BL21~BL2M。在圖5中，位元線BL11~BL1M、BL21~BL2M與字元線WLo1、WLo2、WLn-1、WLn、WLn+1的交錯位置上，可設置非揮發性記憶胞。

在本實施方式中，一個字元線驅動器可用以驅動的多個不同的子區塊所共同使用的同一條字元線。以字元線驅動器WDo12為範例，字元線驅動器WDo12可用以驅動其他未選中字元線WLo1，其中其他未選中字元線WLo1由兩個子區塊SBL所共同使用。

在本實施方式中，基於三維架構，字元線WLo1、WLo2、WLn-1、WLn、WLn+1可分別依據不同高度層級來進行配置。各字元線WLo1、WLo2、WLn-1、WLn、WLn+1並以水平方向進行延伸。位元線BL11~BL1M、BL21~BL2M則可與字元線WLo1、WLo2、WLn-1、WLn、WLn+1正交的方式來進行配置。

以下請參照圖6，圖6繪示本發明實施例的位元線間的寄生電容的示意圖。由圖6的繪示可知，字元線WLo1、WLo2、WLn-1、WLn、WLn+1彼此間具有寄生電容CP1，而字元線WLo1、WLo2、WLn-1、WLn、WLn+1與位元線BLx間則分別具有寄生電容CP2。因此，當字元線WLo1、WLo2、WLn-1、WLn、WLn+1上的電壓以及位元線BLx上的電壓進行變化時，都會因寄生電容CP1、CP2上的耦合效應，而造成程式化位元線WLn上的電壓變化受到干擾。而透過本發明前述實施例的方法，則可克服寄生電容CP1、CP2的影響，加速程式化動作的執行。

綜上所述，本發明透過使程式化字元線的電壓在由第一程式化電壓提升至第二程式化電壓時，同步提升未選中字元線的電壓至通過電壓。如此一來，程式化字元線以及未選中字元線間的寄生電容所產生的寄生效應可有效被減低，加速非揮發性記憶胞程式化動作的進行。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

S110~S140:非揮發性記憶體的程式化步驟 TA1:程式化時間區間 T1、Tpgm:子時間區間 WLn、WLo、WLo1、WLo2、WLo11、WLo12、WLo21、WLo22、WLn+1、WLn-1、WL1~WLN:字元線 VPG1、VPG2:程式化電壓 TR:轉態時間區間 VPASS:通過電壓 TPRE:預充電時間區間 TD:延遲時間 VCC:預充電電壓 SSL、SSSL、USSL:源極線 BL、BLMA、BLA、BL1~BLM、BL11~BL1M、BL21~BL2M、BLx:位元線 MS1~MSN:記憶胞串 300:非揮發性記憶體 310:控制器 321~32N、WDo11、WDo12、WDn-1、WDn、WDn+1、WDo22、WDo21:字元線驅動器 SD1、SD2:源極線驅動器 500、600:非揮發性記憶體 CP1、CP2:寄生電容

圖1繪示本發明一實施例的非揮發性記憶體的程式化方法的流程圖。 圖2A~2C分別繪示本發明不同實施方式的非揮發性記憶體的程式化方法的動作波形圖。 圖2D繪示本發明另一實施例的非揮發性記憶體的程式化方法的動作波形圖。 圖3繪示本發明一實施例的非揮發性記憶體的示意圖。 圖4以及圖5分別繪示本發明實施例的非揮發性記憶體的不同實施架構的示意圖。 圖6繪示本發明實施例的位元線間的寄生電容的示意圖。

S110~S140:非揮發性記憶體的程式化步驟

Claims (9)

1. 一種非揮發性記憶體的程式化方法，包括：設定多條字元線的其中之一為一程式化字元線，設定該些字元線中非該程式化字元線者為多條未選中字元線；在一程式化時間區間中的一第一子時間區間中，使該程式化字元線上的電壓由一參考電壓被提升至一第一程式化電壓；在該程式化時間區間中的一第二子時間區間中，使該程式化字元線上的電壓由該第一程式化電壓被提升至一第二程式化電壓，其中該第二程式化電壓大於該第一程式化電壓；以及在該程式化時間區間中的該第二子時間區間，提供使至少部分的該些未選中字元線的電壓由該參考電壓被提升至一通過電壓，且該通過電壓的電壓值等於該第二程式化電壓與該第一程式化電壓之間的電壓差值，其中該第一程式化電壓不同於該通過電壓，且該第一子時間區間發生在該第二子時間區間之前，其中，使該程式化字元線上的電壓由該第一程式化電壓被提升至該第二程式化電壓的動作，與使至少部分的該些未選中字元線的電壓由該參考電壓被提升至該通過電壓的動作同步。
2. 如申請專利範圍第1項所述的程式化方法，其中該在該第二子時間區間，提供使至少部分的該些未選中字元線的電壓由該參考電壓被提升至該通過電壓的步驟包括： 使該些未選中字元線中，與該程式化字元線相鄰的多個相鄰未選中字元線的電壓，在該第二子時間區間，由該參考電壓被提升至該通過電壓。
3. 如申請專利範圍第2項所述的程式化方法，其中更包括：在該第一子時間區間中，使該些未選中字元線中，非為該些相鄰未選中字元線的多個其他未選中字元線的電壓由該參考電壓被提升至該通過電壓。
4. 如申請專利範圍第1項所述的程式化方法，其中該在該第二子時間區間，提供使至少部分的該些未選中字元線的電壓由該參考電壓被提升至該通過電壓的步驟包括：使該些未選中字元線中，非與該程式化字元線相鄰的多個其他未選中字元線的電壓，在該第二子時間區間，由該參考電壓被提升至該通過電壓。
5. 如申請專利範圍第4項所述的程式化方法，其中更包括：在該第一子時間區間中，使該些未選中字元線中，與該程式化字元線相鄰的多個相鄰未選中字元線的電壓由該參考電壓被提升至該通過電壓。
6. 如申請專利範圍第1項所述的程式化方法，更包括：在該程式化時間區間前的一預充電時間區間中，使該些字元線對應的多條源極線以及位元線上的電壓，由該參考電壓被提升至一預充電電壓。
7. 如申請專利範圍第6項所述的程式化方法，更包括： 在該程式化時間區間中的該第二子時間區間之前，使多個被遮罩的記憶胞對應的多條遮罩位元線的電壓維持等於該預充電電壓，使多個被程式化的記憶胞對應的多條程式化位元線的電壓由該預充電電壓被拉低至該參考電壓；在該程式化時間區間中的該第一子時間區間中，在該些程式化位元線的電壓被拉低至該參考電壓之前，使該些未選中字元線對應的多條未選中源極線的電壓由該預充電電壓被拉低至該參考電壓；以及在該程式化時間區間中，使該程式化字元線對應的多條選中源極線的電壓維持等於該預充電電壓。
8. 如申請專利範圍第1項所述的程式化方法，其中該非揮發性記憶體為二維架構的快閃記憶體或為三維架構的快閃記憶體。
9. 一種非揮發性記憶體，包括：多條字元線，各該字元線耦接至少一記憶胞串；多個字元線驅動器，分別耦接該些字元線，用以調整該些字元線上的電壓；以及一控制器，耦接該些字元線驅動器，用以：設定多條字元線的其中之一為一程式化字元線，設定該些字元線中非該程式化字元線者為多個未選中字元線；在一程式化時間區間中的一第一子時間區間中，使該程式化字元線上的電壓由一參考電壓被提升至一第一程式化電壓； 在該程式化時間區間中的一第二子時間區間中，使該程式化字元線上的電壓由該第一程式化電壓被提升至一第二程式化電壓，其中該第二程式化電壓大於該第一程式化電壓；以及在該程式化時間區間中的該第二子時間區間，提供使至少部分的該些未選中字元線的電壓由該參考電壓被提升至一通過電壓，且該通過電壓的電壓值等於該第二程式化電壓與該第一程式化電壓之間的電壓差值，其中該第一程式化電壓不同於該通過電壓，且該第一子時間區間發生在該第二子時間區間之前，其中，該控制器使該程式化字元線上的電壓由該第一程式化電壓被提升至該第二程式化電壓的動作，與使至少部分的該些未選中字元線的電壓由該參考電壓被提升至該通過電壓的動作同步。

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