TWI720748B - 非揮發性記憶體裝置和控制方法 - Google Patents

非揮發性記憶體裝置和控制方法 Download PDF

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Abstract

本發明提供一種非揮發性記憶體裝置及控制方法。非揮發性記憶體裝置包括一記憶體陣列、一位元線、多條字元線、一第一控制電路和一第二控制電路。位元線連接至記憶體陣列的第一記憶體串。多條字元線連接至第一記憶體串的記憶體單元，每條字元線連接至相應的記憶體單元。第一控制電路用來在預充電期間向位元線施加位元線預脈衝信號。第二控制電路用來向被選擇字元線施加字元線信號，並且向設置在選擇閘極線和被選擇字元線之間的字元線施加多個字元線預脈衝信號。該多個字元線預脈衝信號的電壓位準為遞增的。

Description

非揮發性記憶體裝置和控制方法
本發明係關於一種非揮發性記憶體裝置和控制方法，尤指一種能夠施加具有不同電壓位準的字元線預脈衝信號並且降低編程干擾的非揮發性記憶體裝置和控制方法。
非揮發性記憶體裝置(例如，快閃記憶體)已經變成諸如個人電腦、隨身碟、數位相機和行動電話等各種電子產品中的優選儲存裝置。快閃記憶體裝置經歷了快速發展。快閃記憶體可以在無需供電的情況下對資料進行相當長時間的存儲，並且具有高集成度平、快速存取、易於擦除和重寫的優點。為了進一步提高快閃記憶體裝置的位元密度以及降低其成本，開發出了三維(3D)NAND快閃記憶體。3D NAND快閃記憶體架構在垂直方向上以多層方式堆疊記憶體單元，從而實現了比傳統NAND快閃記憶體更高的密度。隨著更多層數的添加，位元密度增大，因而增加了更多的儲存容量。隨著層數的增多，編程干擾也變得更加嚴重。可以對連接至未被選擇記憶體串的未被選擇位元線施加預脈衝信號，從而去除未被選擇記憶體串的升壓電荷(電子)。然而，隨著層數的增加，通道長度也相應增大。由於通道長度增大的因素將會降低位元線預充電對底部通道當中保留電子的作用。其中，一種改善位元線預充電效果的傳統方法為延長位元線預脈衝時間，但是這樣做將犧牲並且影響資料編程時間。另一種改善位元線預充電效果的傳統方法為提高位元線預脈衝的電壓位準，但是這樣 做將增加位元線電晶體的擊穿現象的風險。因此，習知技術實有改進的必要。
因此，本發明的目的為提供一種能夠施加具有不同電壓位準的字元線預脈衝信號並且能夠降低編程干擾的非揮發性記憶體裝置和控制方法。
本發明的一實施例提供一種非揮發性記憶體裝置。該非揮發性記憶體裝置包括：一記憶體陣列，包括多個記憶體串，每個記憶體串包括選擇閘極電晶體以及與該選擇閘極電晶體串聯連接的多個記憶體單元；一位元線，連接至該多個記憶體串中的第一記憶體串；一選擇閘極線，連接至該多個記憶體串中的第一記憶體串的選擇閘極電晶體；多條字元線，連接至該多個記憶體串中的第一記憶體串的多個記憶體單元，每條字元線連接至該第一記憶體串的相應記憶體單元；一第一控制電路，被配置為在預充電期間對該位元線施加位元線預脈衝信號；以及一第二控制電路，被配置為在該預充電期間向該多條字元線中的被選擇字元線施加字元線信號並且向設置在該選擇閘極線和該被選擇字元線之間的字元線施加多個字元線預脈衝信號，其中，該多個字元線預脈衝信號的電壓位準為遞增的。
本發明的另一實施例提供一種非揮發性記憶體裝置的控制方法。該非揮發性記憶體裝置具有包括多個記憶體串的記憶體陣列，並且每個記憶體串包括選擇閘極電晶體以及與選擇閘極電晶體串聯連接的多個記憶體單元。該控制方法包括：在預充電期間向連接至該多個記憶體串中的第一記憶體串的位元線施加位元線預脈衝信號；在該預充電期間向連接至該第一記憶體串的多個記憶體單元中的被選擇記憶體單元的被選擇字元線施加字元線信號；以及在該預 充電期間向連接至該第一記憶體串的多個記憶體單元並且設置在該選擇閘極線和該被選擇字元線之間的多條字元線施加多個字元線預脈衝信號，其中，該多個字元線預脈衝信號的電壓位準為遞增的。
對於本領域技術人員而言，在閱讀了下文對通過各圖式例示的優選實施例的詳細描述之後，本發明的這些和其他目標無疑將變得顯而易見。
1:非揮發性記憶體裝置
10:記憶體陣列
20、30:控制電路
BDMC:底部虛設記憶體單元
BDMY:底部虛設字元線
BL:位元線
BSG:底部選擇閘極線
BT:底部選擇閘極電晶體
MC0、MC1、MCp、MCp+1、MCq、MCq+1、MCn:記憶體單元
TDMC:頂部虛設記憶體單元
TDMY:頂部虛設字元線
TSG:頂部選擇閘極線
TT:頂部選擇閘極電晶體
WL、WL0、WL1、WLp、WLp+1、WLq、WLq+1、WLn:字元線
第1圖為本發明實施例之一非揮發性記憶體裝置的示意圖。
第2圖為本發明實施例之第1圖所示的非揮發性記憶體裝置的記憶體串和相關連接線的示意圖。
第3圖為本發明實施例之第1圖所示的非揮發性記憶體裝置的未被選擇記憶體串和相關連接線的示意圖。
第4圖和第5圖為本發明實施例之第3圖所示的記憶體串的信號時序圖。
請參考第1圖，其繪示出了根據本發明實施例的非揮發性記憶體裝置1的示意圖。非揮發性記憶體裝置1可為NAND快閃記憶體。例如，非揮發性記憶體裝置1可為三維(3D)NAND快閃記憶體。非揮發性記憶體裝置1包括記憶體陣列10以及控制電路20和30。記憶體陣列10包括多個記憶體串。每個記憶體串包括多個記憶體單元。每個記憶體串的記憶體單元串聯連接在一起。字元線與半導體通道的相交形成了記憶體單元。頂部選擇閘極線TSG、字元線WL、頂部虛設(dummy)字元線TDMY、底部虛設字元線BDMY和底部選擇閘極線BSG 被連接在記憶體陣列10和控制電路20之間。位元線BL連接在記憶體陣列10和控制電路30之間。
請參考第2圖，第2圖繪示出了根據本發明實施例的第1圖所示的非揮發性記憶體裝置1的記憶體串和相關連接線的示意圖。記憶體陣列10的記憶體串包括(但不限於)頂部選擇閘極電晶體、至少一個頂部虛設記憶體單元、多個記憶體單元、至少一個底部虛設記憶體單元和底部選擇閘極電晶體。位元線BL耦接至記憶體串。頂部選擇閘極線TSG連接至記憶體串的頂部選擇閘極電晶體。至少一個頂部虛設記憶體單元與頂部選擇閘極電晶體串聯連接。至少一條頂部虛設字元線TDMY連接至記憶體串的至少一個頂部虛設記憶體單元。每條頂部虛設字元線單獨連接至頂部虛設記憶體單元。所述多個記憶體單元可以被配置來儲存資料。所述多個記憶體單元可以與所述至少一個頂部虛設記憶體單元串聯連接。字元線WL連接至記憶體串的記憶體單元。每條字元線WL單獨地連接至記憶體單元。此外，記憶體陣列10的記憶體串的記憶體單元在頂部虛設記憶體單元和底部虛設記憶體單元之間沿第一方向循序設置，並且相應地，字元線WL在頂部虛設字元線TDMY和底部虛設字元線BDMY之間沿第一方向循序設置。
此外，所述至少一個底部虛設記憶體單元與所述多個記憶體單元串聯連接。至少一條底部虛設字元線BDMY連接至記憶體串的所述至少一個底部虛設記憶體單元。每條底部虛設字元線BDMY單獨連接至底部虛設記憶體單元。底部選擇閘極電晶體與所述至少一個底部虛設記憶體單元串聯連接。底部選擇閘極線BSG連接至記憶體串的底部選擇閘極電晶體。可以由控制電路以及外部電路通過非揮發性記憶體裝置1的該連接線對記憶體單元內的資料寫入和 擦除進行控制。
在預充電期間(pre-charge period)(編程之前)，控制電路30被配置為對記憶體陣列10的未被選擇記憶體串的未被選擇位元線BL施加位元線預脈衝信號。例如，對於每一未被選擇記憶體串，控制電路30被配置為在該預充電期間對每一未被選擇記憶體串的未被選擇位元線BL施加位元線預脈衝信號。控制電路20被配置為對頂部選擇閘極線TSG施加頂部選擇閘極預脈衝信號，並且對底部選擇閘極線BSG施加底部選擇閘極預脈衝信號。此外，控制電路20被配置為對未被選擇記憶體串的被選擇字元線施加字元線信號。控制電路20被配置為對設置在被選擇字元線和頂部虛設字元線TDMY(或頂部選擇閘極TSG)之間的字元線施加多個字元線預脈衝信號。控制電路20還被配置為對設置在字元線和頂部選擇閘極TSG之間的頂部虛設字元線TDMY施加頂部虛設字元線預脈衝信號，並且對設置在字元線和底部選擇閘極BSG之間的底部虛設字元線BDMY施加底部虛設字元線預脈衝信號。
此外，施加至設置在被選擇字元線和頂部虛設字元線TDMY之間的字元線的多個字元線預脈衝信號的電壓位準可以是不同的。例如，施加至設置在被選擇字元線和頂部虛設字元線TDMY之間的字元線的多個字元線預脈衝信號的電壓位準可以是遞增的。例如，施加至設置在被選擇字元線和頂部虛設字元線TDMY之間的字元線的多個字元線預脈衝信號的電壓位準從與被選擇字元線相鄰設置的字元線依次遞增。例如，可以將所述多個字元線預脈衝信號中的第一字元線預脈衝信號施加至所述多條字元線中的第一字元線，所述第一字元線與所述被選擇字元線相鄰設置，並且設置在所述被選擇字元線和頂部虛設字元線TDMY之間。可以將所述多個字元線預脈衝信號中的第二字元線預脈衝信 號施加至所述多條字元線中的第二字元線，所述第二字元線與所述第一字元線相鄰設置，並且設置在所述第一字元線和頂部虛設字元線TDMY之間。在實施例中，第二字元線預脈衝信號的電壓位準大於第一字元線預脈衝信號的電壓位準。
可以將所述多個字元線預脈衝信號中的第三字元線預脈衝信號施加至所述多條字元線中的第三字元線，所述第三字元線與所述第二字元線相鄰設置，並且設置在所述第二字元線和頂部虛設字元線TDMY之間。在實施例中，第三字元線預脈衝信號的電壓位準大於第二字元線預脈衝信號的電壓位準。可以將所述多個字元線預脈衝信號中的第四字元線預脈衝信號施加至第四字元線，所述第四字元線與所述第三字元線相鄰設置，並且設置在所述第三字元線和頂部虛設字元線TDMY之間，以此類推。在實施例中，第四字元線預脈衝信號的電壓位準大於第三字元線預脈衝信號的電壓位準，以此類推。
換言之，離被選擇字元線越遠，可以使施加的字元線預脈衝信號的電壓位準越大，因為這些字元線預脈衝信號被施加至設置在頂部選擇閘極TSG和被選擇字元線之間的字元線。施加至與被選擇字元線相距最遠的字元線的字元線預脈衝信號的電壓位準可為施加至設置在被選擇字元線和頂部虛設字元線TDMY之間的字元線的多個字元線預脈衝信號的電壓位準中最大的。施加至與被選擇字元線相距最近的字元線的字元線預脈衝信號的電壓位準可為施加至設置在被選擇字元線和頂部虛設字元線TDMY之間的字元線的多個字元線預脈衝信號的電壓位準中最小的。由於具有不同電壓位準的字元線預脈衝信號被施加至位於頂部選擇閘極線和被選擇字元線之間的字元線，因此增強了通道電勢梯度，並且因而增強了未被選擇位元線的預充電作用並降低了編程干擾。
此外，施加至頂部虛設字元線TDMY的頂部虛設字元線預脈衝信號的電壓位準大於施加至設置在被選擇字元線和頂部虛設字元線TDMY之間的字元線的多個字元線預脈衝信號的電壓位準。
此外，設置在被選擇字元線和頂部選擇閘極TSG之間的字元線可以被劃分成多個字元線組。每個劃分出的字元線組可以包括至少一條字元線。注意，每個字元線組的字元線的數量不受限制，並且可以根據實際系統需要和要求加以改變和設計。每個字元線組可以包括至少一條字元線。例如，請參考第3圖。第3圖繪示出了根據本發明實施例的第1圖所示的非揮發性記憶體裝置1的未被選擇記憶體串和相關連接線的示意圖。頂部選擇閘極電晶體TT、頂部虛設記憶體單元TDMC、記憶體單元MC0到MCn、底部虛設記憶體單元BDMC和底部選擇閘極電晶體BT串聯連接。第3圖繪示出了未被選擇位元線BL、頂部選擇閘極線TSG、頂部虛設字元線TDMY、字元線WL0到WLn、底部虛設字元線BDMY和底部選擇閘極線BSG。如第3圖所示，假設字元線WL0為被選擇字元線，那麼字元線WL1到WLn被劃分成第一字元線組(底部WL)、第二字元線組(中間WL)和第三字元線組(頂部WL)。從底部到頂部，第一字元線組(底部WL)包括字元線WL1到WLp。第一字元線組(底部WL)位於被選擇字元線(字元線WL0)和第二字元線組(中間WL)之間。第二字元線組(中間WL)包括字元線WL(p+1)到WLq。第二字元線組(中間WL)位於第一字元線組(底部WL)和第三字元線組(頂部WL)之間。第三字元線組(頂部WL)包括字元線WL(q+1)到WLn。第三字元線組(頂部WL)位於第二字元線組(中間WL)和頂部虛設字元線TDMY之間。
請進一步參考第3圖和第4圖。第4圖為根據本發明實施例的第3圖所示的記憶體串的信號時序圖。從第4圖的頂部開始，預充電期間內的信號波形依次為：位元線預脈衝信號VP_BL、頂部選擇閘極預脈衝信號VP_TSG、頂部虛設字元線預脈衝信號VP_TDMY、字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL以及字元線信號V_SELWL。在預充電期間，位元線預脈衝信號VP_BL被施加至記憶體陣列10的未被選擇記憶體串的未被選擇位元線BL。頂部選擇閘極預脈衝信號VP_TSG被施加至頂部選擇閘極線TSG。頂部虛設字元線預脈衝信號VP_TDMY被施加至頂部虛設字元線TDMY。字元線預脈衝信號VP_TOPWL被施加至第三字元線組(頂部WL)。字元線預脈衝信號VP_MIDDLEWL被施加至第二字元線組(中間WL)。字元線預脈衝信號VP_BOTTOMWL被施加至第一字元線組(底部WL)。施加至未被選擇位元線BL的位元線預脈衝信號VP_BL可以為第一電源電壓Vdd。施加至頂部選擇閘極線TSG的頂部選擇閘極預脈衝信號VP_TSG可為第二電源電壓Vcc。施加至頂部虛設字元線TDMY的頂部虛設字元線預脈衝信號VP_TDMY也可為第一電源電壓Vdd。施加至被選擇字元線(WL0)的字元線信號V_SELWL可為編程電壓。
在一實施例中，如第4圖所示，字元線預脈衝信號VP_MIDDLEWL的電壓位準(1.2伏特)大於字元線預脈衝信號VP_BOTTOMWL的電壓位準(0.6伏特)。字元線預脈衝信號VP_TOPWL的電壓位準(1.8伏特)大於字元線預脈衝信號VP_MIDDLEWL的電壓位準(1.2伏特)。頂部虛設字元線預脈衝信號VP_TDMY的電壓位準(Vdd)大於字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的電壓位準。在另一實施例中，請進一步參考第5圖。第5圖為根據本發明的變化實施例的第3圖所示的記憶體串的信號時序圖。從第5圖的頂部開始，預充電期間內的信號波形依次為：位元線預脈衝信號 VP_BL、頂部選擇閘極預脈衝信號VP_TSG、頂部虛設字元線預脈衝信號VP_TDMY、字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL以及字元線信號V_SELWL。字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL以及字元線信號V_SELWL為負脈衝信號。如第5圖所示，字元線預脈衝信號VP_MIDDLEWL的電壓位準(-1.2伏特)大於字元線預脈衝信號VP_BOTTOMWL的電壓位準(-1.8伏特)。字元線預脈衝信號VP_TOPWL的電壓位準(-0.6伏特)大於字元線預脈衝信號VP_MIDDLEWL的電壓位準(-1.2伏特)。頂部虛設字元線預脈衝信號VP_TDMY的電壓位準(Vdd)大於字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的電壓位準。
在一實施例中，請進一步參考第3圖至第5圖。在預充電期間，施加至第二字元線組(中間WL)的字元線預脈衝信號VP_MIDDLEWL的結束點發生在施加至第一字元線組(底部WL)的字元線預脈衝信號VP_BOTTOMWL的結束點之後。施加至第三字元線組(頂部WL)的字元線預脈衝信號VP_TOPWL的結束點發生在施加至第二字元線組(中間WL)的字元線預脈衝信號VP_MIDDLEWL的結束點之後。施加至頂部虛設字元線TDMY的頂部虛設字元線預脈衝信號VP_TDMY的結束點發生在字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的結束點之後。如第4圖和第5圖所示，在預充電期間，施加至第二字元線組(中間WL)的字元線預脈衝信號VP_MIDDLEWL的結束點在施加至第一字元線組(底部WL)的字元線預脈衝信號VP_BOTTOMWL的結束點之後。在預充電期間，施加至第三字元線組(頂部WL)的字元線預脈衝信號VP_TOPWL的結束點在施加至第二字元線組(中間WL)的字元線預脈衝信號VP_MIDDLEWL的結束點之後。施加至頂部虛設字元 線TDMY的頂部虛設字元線預脈衝信號VP_TDMY的結束點在字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的結束點之後。由於具有不同結束時序的字元線預脈衝信號被施加至頂部選擇閘極線和被選擇字元線之間的字元線，因而能夠有效地提高整個編程速度。
此外，如第4圖所示，由於字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL為正信號，因而在預充電期間字元線預脈衝信號VP_MIDDLEWL的下降沿在字元線預脈衝信號VP_BOTTOMWL的下降沿之後。在預充電期間，字元線預脈衝信號VP_TOPWL的下降沿在字元線預脈衝信號VP_MIDDLEWL的下降沿之後。施加至頂部虛設字元線TDMY的頂部虛設字元線預脈衝信號VP_TDMY的下降沿在字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的下降沿之後。如第5圖所示，由於字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL為負信號，因而在預充電期間字元線預脈衝信號VP_MIDDLEWL的上升沿在字元線預脈衝信號VP_BOTTOMWL的上升沿之後。在預充電期間，字元線預脈衝信號VP_TOPWL的上升沿在字元線預脈衝信號VP_MIDDLEWL的上升沿之後。頂部虛設字元線預脈衝信號VP_TDMY的上升沿在字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的上升沿之後。
在一實施例中，請進一步參考第4圖及第5圖。在預充電期間，字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的脈衝持續時長(信號長度)為遞增的。施加至第二字元線組(中間WL)的字元線預脈衝信號VP_MIDDLEWL的脈衝持續時間大於施加至第一字元線組(底部WL)的字元線預脈衝信號VP_BOTTOMWL的脈衝持續時間。施加至第三字元線組(頂部 WL)的字元線預脈衝信號VP_TOPWL的脈衝持續時間大於施加至第二字元線組(中間WL)的字元線預脈衝信號VP_MIDDLEWL的脈衝持續時間。施加至頂部虛設字元線TDMY的頂部虛設字元線預脈衝信號VP_TDMY的脈衝持續時間大於字元線預脈衝信號VP_TOPWL、VP_MIDDLEWL和VP_BOTTOMWL的脈衝持續時間。
綜上，本發明實施例提供了具有不同電壓位準的字元線預脈衝信號來驅動頂部選擇閘極線和被選擇字元線之間的字元線，以增強通道電勢梯度，並因而增強未被選擇位元線的預充電作用並降低編程干擾。此外，本發明的實施例向位於頂部選擇閘極線和被選擇字元線之間的字元線提供具有不同結束時序的字元線預脈衝信號，並因而有效地改善了整體編程速度。
本領域的技術人員將容易地發現在遵循本發明的教導的同時可以對所述裝置和方法做出很多修改和變更。相應地，應當將上文的公開內容視為僅由所附申請專利範圍的劃定範圍來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
BDMC:底部虛設記憶體單元
BDMY:底部虛設字元線
BL:位元線
BSG:底部選擇閘極線
BT:底部選擇閘極電晶體
MC0、MC1、MCp、MCp+1、MCq、MCq+1、MCn:記憶體單元
TDMC:頂部虛設記憶體單元
TDMY:頂部虛設字元線
TSG:頂部選擇閘極線
TT:頂部選擇閘極電晶體
WL、WL0、WL1、WLp、WLp+1、WLq、WLq+1、WLn:字元線

Claims (18)

  1. 一種非揮發性記憶體裝置，包括：一記憶體陣列，包括多個記憶體串，每個記憶體串包括一選擇閘極電晶體以及與該選擇閘極電晶體串聯連接的多個記憶體單元；一位元線，連接至該多個記憶體串中的第一記憶體串；一選擇閘極線，連接至該多個記憶體串中的該第一記憶體串的該選擇閘極電晶體，其中該選擇閘極電晶體連接至該多個記憶體串中的該第一記憶體串的該多個記憶體單元與相應的該位元線之間；多條字元線，連接至該多個記憶體串中的該第一記憶體串的該多個記憶體單元，每條字元線連接至該第一記憶體串的相應記憶體單元；一第一控制電路，用來在一預充電期間向該位元線施加位元線預脈衝信號；以及一第二控制電路，用來在該預充電期間向該多條字元線中的被選擇字元線施加字元線信號並且向設置在該選擇閘極線和該被選擇字元線之間的多條字元線分別施加多個字元線預脈衝信號，其中，該多個字元線預脈衝信號的電壓位準為遞增的；其中，該第二控制電路被配置為在該預充電期間向該多條字元線中的與該被選擇字元線相鄰設置並且設置在該被選擇字元線和該選擇閘極線之間的第一組字元線施加該多個字元線預脈衝信號中的第一字元線預脈衝信號，在該預充電期間向該多條字元線中的與該多條字元線中的該第一組字元線相鄰設置並且設置在該多條字元線中的該第一組字元線和該選擇閘極線之間的第二組字元線施加該多個字元線預脈衝信號中的第二字元線預脈衝信號，並且在該預充電期間向該多條字元線中的與該多條字元線中的該第二組字元線相鄰設置並且設置在該多條字元線中的該第二組 字元線和該選擇閘極線之間的第三組字元線施加該多個字元線預脈衝信號中的第三字元線預脈衝信號。
  2. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中，該第二字元線預脈衝信號的電壓位準大於該第一字元線預脈衝信號的電壓位準，並且該第三字元線預脈衝信號的電壓位準大於該第二字元線預脈衝信號的電壓位準。
  3. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中，該第二字元線預脈衝信號的結束點在該第一字元線預脈衝信號的結束點之後，並且該第三字元線預脈衝信號的結束點在該第二字元線預脈衝信號的結束點之後。
  4. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中，該第二字元線預脈衝信號的脈衝持續時間大於該第一字元線預脈衝信號的脈衝持續時間，並且該第三字元線預脈衝信號的脈衝持續時間大於該第二字元線預脈衝信號的脈衝持續時間。
  5. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中，該記憶體陣列還包括至少一個虛設記憶體單元，該至少一個虛設記憶體單元設置在該選擇閘極電晶體和該多個記憶體單元之間並且與該選擇閘極電晶體和該多個記憶體單元串聯連接，並且該非揮發性記憶體裝置還包括至少一條虛設字元線，每條虛設字元線連接至相應的虛設記憶體單元，其中，該第二控制電路被配置為向該至少一條虛設字元線施加虛設字元線預脈衝信號。
  6. 如申請專利範圍第5項所述之非揮發性記憶體裝置，其中，在該預充電期間，該虛設字元線預脈衝信號的電壓位準大於施加至設置在該至少一條虛設字元線和該被選擇字元線之間的該多條字元線的該多個字元線預脈衝信號的電壓位準。
  7. 如申請專利範圍第5項所述之非揮發性記憶體裝置，其中，在該預充電期間，該虛設字元線預脈衝信號的結束點在施加至設置在該至少一條虛設字元線和該被選擇字元線之間的該多條字元線的該多個字元線預脈衝信號的結束點之後。
  8. 如申請專利範圍第5項所述之非揮發性記憶體裝置，其中，在該預充電期間，該虛設字元線預脈衝信號的脈衝持續時間大於施加至設置在該至少一條虛設字元線和該被選擇字元線之間的該多條字元線的該多個字元線預脈衝信號的脈衝持續時間。
  9. 如申請專利範圍第1項所述之非揮發性記憶體裝置，其中，在該預充電期間，該多個記憶體串中的該第一記憶體串為未被選擇串並且該位元線為未被選擇位元線。
  10. 一種非揮發性記憶體裝置的控制方法，該非揮發性記憶體裝置包括具有多個記憶體串的記憶體陣列，每個記憶體串包括選擇閘極電晶體以及與該選擇閘極電晶體串聯連接的多個記憶體單元，其中該選擇閘極電晶體連接至該多個記憶體單元與相應的一位元線之間，該控制方法包括：在一預充電期間向連接至該多個記憶體串中的第一記憶體串的位元線施加 位元線預脈衝信號；在該預充電期間向連接至該第一記憶體串的該多個記憶體單元中的被選擇記憶體單元的被選擇字元線施加字元線信號；以及在該預充電期間向連接至該第一記憶體串的該多個記憶體單元並且設置在該選擇閘極線和該被選擇字元線之間的多條字元線分別施加多個字元線預脈衝信號，其中，該多個字元線預脈衝信號的電壓位準為遞增的，包括：在該預充電期間向該多條字元線中的與該被選擇字元線相鄰設置並且設置在該被選擇字元線和該選擇閘極線之間的第一組字元線施加該多個字元線預脈衝信號中的第一字元線預脈衝信號；在該預充電期間向該多條字元線中的與該多條字元線中的該第一組字元線相鄰設置並且設置在該多條字元線中的該第一組字元線和該選擇閘極線之間的第二組字元線施加該多個字元線預脈衝信號中的第二字元線預脈衝信號；以及在該預充電期間向該多條字元線中的與該多條字元線中的該第二組字元線相鄰設置並且設置在該多條字元線中的該第二組字元線和該選擇閘極線之間的第三組字元線施加該多個字元線預脈衝信號中的第三字元線預脈衝信號。
  11. 如申請專利範圍第10項所述之控制方法，其中，該第二字元線預脈衝信號的電壓位準大於該第一字元線預脈衝信號的電壓位準，並且該第三字元線預脈衝信號的電壓位準大於該第二字元線預脈衝信號的電壓位準。
  12. 如申請專利範圍第10項所述之控制方法，其中，該第二字元線預脈 衝信號的結束點在該第一字元線預脈衝信號的結束點之後，並且該第三字元線預脈衝信號的結束點在該第二字元線預脈衝信號的結束點之後。
  13. 如申請專利範圍第10項所述之控制方法，其中，該第二字元線預脈衝信號的脈衝持續時間大於該第一字元線預脈衝信號的脈衝持續時間，並且該第三字元線預脈衝信號的脈衝持續時間大於該第二字元線預脈衝信號的脈衝持續時間。
  14. 如申請專利範圍第10項所述之控制方法，其中，該記憶體陣列還包括至少一個虛設記憶體單元，該至少一個虛設記憶體單元設置在該選擇閘極電晶體和該多個記憶體單元之間並且與該選擇閘極電晶體和該多個記憶體單元串聯連接，並且該非揮發性記憶體裝置還包括至少一條虛設字元線，每條虛設字元線連接至相應的虛設記憶體單元，其中，該第二控制電路被配置為向該至少一條虛設字元線施加虛設字元線預脈衝信號。
  15. 如申請專利範圍第14項所述之控制方法，其中，在該預充電期間，該虛設字元線預脈衝信號的電壓位準大於施加至設置在該至少一條虛設字元線和該被選擇字元線之間的該多條字元線的該多個字元線預脈衝信號的電壓位準。
  16. 如申請專利範圍第14項所述之控制方法，其中，在該預充電期間，該虛設字元線預脈衝信號的結束點在施加至設置在該至少一條虛設字元線和該被選擇字元線之間的該多條字元線的該多個字元線預脈衝信號的結束點之後。
  17. 如申請專利範圍第14項所述之控制方法，其中，在該預充電期間，該虛設字元線預脈衝信號的脈衝持續時間大於施加至設置在該至少一條虛設字元線和該被選擇字元線之間的該多條字元線的該多個字元線預脈衝信號的脈衝持續時間。
  18. 如申請專利範圍第10項所述之控制方法，其中，在該預充電期間，該多個記憶體串中的該第一記憶體串為未被選擇串並且該位元線為未被選擇位元線。
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