TWI727731B - 記憶體裝置及相關記憶體裝置的編程方法 - Google Patents

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Abstract

使用ISPP方案對通道堆疊的3D記憶體裝置中的垂直NAND串進行編程，其中在每個驗證步驟之後和相對應驗證步驟開始之前會引入準備步驟。在準備步驟期間，累積在通道中的電子可經由被選定位元線排出以增強通道的耦合效果，進而而減少編程干擾並提高編程速度。

Description

記憶體裝置及相關記憶體裝置的編程方法
本發明提供一種對記憶體裝置進行編程的方法及相關記憶體裝置，尤指一種在對記憶體裝置進行編程時減少編程干擾並提高編程速度的方法及相關記憶體裝置。
半導體記憶體在各種電子器件中的應用越來越廣泛。例如，非揮發性記憶體常被應用於蜂窩電話、數位相機、個人數位助理、行動計算裝置、固定式計算裝置和其他裝置中。近年已提出了使用三維(3D)堆疊記憶體結構的超高密度的儲存器件，有時被稱為BiCS(Bit Cost Scalable)架構。例如，可以由交替的導電和電介質層的陣列形成3D NAND堆疊快閃記憶體器件。在這些層中鑽儲存孔，以同時限定許多儲存層。然後透過用適當的材料填充儲存孔來形成NAND串，而儲存單元的控制閘極由導電層提供。
單級儲存單元(SLC)非揮發性記憶體只能在每個記憶單位內儲存僅一個位元，而多級儲存單元(MLC)非揮發性記憶體可以每個記憶單位內儲存多於一個位元。例如，每個記憶單位具有16個電壓電位 的NAND記憶體可以稱為四級儲存單元(QLC)記憶體，並且可以在每一記憶單位呈現4位元的資料。
先前技術在對3D記憶體裝置進行編程時，會以從底部到頂部的方向來對儲存層進行編程。通道中累積的電子可能會阻止被選定字元線被預充電到適當的電位，從而導致編程干擾並降低編程速度。
本發明提供一種對記憶體裝置進行編程的方法，該記憶體裝置包含複數個儲存單元、複數條字元線、複數條位元線、複數個頂部選擇閘極和一底部選擇閘極。該方法包含對該複數個儲存單元執行一第一編程步驟，在執行該第一編程步驟之後，對該複數個儲存單元執行一第一驗證步驟，以及在執行該第一驗證步驟之後對該複數個儲存單元執行一準備步驟。該準備步驟包含停用該底部選擇閘極，將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓，在該準備步驟期間內的一第一時間點停用該複數條字元線中的一被選定字元線和一未選定字元線，以及在該準備步驟期間內的一第二時間點停用該複數個頂部選擇閘極中的一被選定頂部選擇閘極和一未選定頂部選擇閘極，以及在執行該準備步驟之後對該複數個儲存單元中未能通過該第一驗證步驟之一個或複數個儲存單元執行一第二編程步驟，其中該第二時間點晚於該第一時間點發生。
本發明另提供一種對記憶體裝置進行編程的方法，該記憶體裝置包含相關一底部選擇閘極、一被選定位元線和一第一組字元線之 一第一通道、堆疊在該第一通道上且相關一被選定頂部選擇閘極、該被選定位元線和一第二組字元線之一第二通道，以及設置在該第一通道和該第二通道之間的一中間虛設層。該方法包含對該第一通道和該第二通道執行一第一編程步驟，在執行該第一編程步驟之後，對該第一通道和該第二通道執行一第一驗證步驟，以及在執行該第一驗證步驟之後對該第一通道和該第二通道執行一準備步驟。該準備步驟包含停用該底部選擇閘極，將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓，在該準備步驟期間內的一第一時間點停用該中間虛設層和該第一組字元線中的一未選定字元線，在該準備步驟期間內的一第二時間點停用該第二組字元線中的一未選定字元線，在該第二時間點停用在該第一組字元線或該第二組字元線中的一被選定字元線，在該準備步驟期間內的一第三時間點停用該被選定頂部選擇閘極，以及在執行該準備步驟之後對該第一通道或該第二通道中未能通過該第一驗證步驟之一個或複數個儲存單元執行一第二編程步驟，其中該第二時間點晚於該第一時間點發生，且該第三時間點晚於該第二時間點發生。
本發明另提供一種記憶體裝置，其包含複數個儲存單元，複數條字元線，複數條位元線，複數個頂部選擇閘極，一底部選擇閘極，以及一控制單元。該控制單元用來對該複數個儲存單元執行第一編程步驟，在執行該第一編程步驟之後，對該複數個儲存單元執行一第一驗證步驟，在執行該第一驗證步驟之後，對該複數個儲存單元執行一準備步驟。該準備步驟包含停用該底部選擇閘極，將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓，在該準 備步驟期間內的一第一時間點停用該複數條字元線中的一被選定字元線和一未選定字元線，以及在該準備步驟期間內的一第二時間點停用該複數個頂部選擇閘極中的一被選定頂部選擇閘極和一未選定頂部選擇閘極，在執行該準備步驟之後，對該複數個儲存單元中未能通過該第一驗證步驟的一個或複數個儲存單元執行一第二編程步驟，其中該第二時間點晚於該第一時間點發生。
本發明另提供一種記憶體裝置，其包含一第一通道、第二通道、一中間虛設層，以及一控制單元。該第一通道相關於一底部選擇閘極、一被選定位元線和一第一組字元線。該第二通道堆疊在該第一通道上，且相關一被選定頂部選擇閘極、該被選定位元線和一第二組字元線。該中間虛設層設置在該第一通道和該第二通道之間。該控制單元用來對該第一通道和該第二通道執行一第一編程步驟，在執行該第一編程步驟之後對該第一通道和該第二通道執行一第一驗證步驟，在執行該第一驗證步驟之後對該第一通道和該第二通道執行一準備步驟。該準備步驟包含停用該底部選擇閘極，將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓，在該準備步驟期間內的一第一時間點停用該中間虛設層和該第一組字元線中的一未選定字元線，在該準備步驟期間內的一第二時間點停用該第二組字元線中的一未選定字元線，在該第二時間點停用在該第一組字元線或該第二組字元線中的一被選定字元線，在該準備步驟期間內的一第三時間點停用該被選定頂部選擇閘極，以及在執行該準備步驟之後對該第一通道或該第二通道中未能通過該第一驗證步驟之一個或複數個儲存單元執行一第二編程步驟，其中該第二時間點晚於該第一時間點發 生，且該第三時間點晚於該第二時間點發生。
10:儲存單元陣列
20:控制電路
22:狀態機
24:晶載位址解碼器
26:功率控制模組
30A、30B:讀/寫電路
40A、40B:行解碼器
50A、50B:列解碼器
60:控制器
70:存儲晶片
82、84:信號線
100:記憶體裝置
500:通道堆疊記憶體元件
ST1~ST4:電晶體
TDT、BDT:虛設電晶體
SB:感測區塊
CH、CH1、CH2:通道
BLOCK1~BLOCKI:區塊
DMX1、DMX2、DMY1、DMY2:虛設儲存區
CG1~CG4、CG_DT、CG_DB:控制閘極
FG1~FG4、FG_DT、FG_DB:浮置閘極
TSG:頂部選擇閘極
BSG:底部選擇閘極
TDWL:頂部虛設字元線
BDWL:底部虛設字元線
TSGL、BSGL:選擇閘極線
WL1~WL4、WL1~WLN:字元線
BL1-BLM:位元線
VON1~VON5:導通電壓
Vverify:驗證電壓
VPRE:預充電電壓
VPASS:通過電壓
VPGM:編程電壓
GND:接地電壓
T1~T6:時段
第1圖為本發明實施例中相關堆疊3D記憶體元件之平面NAND串的上視圖。
第2圖為本發明實施例中平面NAND串之等效電路的示意圖。
第3圖為本發明實施例中具有用於並行地對儲存單元的頁面進行讀取和編程的讀/寫電路的記憶體裝置的示意圖。
第4圖為本發明實施例中儲存單元的陣列的結構示意圖。
第5圖為本發明實施例中通道堆疊記憶體元件的結構示意圖。
第6圖為本發明第5圖所示通道堆疊記憶體元件中的垂直NAND串的截面圖的示意圖。
第7圖為本發明實施例中3D記憶體裝置編程過程的示意圖。
第8圖為本發明實施例在編程單通道堆疊記憶體元件中一垂直NAND串時相關訊號線電位的示意圖。
第9圖為本發明實施例中雙通道堆疊記憶體元件中一垂直NAND串截面圖的示意圖。
第10圖為本發明實施例在編程雙通道堆疊記憶體元件中一垂直NAND串時相關訊號線電位的示意圖。
第1圖為本發明實施例中相關堆疊3D記憶體元件之平面NAND串的上視圖。第2圖為本發明的實施例中平面NAND串之等效電 路的示意圖。在使用NAND結構的快閃記憶體系統中，多個電晶體串聯於兩個選擇閘極之間，其被稱為NAND串。第1圖和第2圖中所描繪的平面NAND串包含串聯耦合並夾在頂部選擇閘極TSG(在汲極側)和底部選擇閘極BSG(在源極側)之間的頂部虛設電晶體TDT、四個儲存電晶體ST1~ST4和底部虛設電晶體BDT。頂部選擇閘極TSG被佈置用於經由位元線接觸部將NAND串連接到位元線，並且可以透過向頂部選擇閘極線SGTL施加適當的電壓來控制該頂部選擇閘極TSG。底部選擇閘極BSG被佈置用於將NAND串連接到源極線，並且可以透過向底部選擇閘極線BSGL施加適當的電壓來控制該底部選擇閘極BSG。頂部虛設電晶體TDT、底部虛設電晶體BDT和每一電晶體ST1-ST4各包含控制閘極和浮置閘極(floating gate)。例如，電晶體ST1包含控制閘極CG1和浮置閘極FG1，電晶體ST2包含控制閘極CG2和浮置閘極FG2，電晶體ST3包含控制閘極CG3和浮置閘極FG3，電晶體ST4包含控制閘極CG4和浮置閘極FG4、頂部虛設電晶體TDT包含控制閘極CG_DT和浮置閘極FG_DT，而頂部虛設電晶體BDT包含控制閘極CG_DB和浮置閘極FG_DB。控制閘極CG1連接到字元線WL1，控制閘極CG2連接到字元線WL2，控制閘極CG3連接到字元線WL3，控制閘極CG4連接到字元線WL4、控制閘極CG_DT連接到頂部虛設字元線TDWL，而控制閘極CG_DB連接到底部虛設字元線BDWL。
為了說明目的，第1圖和第2圖顯示了平面NAND串中用於讀/寫操作的四個儲存單元(電晶體ST1~ST4)和用於讀/寫測試的兩個虛設單元(頂部虛設電晶體TDT和底部虛設電晶體BDT)。在其他實施例中，平面NAND串可以包含8個儲存單元、16個儲存單元、32個儲存單 元、64個儲存單元或128個儲存單元等。然而，平面NAND串中的儲存單元或虛設單元的數量並不限定本發明之範疇。
用於使用NAND結構的快閃記憶體系統的典型架構包含若干NAND串。每個NAND串透過由選擇線SGBL控制的其底部選擇閘極BSG連接到源極線，並且透過由選擇線SGTL控制的其頂部選擇閘極TSG連接到其相關聯的位元線。每個位元線和經由位元線接觸部連接到該位元線的相應的NAND串(單個或多個)包含記憶體單元的陣列的列。位元線被多個NAND串共用。典型地，位元線在垂直於字元線的方向上在NAND串的頂部延伸，並連接到一個或多個感測放大器。
第3圖為本發明實施例中具有用於並行地對儲存單元的頁面(或其他單元)進行讀取和編程的讀/寫電路的記憶體裝置100的示意圖。記憶體裝置100包含儲存單元10的陣列(二維或三維)、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B以及控制器60。在一個實施例中，在陣列的相對側上以對稱的方式實現各種週邊電路對記憶體陣列10的讀取，使得在每側上的讀取線和電路的密度減小一半。讀/寫電路30A和30B包含多個感測區塊SB，其允許對儲存單元的頁面並行地進行讀取或編程。儲存單元10的陣列可透過字元線經由行解碼器40A和40B以及透過位元線經由列解碼器50A和50B定址。在典型的實施例中，儲存單元10、控制電路20、讀/寫電路30A和30B、行解碼器40A和40B以及列解碼器50A和50B可以被製造在儲存晶片70上。命令和資料透過訊號線82在主機和控制器60之間傳送，並且透過訊號線84在控制器60和儲存晶片70之間傳送。可以在虛設儲存區 DMX1-DMX2和DMY1-DMY2中佈置多個虛設儲存單元、虛設字元線和虛設位元線(未顯示)，虛設儲存區DMX1-DMX2和DMY1-DMY2典型地沿儲存陣列10的側面設置，用於在記憶體裝置100完成後進行讀/寫測試。
控制電路20被配置為與讀/寫電路30A和30B協作以對儲存單元10的陣列執行儲存操作。控制電路20包含狀態機(state machine)22、晶載位址解碼器(on-chip address decoder)24和功率控制模組26。狀態機22被配置為提供儲存操作的晶片級控制。晶載位址解碼器(24被配置為在主機或儲存控制器使用的位址到行解碼器40A、40B和列解碼器50A、50B使用的硬體位址之間提供位址介面。功率控制模組26被配置為在每次儲存操作期間控制提供給字元線和位元線的功率和電壓。
第4圖為本發明實施例中儲存單元10的陣列結構的示意圖。儲存單元10的陣列被分成由BLOCK1~BLOCKI表示的儲存單元的多個區塊(block)，其中I是正整數，並且典型地等於較大的數。區塊包含一組NAND串，該一組NAND串被經由位元線BL1-BLM和一組公共字元線WL1-WLN讀取，其中M和N是大於1的整數。NAND串的其中一端經由頂部選擇閘極(連接到頂部選擇閘極線TSGL)連接到對應的位元線，並且另一端經由底部選擇閘極(連接到底部選擇閘極線BSGL)連接到源極線。每個區塊典型地被分成多個頁面(page)。在一個實施例中，區塊是常規擦除(erase)的單位，而頁面是常規編程的單位。然而，也可以使用擦除/編程的其他單位。
在實施例中，儲存單元10的陣列包含三重井，該三重井包含p型基板、在p型基板內的n井以及在n井內的p井。通道區、源極區和汲極區典型地位於p井中。p井和n井被視為是p型基板的一部分，其中儲存單元10的整個陣列在一個p井內，p井中的溝槽在NAND串之間提供電隔離。在另一實施例中，儲存單元10的陣列包含三重井，該三重井包含n型基板、在n型基板內的p井以及在p井內的n井。p井和n井被視為是n型基板的一部分，其中通道區、源極區和汲極區典型地位於n井中。然而，NAND串中的儲存單元的實施方式並不限定本發明之範疇。
第5圖為本發明實施例中通道堆疊記憶體元件500的結構示意圖。概略地說，通道堆疊記憶體元件500可由第4圖所示複數個儲存單元陣列10以垂直x-y平面方式堆疊而成。在該示例中，每個y-z平面對應於第4圖的頁結構，其中複數個y-z平面位於x軸處於不同位置。每一全域位元線越頂部延伸至相對應感測放大器(未顯示)。字元線、源極板和選擇閘極線沿x軸延伸，其中，NAND串在底部處連接至公共源極板。
複數個NAND串沿垂直於基板的x-y平面的垂直方向延伸，亦即在z方向上延伸。儲存單元設置在位元線和字元線之交會處。在局部位元線與字元線之間的電荷捕獲層儲存電荷，其影響由字元線(閘極)耦接至其圍繞的垂直位元線(通道)形成的電晶體的臨界電壓。這樣的儲存單元可以是透過形成字元線的堆疊，之後在要形成儲存單元的位置蝕刻儲存孔而形成的。之後，利用電荷捕獲層對儲存孔加襯，並且利用適當的局部位元線/通道材料(連同用於隔離的適當電介質層)對 其進行填充。與平面NAND串類似，含有選擇閘的頂部選擇層和底部選擇層位於垂直NAND串的兩端，從而允許垂直NAND串選擇性地連接至外部元件或者與外部元件隔離。這樣的外部元件一般是導線，諸如服務于大量的NAND串的公共源極線或位元線。垂直NAND串可以按照與平面NAND串類似的方式操作，並且SLC/MLC/QLC操作都是可能的。
第6圖為本發明第5圖所示通道堆疊記憶體元件500中的垂直NAND串的截面圖的示意圖。如前所述，每個垂直NAND串在被選定時可以提供在一通道CH中的一位元線、一頂部虛設層(頂部虛設電晶體)、複數個儲存層(由個別位元線控制之儲存電晶體)，以及一底部虛設層(底部虛設電晶體)。通道CH可選擇性地透過一頂部選擇層(頂部選擇閘)耦接至一位元線，且選擇性地透過一底部選擇層(底部選擇閘)耦接至一源極線。
第7圖為本發明實施例中3D記憶體裝置500編程過程的示意圖。該編程操作包含幾個編程脈衝步驟，其中在每個編程步驟之後編程脈衝的閘極極電壓會增加一個固定值，如第7圖中的VPP1~VPPN所示。同時，在每個編程脈衝之間會施加驗證脈衝以用於驗證每個儲存單元的臨界電壓，如第7圖中的的VVF1~VVFN所示。已透過驗證步驟的儲存單元會在隨後的編程步驟中被抑制(inhibit)，而未透過驗證步驟的儲存單元會在隨後的編程步驟中繼續被編程。上述的編程方案通常稱為增量步進脈衝編程(incremental step pulse programming,ISPP)。
第8圖為本發明實施例在編程單通道堆疊記憶體元件500中 一垂直NAND串時相關訊號線電位的示意圖。為了說明的目的，以在單通道堆疊記憶體裝置500中的選定垂直NAND串和未選定垂直NAND串為例。被選定垂直NAND串包複數個儲存層(被選定儲存單元)，由複數條位元線BL1-BLM中的被選定位元線和一組共同字元線WL1~WLN來控制。在被選定NAND串的複數個儲存單元中，要編程的儲存層(稱為被選定儲存層)由被選定位元線和該組共同的字元線WL1~WLN中的被選定字元線進行控制。類似地，未選定垂直NAND串包含複數個未選定儲存層(未選定儲存單元)，由複數條位元線BL1-BLM中的未選定位元線和該組共同的字元線WL1~WLN來控制。如第1圖和第2圖所示，每個垂直NAND串的頂部虛設層設置在虛設儲存區DMX1中，而每個垂直NAND串的底部虛設層設置在虛設儲存區DMX2中。
如先所述，儲存單元的編程過程包含複數個編程步驟和複數個驗證步驟，其中在每個編程步驟之後是相應的驗證步驟。同時，在每個驗證步驟之後且在相應驗證步驟開始之前也會引入準備步驟。為了說明的目的，第8圖僅顯示了第n個驗證步驟、第n個準備步驟和第(n+1)個編程步驟的細節，其中n是正整數，而T1~T6代表在第n個驗證步驟、第n個準備步驟和第(n+1)個編程步驟期間內的不同時段。其它驗證步驟、準備步驟和編程步驟可依據第8圖所示的方式來執行。
第n個驗證步驟包含預充電時段T1和讀取時段T2，用來驗證在先前的第n個編程步驟中是否已經成功地對儲存單元進行了編程。第n個準備步驟包含時段T3~T5，用來減少編程干擾並提高編程速度。第(n+1)個編程步驟包含編程時段T6，用來將資料寫入儲存單元。
在第8圖所示之第n個驗證步驟中的預充電時段T1內，被選定位元線和未選定位元線會被偏壓至接地電壓GND。透過將被選定頂部選擇閘極、未選定頂部選擇閘極和底部選擇閘極分別升高到導通電壓VON1、VON2和VON5，可分別啟動被選定頂部選擇層、未選定頂部選擇層和底部選擇層。當偏壓至導通電壓VON3時被選定字元線會被啟動，而當偏壓至導通電壓VON4時未選定字元線會被啟動。
在第8圖所示之第n個驗證步驟中的讀取時段T2內，被選定位元線和未選定位元線會升高到驗證電壓Vverify。透過將被選定頂部選擇閘極和底部選擇閘極分別升高到導通電壓VON1和VON5，可分別啟動被選定頂部選擇閘極和底部選擇閘極。透過偏壓至接地電位GND，未選定頂部選擇閘極會被停用。當偏壓至導通電壓VON4時未選定字元線會被啟動，而被選定字元線會被閘極脈衝所啟動。在這種情況下，可以讀出在先前的一個或複數個編程步驟期間已編程到所選定存儲串的儲存單元中的資料，進而加以驗證。
在第8圖所示之第n個準備步驟中的時段T3內，在被選定頂部選擇閘極和未選定頂部選擇閘極分別由導通電壓VON1和VON2啟動的情況下，被選定位元線和未選定位元線會從驗證電壓Vverify升高到預充電電壓VPRE，進而從通道中排出電子。當偏壓至接地電壓GND時底部選擇閘極會被停用，進而使位元線與源極線彼此隔離。此外，被選定字元線和未選定字元線會分別被偏壓至導通電壓VON3和VON4。
在第8圖所示之第n個準備步驟中時段T4的開始處，被選定字元線和未選定字元線的電位會逐漸降低至接地電壓GND。同時，當在第n個準備步驟中的時段T4內偏壓至導通電壓VON1時，被選定頂部選擇閘極會維持啟動，進而允許在被選定字元線和未選定字元線電位下降的過程所產生的電子透過被選定位元線來排出。
在第8圖所示之第n個準備步驟中的時段T5內，當偏壓至接地電壓GND時，被選定頂部選擇閘極和未選定頂部選擇閘極會被停用。
在第8圖所示之第(n+1)個編程步驟中的時段T6內，可以透過以下步驟來對被選定儲存單元進行編程：將被選定字元線拉升至通過電壓VPASS，然後拉升到編程電壓VPGM，將未選定字元線偏壓至通過電壓VPASS，將被選定位元線偏壓至接地電壓GND，將未選定位元線偏壓至預充電電壓VPRE，將被選定頂部選擇閘極偏壓至導通電壓VON1，以及將未選定頂部選擇閘極和底部選擇閘極偏壓至在接地電壓GND。
第9圖為本發明實施例中雙通道堆疊記憶體元件500中一垂直NAND串截面圖的示意圖。如前所述，每個垂直NAND串可由第1圖所示複數個平面NAND串進行堆疊而形成的。為了說明目的，第9圖所示的垂直NAND串是由兩個第1圖所示的平面NAND串進行堆疊而形成的，這兩個平面NAND串在被選擇時可以提供一第一通道CH1和一第二通道CH2。第一通道CH1相關於被選定位元線、頂部虛設層(頂部虛設電晶體)和複數個儲存層(由字元線控制的儲存電晶體)，而第二通道CH2相關於被選定位元線、底部虛設層(底部虛設電晶體)和複數個儲存 層(由字元線控制的儲存電晶體)。一個或複數個中間虛設層設置在第一通道CH1與第二通道CH2之間。第一通道CH1中和第二通道CH2串聯耦接，並設置在頂部選擇層(頂部選擇閘極)與底部選擇層(底部選擇閘極)之間。
第10圖為本發明實施例在編程雙通道堆疊記憶體元件500中一垂直NAND串時相關訊號線電位的示意圖。如先所述，儲存單元的編程過程包含複數個編程步驟和複數個驗證步驟，其中在每個編程步驟之後是相應的驗證步驟。同時，在每個驗證步驟之後且在相應驗證步驟開始之前也會引入準備步驟。為了說明的目的，第10圖僅顯示了第n個驗證步驟、第n個準備步驟和第(n+1)個編程步驟的細節，其中n是正整數，而T1~T6代表在第n個驗證步驟、第n個準備步驟和第(n+1)個編程步驟期間內的不同時段。其它驗證步驟、準備步驟和編程步驟可依據第8圖所示的方式來執行。
在第10圖所示第n個驗證步驟中的預充電時段T1內，被選定位元線和未選定位元線會被偏壓至接地電壓GND。透過將被選定頂部選擇閘極、未選定頂部選擇閘極和底部選擇閘極分別升高到導通電壓VON1、VON2和VON5，可分別啟動被選定頂部選擇層、未選定頂部選擇層和底部選擇層。當偏壓至導通電壓VON3時被選定字元線會被啟動，而當偏壓至導通電壓VON4時相關於頂部通道CH1或底部通道CH2之未選定字元線會被啟動。
在第10圖所示的第n個驗證步驟中的讀取時段T2內，被選定 位元線和未選定位元線會升高到驗證電壓Vverify。透過將被選定頂部選擇閘極和底部選擇閘極分別升高到導通電壓VON1和VON5，被選定頂部選擇閘極和底部選擇閘極會被啟動。當偏壓至接地電壓GND時，未選定頂部選擇閘極會被停用。當偏壓至導通電壓VON4時，相關頂部通道CH1或底部通道CH2的未選定字元線會被啟動，而被選定字元線則由閘極脈衝來啟動。在這種情況下，可以讀出在先前的一個或複數個編程步驟期間已編程到被選定存儲串的儲存單元中的資料，進而加以驗證。
在第10圖所示第n個準備步驟的時段T3內，在被選定頂部選擇閘極和未選定頂部選擇閘極分別由導通電壓VON1和VON2啟動的情況下，可將被選定位元線和未選定位元線從驗證電壓Vverify升高到預充電電壓VPRE，進而從通道中排出電子。當偏壓至接地電壓GND時底部選擇閘極會被停用，進而使位元線與源極線彼此隔離。被選定字元線會被偏壓至導通電壓VON3。相關底部通道CH2和中間虛設層的未選定字元線其電位會從導通電壓VON4逐漸降低至接地電壓GND，而相關頂部通道CH1的未選定字元線會被偏壓至導通電壓VON4以保持啟動。因此，中間儲存層中累積的電子可以透過被選定位元線來排出。
在第10圖所示第n個準備步驟中的時段T4內，相關頂部通道CH1的選定字元線和未選定字元線其電位會逐漸降低至接地電壓GND，而相關底部通道CH2和中間虛設層的未選定字元線仍然偏壓至於接地電壓GND。同時，當在第n個準備步驟中的時段T4內偏壓至導通電壓VON1時，被選定頂部選擇閘極保持啟動，進而使相關頂部通道CH1的被選定字元線和未選定字元線的在電位下降時所產生的電子能透過 被選定位元線來排出。
在第10圖所示第n個準備步驟中的時段T5內，當偏壓至接地電壓GND時，被選定頂部選擇閘極和未選定頂部選擇閘極會被停用。
在第10圖所示第(n+1)個編程步驟中的時段T6內，可以透過以下步驟來對被選定儲存單元進行編程：將被選定字元線拉升到通過電壓VPASS，然後拉升到編程電壓VPGM，將未選定字元線偏壓至通過電壓VPASS，將被選定位元線偏壓至接地電壓GND，將未選定位元線偏壓至預充電電壓VPRE，將被選定頂部選擇閘極偏壓至導通電壓VON1，以及將未選定頂部選擇閘極和底部選擇閘極偏壓至接地電壓GND。
在一實施例中，用來執行如第7、8、10圖所示編程過程的控制單元可包含第3圖所示之控制電路20、讀/寫電路30A和30B、行解碼器40A和40B、列解碼器50A和50B和/或控制器60中的一個或任意組合。
在本發明中，可以使用ISPP方案對通道堆疊的3D記憶體裝置中的垂直NAND串進行編程，其中在每個驗證步驟之後和相對應驗證步驟開始之前會引入準備步驟。在準備步驟期間，累積在通道中的電子可經由被選定位元線排出以增強通道的耦合效果，進而而減少編程干擾並提高編程速度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
VON1~VON5:導通電壓
Vverify:驗證電壓
VPRE:預充電電壓
VPASS:通過電壓
VPGM:編程電壓
GND:接地電壓
T1~T6:時段

Claims (16)

  1. 一種對記憶體裝置進行編程的方法，該記憶體裝置包含複數個儲存單元、複數條字元線、複數條位元線、複數個頂部選擇閘極和一底部選擇閘極，該方法包含：對該複數個儲存單元執行一第一編程步驟；在執行該第一編程步驟之後，對該複數個儲存單元執行一第一驗證步驟；以及在執行該第一驗證步驟之後對該複數個儲存單元執行一準備步驟，該準備步驟包含：停用該底部選擇閘極；將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓；在該準備步驟期間內的一第一時間點停用該複數條字元線中的一被選定字元線和一未選定字元線；以及在該準備步驟期間內的一第二時間點停用該複數個頂部選擇閘極中的一被選定頂部選擇閘極和一未選定頂部選擇閘極，其中該第二時間點晚於該第一時間點發生；以及在執行該準備步驟之後，對該複數個儲存單元中未能通過該第一驗證步驟之一個或複數個儲存單元執行一第二編程步驟。
  2. 如請求項1所述之方法，其中對該複數個儲存單元執行該準備步驟另包含： 在該準備步驟期間內將該被選定位元線和該未選定位元線偏壓至該預充電電壓；在該準備步驟期間中的一第一時段和一第二時段內將該被選定頂部選擇閘極偏壓至一第一導通電壓，其中該第二時段接續該第一時段；在該第一時段和該第二時段內將該未選定頂部選擇閘極偏壓至一第二導通電壓；在該準備步驟期間中的一第三時段內將該被選定頂部選擇閘極和該未選定頂部選擇閘極偏壓至一接地電壓，其中該第三時段接續該第二時段；在該第一時段內將該被選定字元線偏壓至一第三導通電壓；在該第一時段內將該未選定字元線偏壓至一第四導通電壓；在該第二時段和該第三時段內，將該被選定字元線和該未選定字元線偏壓至該接地電壓；以及在該準備步驟期間內將該底部選擇閘極偏壓至該接地電壓。
  3. 如請求項1所述之方法，其中對該複數個儲存單元執行該第一驗證步驟包含：在該第一驗證步驟中的一預充電時段內停用該被選定位元線和該未選定位元線；在該第一驗證步驟中的該預充電時段內啟動該被選定頂部選擇閘極、該未選定頂部選擇閘極、該被選定字元線、該未選定字元線和該底部選擇閘極；在該第一驗證步驟中的一讀取時段內將該被選定位元線和該未 選定位元線偏壓至一驗證電壓，其中該讀取時段接續該預充電時段；在該第一驗證步驟中的該讀取時段內啟動該被選定頂部選擇閘極、該被選定字元線、該未選定字元線和該底部選擇閘極；以及在該第一驗證步驟中的該讀取時段內停用該未選定頂部選擇閘極。
  4. 如請求項1所述之方法，其中對該複數個儲存單元執行該第一編程步驟包含：將該被選定字元線拉升至一通過電壓，然後拉升至一編程電壓；將該未選定字元線偏壓至該通過電壓；將該未選定位元線偏壓至該預充電電壓；啟動該被選定頂部選擇閘極；以及停用該被選定位元線、該未選定頂部選擇閘極和該底部選擇閘極。
  5. 一種對記憶體裝置進行編程的方法，該記憶體裝置包含相關一底部選擇閘極、一被選定位元線、一未選定位元線和一第一組字元線之一第一通道、堆疊在該第一通道上且相關一被選定頂部選擇閘極、該被選定位元線和一第二組字元線之一第二通道，以及設置在該第一通道和該第二通道之間的一中間虛設層，該方法包含：對該第一通道和該第二通道執行一第一編程步驟；在執行該第一編程步驟之後，對該第一通道和該第二通道執行一 第一驗證步驟；以及在執行該第一驗證步驟之後，對該第一通道和該第二通道執行一準備步驟，該準備步驟包含：停用該底部選擇閘極；將該被選定位元線和該未選定位元線拉升到一預充電電壓；在該準備步驟期間內的一第一時間點停用該中間虛設層和該第一組字元線中的一未選定字元線；在該準備步驟期間內的一第二時間點停用該第二組字元線中的一未選定字元線，其中該第二時間點晚於該第一時間點發生；在該第二時間點停用在該第一組字元線或該第二組字元線中的一被選定字元線；以及在該準備步驟期間內的一第三時間點停用該被選定頂部選擇閘極，其中該第三時間點晚於該第二時間點發生；以及在執行該準備步驟之後，對該第一通道或該第二通道中未能通過該第一驗證步驟之一個或複數個儲存單元執行一第二編程步驟。
  6. 如請求項5所述之方法，其中對該第一通道或該第二通道執行該準備步驟另包含：在該準備步驟期間內將該被選定位元線和該未選定位元線偏壓至該預充電電壓；在該準備步驟中的一第一時段和一第二時段內將該被選定頂部選 擇閘極偏壓至一第一導通電壓，其中該第二時段接續該第一時段；在該第一時段和該第二時段內將一未選定頂部選擇閘極偏壓至在一第二導通電壓；在該準備步驟中的一第三時段內將該被選定頂部選擇閘極和該未選定頂部選擇閘極偏壓至一接地電壓，其中該第三時段接續該第二時段；在該第一時段內將該第一組字元線或該第二組字元線中之該被選定字元線偏壓至一第三導通電壓；在該第一時段內將該第二組字元線中之該未選定字元線偏壓至一第四導通電壓；在該第二時段和該第三時段內將該第一組字元線或該第二組字元線中之該被選定字元線以及該第二組字元線中之該未選定字元線偏壓至該接地電壓；在該第一時段內將該第一組字元線中之該未選定字元線的電位從該第四導通電壓降低至該接地電壓；在該第二時段和該第三時段內將該第一組字元線中的該未選定字元線偏壓至該接地電壓；以及在該準備步驟期間內將該底部選擇閘極偏壓至該接地電壓。
  7. 如請求項5所述之方法，其中對該第一通道和該第二通道上執行該第一驗證步驟包含：在該第一驗證步驟中的一預充電時段內停用該被選定位元線和該未選定位元線； 在該第一驗證步驟中的該預充電時段內啟動該被選定頂部選擇閘極、一未選定頂部選擇閘極、該第一組字元線或該第二組字元線中的該被選定字元線、該第一組字元線和該第二組字元線中的該未選定字元線，以及該底部選擇閘極；在該第一驗證步驟中的一讀取時段內將該被選定位元線和該未選定位元線偏壓至一驗證電壓，其中該讀取時段接續該預充電時段；在該第一驗證步驟中的該讀取時段內啟動該被選定頂部選擇閘極、該第一組字元線或該第二組字元線中的該被選定字元線、該第一組字元線或該第二組字元線中的該未選定字元線，以及該底部選擇閘極；以及在該第一驗證步驟中的該讀取時段內停用該未選定頂部選擇閘極。
  8. 如請求項5所述之方法，其中對該複數個儲存單元執行該第一編程步驟包含：將該第一組字元線或該第二組字元線中的該被選定字元線拉升至一通過電壓，然後拉升至一編程電壓；將該第一組字元線或該第二組字元線中的該未選定字元線偏壓至該通過電壓；將該未選定位元線偏壓至該預充電電壓；啟動該被選定頂部選擇閘極；以及停用該被選定位元線、一未選定頂部選擇閘極和該底部選擇閘極。
  9. 一種記憶體裝置，其包含：複數個儲存單元；複數條字元線；複數條位元線；複數個頂部選擇閘極；一底部選擇閘極；以及一控制單元，用來：對該複數個儲存單元執行第一編程步驟；在執行該第一編程步驟之後，對該複數個儲存單元執行一第一驗證步驟；以及在執行該第一驗證步驟之後，對該複數個儲存單元執行一準備步驟，該準備步驟包含：停用該底部選擇閘極；將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓；在該準備步驟期間內的一第一時間點停用該複數條字元線中的一被選定字元線和一未選定字元線；以及在該準備步驟期間內的一第二時間點停用該複數個頂部選擇閘極中的一被選定頂部選擇閘極和一未選定頂部選擇閘極，其中該第二時間點晚於該第一時間點發生；以及在執行該準備步驟之後，對該複數個儲存單元中未能通過該第一驗證步驟的一個或複數個儲存單元執行 一第二編程步驟。
  10. 如請求項9所述之記憶體裝置，其中該控制單元對該複數個儲存單元執行該準備步驟另包含：在該準備步驟期間內將該被選定位元線和該未選定位元線偏壓至在該預充電電壓；在該準備步驟中的一第一時段和一第二時段內將該被選定頂部選擇閘極偏壓至一第一導通電壓，其中該第二時段接續該第一時段；在該第一時段和該第二時段內將該未選定頂部選擇閘極偏壓至一第二導通電壓；在該準備步驟中的一第三時段內將該被選定頂部選擇閘極和該未選定頂部選擇閘極偏壓至一接地電壓；在該第一時段內將該被選定字元線偏壓至一第三導通電壓；在該第一時段內將該未選定字元線偏壓至一第四導通電壓；在該第二時段和該第三時段內將該被選定字元線和該未選定字元線偏壓至該接地電壓；以及在該準備步驟期間內將該底部選擇閘極偏壓至該接地電壓。
  11. 如請求項9所述之記憶體裝置，其中該控制單元對該複數個儲存單元執行該第一驗證步驟包含：在該第一驗證步驟中的一預充電時段內停用該被選定位元線和該未選定位元線；在該第一驗證步驟中的該預充電時段內啟動該被選定頂部選擇 閘極、該未選定頂部選擇閘極、該被選定字元線、該未選定字元線和該底部選擇閘極；在該第一驗證步驟中的一讀取時段內將該被選定位元線和該未選定位元線偏壓至一驗證電壓，其中該讀取時段接續該預充電時段；在該第一驗證步驟中的該讀取時段內啟動該被選定頂部選擇閘極、該被選定字元線、該未選定字元線和該底部選擇閘極；以及在該第一驗證步驟中的該讀取時段內停用該未選定頂部選擇閘極。
  12. 如請求項9所述之記憶體裝置，其中該控制單元對該複數個儲存單元執行該第一編程步驟包含：將該被選定字元線拉升至一通過電壓，然後拉升至一編程電壓；將該未選定字元線偏壓至該通過電壓；將該未選定位元線偏壓至該預充電電壓；啟動該被選定頂部選擇閘極；以及停用該被選定位元線、該未選定頂部選擇閘極和該底部選擇閘極。
  13. 一種記憶體裝置，其包含：一第一通道，相關於一底部選擇閘極、一被選定位元線和一第一組字元線；一第二通道，其堆疊在該第一通道上且相關一被選定頂部選擇閘極、該被選定位元線和一第二組字元線； 一中間虛設層，設置在該第一通道和該第二通道之間；以及一控制單元，用來：對該第一通道和該第二通道執行一第一編程步驟；在執行該第一編程步驟之後，對該第一通道和該第二通道執行一第一驗證步驟；以及在執行該第一驗證步驟之後，對該第一通道和該第二通道執行一準備步驟，該準備步驟包含：停用該底部選擇閘極；將該複數條位元線中的一被選定位元線和一未選定位元線拉升到一預充電電壓；在該準備步驟期間內的一第一時間點停用該中間虛設層和該第一組字元線中的一未選定字元線；在該準備步驟期間內的一第二時間點停用該第二組字元線中的一未選定字元線，其中該第二時間點晚於該第一時間點發生；在該第二時間點停用在該第一組字元線或該第二組字元線中的一被選定字元線；以及在該準備步驟期間內的一第三時間點停用該被選定頂部選擇閘極，其中該第三時間點晚於該第二時間點發生；以及在執行該準備步驟之後，對該第一通道或該第二通道中未能通過該第一驗證步驟之一個或複數個儲存單元執行一第二編程步驟。
  14. 如請求項13所述之記憶體裝置，其中該控制單元對該第一通道或該第二通道執行該準備步驟包含：在該準備步驟期間內將該被選定位元線和該未選定位元線偏壓至該預充電電壓；在該準備步驟中的一第一時段和一第二時段內將該被選定頂部選擇閘極偏壓至一第一導通電壓，其中該第二時段接續該第一時段；在該第一時段和該第二時段內將一未選定頂部選擇閘極偏壓至一第二導通電壓；在該準備步驟中的一第三時段期間內將該被選定頂部選擇閘極和該未選定頂部選擇閘極偏壓至一接地電壓；在該第一時段內將該第一組字元線或該第二組字元線中的該被選定字元線偏壓至一第三導通電壓；在該第一時段內將該第二組字元線中的該未選定字元線偏壓至一第四導通電壓；在該第二時段和該第三時段內，將該第一組字元線或該第二組字元線中的該被選定字元線以及該第二組字元線中的該未選定字元線偏壓至該接地電壓；在該第一時段內將該第一組字元線中的該未選定字元線的電位從該第四導通電壓降至該接地電壓；在該第二時段和該第三時段內將該第一組字元線中的該未選定字元線偏壓至該接地電壓；以及在該準備步驟期間內將該底部選擇閘極偏壓至該接地電壓。
  15. 如請求項13所述之記憶體裝置，其中該控制單元對該第一通道和該第二通道執行該第一驗證步驟包含：在該第一驗證步驟中的一預充電時段內停用該被選定位元線和該未選定位元線；在該第一驗證步驟中的該預充電時段內啟動該被選定頂部選擇閘極、一未選定頂部選擇閘極、該第一組字元線或該第二組字元線中的該被選定字元線、該第一組字元線和該第二組字元線中的該未選定字元線，以及該底部選擇閘極；在該第一驗證步驟中的一讀取時段內將該被選定位元線和該未選定位元線偏壓至一驗證電壓，其中該讀取時段接續該預充電時段；在該第一驗證步驟中的該讀取時段內啟動該被選定頂部選擇閘極、該第一組字元線或該第二組字元線中的該被選定字元線、該第一組字元線或該第二組字元線中的該未選定字元線，以及該底部選擇閘極；以及在該第一驗證步驟中的該讀取時段內停用該未選定頂部選擇閘極。
  16. 如請求項13所述之記憶體裝置，其中該控制單元對該第一通道和該第二通道執行該第一編程步驟包含：將該第一組字元線或該第二組字元線中的該被選定字元線拉升至一通過電壓，然後拉升至一編程電壓；將該第一組字元線或該第二組字元線中的該未選定字元線偏壓至該通過電壓； 將該未選定位元線偏壓至該預充電電壓；啟動該被選定頂部選擇閘極；以及停用該被選定位元線、一未選定頂部選擇閘極和該底部選擇閘極。
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